KR20090114994A - 유전막 및 캐패시터의 제조방법 - Google Patents
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Abstract
본 발명은 유전막의 특성을 향상시켜 캐패시터의 정전용량을 확보할 수 있는 유전막 및 캐패시터의 제조방법을 제공하기 위한 것으로, 본 발명은 표면 거칠기가 발생하지 않는 두께로 고유전막을 형성하는 단계; 상기 고유전막에 열처리와 질화처리를 진행하는 단계를 포함하고, 본 발명은 하부전극을 형성하는 단계; 상기 하부전극 상에 표면 거칠기가 발생하지 않는 두께로 고유전막을 형성하는 단계; 상기 고유전막에 열처리와 질화처리를 진행하는 단계; 상기 고유전막 상에 상부전극을 형성하는 단계를 포함하여, 고유전막에 열처리와 질화처리를 실시하여 표면 거칠기가 작고 평탄한 유전막을 형성할 수 있고, 고유전막의 결정성장을 방해하여 누설전류를 확보할 수 있으며, 스토리지 노드로 티타늄질화막을 적용하는 경우 유전막으로의 불순물의 침투를 최소화 하고, 계면 반응층 형성을 억제함으로써 누설전류 특성을 확보할 수 있는 효과가 있다.
고유전막, 누설전류, 표면 거칠기
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 유전막 및 캐패시터의 제조방법에 관한 것이다.
DRAM소자와 같은 반도체 기억 소자의 집적화가 높아짐에 따라 셀 단면적의 감소가 심화되고 있다. 이에 따라, 소자의 동작에 요구되는 캐패시터의 정전 용량을 확보하기가 매우 힘들어지고 있다. 특히, 기가급 세대의 DRAM 소자를 동작하는데 필요한 정전 용량을 구현하는 캐패시터를 반도체 기판 상에 형성하기가 매우 어려워지고 있다. 따라서, 캐패시터의 정전 용량을 확보하는 여러 방안들이 제시되고 있다.
현재, 캐패시터의 유전막으로는 ZrO2 등이 적용되고 있다. ZrO2의 경우 20∼40정도의 유전율을 가지며, 누설전류(leakage current)를 개선하기 위하여 ZrO2 박 막 중간층으로 5Å정도의 매우 얇은 비정질 상태의 Al2O3 박막을 적용하는 ZrO2/Al2O3/ZrO2의 구조가 적용되고 있다. 그러나, 이러한 구조를 50nm 이하의 소자에 적용하고자 할 경우, 유효산화막두께(EOT,equvalient oxide thickness)<7Å을 만족시키기 위하여 유전율이 낮은 Al2O3(k~8.9) 박막을 사용하는 것이 불가능하다. 또한, ZrO2 단일막을 사용하더라도 물리적인 두께가 70Å 이하의 값을 가져야 하지만, 두께 감소를 통한 EOT를 얻고자 할 경우 누설전류가 급격히 증가되는 부작용이 있다.
더욱이, 캐패시터의 티타늄질화막을 전극으로 이용하는 경우, 티타늄질화막 형성과정에서 발생하는 불순물이 유전막 내부로 침투되어 결함사이트(Defect Site)로 작용할뿐 아니라, 티타늄산화막과 같이 유전특성이 불량한 계면층을 형성하고, 나아가 유전막내 산소공공(Oxygen vacancy)을 야기시킴으로써 유전막의 특성을 저하시키는 문제점이 있다.
50nm급 이하의 초고집적 DRAM소자의 개발을 위해서는 Al2O3,HfO2 및 ZrO2보다 더 큰 유전상수를 가지는 유전막과 이에 부합되는 전극 물질을 개발하는 방법과 캐패시터의 구조적인 변경을 통해 유효 면적을 늘리는 방법 및 기존의 물질과 구조를 유지하면서 유전막의 특성을 향상시킴으로써 두께 감소를 통한 정전용량을 확보하는 방법이 있다. 이중에서 STO, BST와 같이 3성분계이상의 물질을 개발하는 것은 매우 많은 연구기간과 비용이 필요할 뿐만 아니라 이에 부합하는 새로운 전극도 개 발해야하는 부담이 있으며, 구조적인 변경을 통해 유효 면적을 늘리는 방법도 캐패시터의 종횡비(Aspect ratio)를 향상시키게 됨에 따라 쓰러짐(leaning)과 같은 부작용을 발생시키게 되는 문제점이 있다. 따라서, 기존 유전막의 특성을 향상시켜 재료 및 구조의 변경 없이 낮은 두께에서도 양호한 전기적 특성을 확보하는 방법이 필요하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 유전막의 특성을 향상시켜 캐패시터의 정전용량을 확보할 수 있는 유전막 및 캐패시터의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 유전막의 제조방법은 표면 거칠기가 발생하지 않는 두께로 고유전막을 형성하는 단계; 상기 고유전막에 열처리와 질화처리를 진행하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 고유전막은 ZrO2, LaO2, HfO2, Nb2O5, Ta2O5, TiO2, SrTiO3, SrTaO3, BST 및 PZT으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상기 고유전막이 ZrO2인 경우, 상기 고유전막은 30Å∼60Å으로 형성하는 것을 특징으로 한다.
또한, 상기 열처리는, 플라즈마 열처리(Plasma Annealing), 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나의 열처리로 진행하는 것을 특징으로 한다.
또한, 상기 열처리는, 비환원성 가스를 사용하여 진행하는 것을 특징으로 한 다.
또한, 상기 비환원성 가스는 O2, O3, N2, N2/O2의 혼합가스, N2O, Ar, He 및 Kr으로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함하는 것을 특징으로 한다.
또한, 상기 열처리는, 상기 고유전막이 결정화되는 온도에서 진행하는 것을 특징으로 한다.
또한, 상기 질화처리는, 플라즈마(Plasma) 질화처리, 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나의 질화처리로 진행하는 것을 특징으로 한다.
또한, 상기 질화처리는, 질소를 포함하는 비환원성 가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 질소를 포함하는 비환원성 가스는 N2, N2/O2의 혼합가스, NO, NO2, N2O 및 N2/Ar의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함하는 것을 특징으로 한다.
또한, 상기 질소를 포함하는 비환원성 가스는 50sccm∼2000sccm의 유량으로 진행하는 것을 특징으로 한다.
또한, 상기 고유전막을 형성하는 단계 및 상기 고유전막에 열처리와 질화처리를 진행하는 단계를 반복적으로 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조방법은 하부전극을 형 성하는 단계; 상기 하부전극 상에 표면 거칠기가 발생하지 않는 두께로 고유전막을 형성하는 단계; 상기 고유전막에 열처리와 질화처리를 진행하는 단계; 상기 고유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 고유전막을 형성하는 단계 및 상기 고유전막에 열처리와 질화처리를 진행하는 단계를 반복적으로 수행하는 것을 특징으로 한다.
또한, 상기 하부전극은 티타늄질화막(TiN)을 포함하는 것을 특징으로 한다.
상술한 본 발명의 유전막 및 캐패시터의 제조방법은 고유전막에 열처리와 질화처리를 실시하여 표면 거칠기가 작고 평탄한 유전막을 형성할 수 있는 효과가 있다. 또한, 고유전막의 결정성장을 방해하여 누설전류를 확보할 수 있는 효과가 있다. 또한, 스토리지 노드로 티타늄질화막을 적용하는 경우 유전막으로의 불순물의 침투를 최소화 하고, 계면 반응층 형성을 억제함으로써 누설전류 특성을 확보할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 캐패시터의 정전용량 확보를 위해 높은 유전율을 가지면서 동시에 누설전류를 개선할 수 있는 유전막 및 캐패시터의 제조방법에 관한 것으로, 표면 거칠기가 발생하지 않는 두께로 지르코늄 산화막을 형성한 후 열처리 또는 질화처리를 진행하고 있으며, 열처리에 대하여는 도 1a 및 도 1b에서, 질화처리에 대하여는 도 2a 내지 도 2f에서 자세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 제1실시예에 따른 유전막의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 표면 거칠기가 발생하지 않는 두께로 제1고유전막(11)을 형성한다. 이때, 제1고유전막(11)은 비정질로 형성되며, 제1고유전막(11)은 ZrO2, LaO2, HfO2, Nb2O5, Ta2O5, TiO2, SrTiO3, SrTaO3, BST 및 PZT으로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 표면 거칠기가 발생하지 않는 두께는 제1고유전막(11)의 종류마다 달라질 수 있으며, 제1고유전막(11)이 지르코늄산화막이라고 가정하면, 30Å∼60Å의 두께로 형성할 수 있다.
이어서, 제1고유전막(11)에 열처리를 진행한다. 열처리는 플라즈마 열처리(Plasma Annealing), 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나로 진행할 수 있으며, 비환원성 가스를 사용하여 진행할 수 있다. 이때, 비환원성 가스는 O2, O3, N2, N2/O2의 혼합가스, N2O, Ar, He 및 Kr으로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있으며, 300℃∼900℃의 온도에서 진행할 수 있다.
위와 같이, 제1고유전막(11)에 열처리를 진행하면 비정질의 제1고유전막(11) 이 도 1b에 도시된 바와 같이, 결정질의 제1고유전막(11A)으로 결정화가 이루어진다. 표면이 거칠어지기 전에 열처리를 수행함으로써, 평탄한 상태에서 박막 전체가 균일하게 결정화가 이루어지고, 일종의 시드층(Seed layer) 역할을 하게 된다. 따라서, 제1고유전막(11A) 상에 제2고유전막(12)을 형성하면 자연스럽게 결정화되면서도 매우 평탄한 표면 거칠기를 갖게된다.
이렇듯, 표면 거칠기가 발생하지 않는 두께로 고유전막을 형성하고 열처리를 진행하는 공정을 반복하여 전체적으로 평탄한 표면 거칠기를 갖는 고유전막을 형성할 수 있다.
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 유전막의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 고유전막(21)을 형성한다. 이때, 고유전막(21)은 ZrO2, LaO2, HfO2, Nb2O5, Ta2O5, TiO2, SrTiO3, SrTaO3, BST 및 PZT으로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 본 발명에서는 고유전막(21)을 지ZrO2(지르코늄산화막)이라고 가정하여 설명하기로 한다.
이어서, 고유전막(21)을 질화처리 한다. 질화처리는 플라즈마(Plasma) 질화처리, 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나로 진행할 수 있다. 또한, 질소를 포함하는 비환원성 가스를 사용하여 진행할 수 있다. 이때, 질소를 포함하는 비환원성 가스 는 N2, N2/O2의 혼합가스, NO, NO2, N2O 및 N2/Ar의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있으며, 질소를 포함하는 비환원성 가스는 50sccm∼2000sccm의 유량을 사용할 수 있따. 또한, 질화처리시 플라즈마 파워(Plasma Power)는 0.1KW∼10KW를 사용할 수 있고, 10mTorr∼상압의 압력으로 진행할 수 있다.
위와 같이, 고유전막(21)에 질화처리를 진행하면 도 2b에 도시된 바와 같이, 고유전막(21)의 표면에 질화막(21A)이 형성된다. 예컨대, 고유전막(21)이 지르코늄산화막인 경우, 질화막(21A)은 지르코늄산화질화막이 된다. 지르코늄산화질화막은 지르코늄산화막보다 유전상수가 낮지만, 통상 지르코늄산화막과 함께 사용되는 알루미늄산화막보다 유전상수가 높기 때문에, 알루미늄산화막보다 높은 정전용량을 가지면서도 개선된 누설전류 특성을 얻을 수 있다. 또한, 고유전막(21)의 표면에 질화막(21A)이 형성되면, 고유전막(21)의 결정성장을 억제할 수 있어 누설전류를 감소시킬 수 있다.
또 다른 실시예로 도 2c 내지 도 2f에 도시된 바와 같이, 고유전막(21)과 질화막(21A)의 적층구조를 형성할 수 있다. 이때, 고유전막(21)은 표면의 거칠기가 발생하지 않는 두께로 형성할 수 있으며, 고유전막(21)이 지르코늄산화막인 경우 30Å∼60Å의 두께로 형성할 수 있다.
도 3a 내지 도 3c는 본 발명의 제3실시예에 따른 유전막의 제조방법을 설명 하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 제1고유전막(31)을 형성하고, 제1고유전막(31)에 열처리를 진행한다. 제1고유전막(31)은 표면 거칠기가 발생하지 않는 두께로 형성할 수 있고, 비정질로 형성된다. 제1고유전막(31)은 ZrO2, LaO2, HfO2, Nb2O5, Ta2O5, TiO2, SrTiO3, SrTaO3, BST 및 PZT으로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 표면 거칠기가 발생하지 않는 두께는 제1고유전막(31)의 종류마다 달라질 수 있으며, 제1고유전막(31)이 지르코늄산화막이라고 가정하면, 30Å∼60Å의 두께로 형성할 수 있다.
이어서, 제1고유전막(31)에 열처리를 진행한다. 열처리는 플라즈마 열처리(Plasma Annealing), 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나로 진행할 수 있으며, 비환원성 가스를 사용하여 진행할 수 있다. 이때, 비환원성 가스는 O2, O3, N2, N2/O2의 혼합가스, N2O, Ar, He 및 Kr으로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있으며, 300℃∼900℃의 온도에서 진행할 수 있다.
제1고유전막(31)에 열처리를 진행하면, 도 3b에 도시된 바와 같이, 결정질의 제1고유전막(31A)으로 바뀐다. 표면이 거칠어지기 전에 열처리를 수행함으로써, 평탄한 상태에서 박막 전체가 균일하게 결정화가 이루어지고, 일종의 시드층(Seed layer) 역할을 하게 된다. 따라서, 제1고유전막(31A) 상에 제2고유전막을 형성하면 자연스럽게 결정화되면서도 매우 평탄한 표면 거칠기를 갖게된다.
이어서, 제1고유전막(31A)에 질화처리를 진행한다. 질화처리는 질화처리는 플라즈마(Plasma) 질화처리, 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나로 진행할 수 있다. 또한, 질소를 포함하는 비환원성 가스를 사용하여 진행할 수 있다. 이때, 질소를 포함하는 비환원성 가스는 N2, N2/O2의 혼합가스, NO, NO2, N2O 및 N2/Ar의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있으며, 질소를 포함하는 비환원성 가스는 50sccm∼2000sccm의 유량을 사용할 수 있따. 또한, 질화처리시 플라즈마 파워(Plasma Power)는 0.1KW∼10KW를 사용할 수 있고, 10mTorr∼상압의 압력으로 진행할 수 있다.
위와 같이, 제1고유전막(31A)에 질화처리를 진행하면 도 3c에 도시된 바와 같이, 제1고유전막(31A)의 표면에 질화막(31B)이 형성된다. 예컨대, 제1고유전막(31A)이 지르코늄산화막인 경우, 질화막(31B)은 지르코늄산화질화막이 된다. 지르코늄산화질화막은 지르코늄산화막보다 유전상수가 낮지만, 통상 지르코늄산화막과 함께 사용되는 알루미늄산화막보다 유전상수가 높기 때문에, 알루미늄산화막보다 높은 정전용량을 가지면서도 개선된 누설전류 특성을 얻을 수 있다. 또한, 제1고유전막(31A)의 표면에 질화막(31B)이 형성되면, 제1고유전막(31A)의 결정성장을 억제할 수 있어 누설전류를 감소시킬 수 있다.
이어서, 질화막(31B) 상에 제2고유전막(32)을 형성할 수 있다.
위와 같이, 표면 거칠기가 발생하지 않는 두께로 고유전막을 형성하고, 열처 리와 질화처리를 진행하면, 열처리를 통해 결정화된 고유전막을 사용하고, 상부 고유전막의 적층시 결정화된 고유전막이 시드층 역할을 수행하게 됨에 따라 우수한 결정성을 갖는 박막으로 성장할 수 있기 때문에 정전용량을 극대화 하는 것이 가능하다. 또한, 질화처리를 통해 고유전막에 국부적으로 질화막(고유전막이 지르코늄산화막인 경우, 질화막은 지르코늄산화질화막이다)을 형성시킴으로써 고유전막의 결정경계(Grain boundary)를 통해 발생되는 누설전류를 억제하여 우수한 누설전류 특성을 확보할 수 있다.
특히, 본 발명의 실시예에서는 열처리를 진행한 후, 질화처리를 진행하고 있으나, 질화처리를 진행한 후 열처리를 진행할 수 있다.
도 4a 및 도 4b는 비교예와 본 발명의 실시예를 설명하기 위한 TEM사진이다.
도 4a에 도시된 바와 같이, 지르코늄산화막을 80Å으로 직접 형성한 경우 표면거칠기가 12.6Å으로 매우 높은 것을 알 수 있다.
이에 반해, 도 4b에 도시된 바와 같이, 지르코늄산화막을 표면거칠기가 발생하지 않는 두께 즉, 40Å으로 형성한 후, 열처리를 진행하고, 상부에 50Å의 지르코늄산화막을 적층한 경우 표면거칠기가 5.8Å로 매우 평탄한 것을 알 수 있다.
도 5a 내지 도 5c는 질화처리에 따른 결정화 특성이 변화되는 박막 특성을 설명하기 위한 그래프이다.
도 5a에 도시된 바와 같이, 질화처리 시간이 증가하더라도 지르코늄산화막의 최고강도(Peak Intensity)는 감소하지 않으면서, 도 5b 및 도 5c에 도시된 바와 같이, 지르코늄산화막이 Zr-O-N 결합을 갖고 있음을 알 수 있다. 즉, 지르코늄산화질화막이 지르코늄산화막의 결정성장을 억제하면서도, 이미 형성된 결정상을 파괴하지 않음을 알 수 있다.
도 6a 내지 도 6c는 열처리와 질화처리의 각각의 조건에 따른 박막 특성을 설명하기 위한 그래프이다.
도 6a 및 도 6b에 도시된 바와 같이, 지르코늄산화막에 열처리 및 질화처리를 진행하는 경우, 질소(Nitrogen)이 지르코늄산화막의 특정 부위에 집중된 형태로 존재하는 것을 알 수 있다.
또한, 질화처리 공정만 진행한 경우, 지르코늄산화막 전체 박막의 결정성이 다소 저하되었으나, 열처리를 진행한 후 질화처리를 진행한 경우 및 질화처리를 진행한 후 열처리를 진행한 경우에 지르코늄산화막의 결정성 저하 현상이 나타나지 않았음을 확인할 수 있다.
즉, 지르코늄산화막에 열처리와 질화처리를 진행함으로써 유전율 저하없이 누설전류를 개선할 수 있다.
또한, 도 6c에 도시된 바와 같이, 열처리와 질화처리를 진행한 경우 지르코늄산화막의 전체 두께가 증가하더라도 표면 거칠기는 오히려 개선됨을 알 수 있다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 캐패시터의 제조방법을 설명하 기 위한 공정 단면도이다.
도 7a에 도시된 바와 같이, 기판(41) 상에 절연막(42)을 형성한다. 기판(41)은 소자분리막, 게이트패턴 등의 소정공정이 완료된 기판일 수 있다. 또한, 절연막(42)을 형성하기 전에 비트라인을 형성할 수 있다.
절연막(42)은 기판(41)과 상부층의 층간절연을 위한 것으로, 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 절연막(42)을 관통하여 기판(41)에 연결되는 스토리지 노드 콘택 플러그(43, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(43)는 절연층(42)을 식각하여 기판(41)을 노출시키는 콘택홀을 형성한 후, 도전물질을 매립하고 절연층(42)의 표면이 드러나는 타겟으로 평탄화하여 형성할 수 있다.
도전물질은 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나를 포함하거나, 불순물 이온이 도핑된(doped) 다결정실리콘막을 포함할 수 있다. 또한, 상기된 도전물질들이 적어도 2 층 이상 적층된 적층 구조를 포함할 수 있다. 그리고, 스토리지 노드 콘택 플러그(43)가 금속막(전이금속, 희토류 금속)으로 이루어진 경우, 스토리지 노드 콘택 플러그(43)와 콘택홀 사이에 장벽 금속층(미도시)을 더 형성할 수도 있다. 본 발명의 실시예에서는 도전물질로 폴리실리콘(Poly Silicon)을 적용하였다.
이어서, 스토리지 노드 콘택 플러그(43)를 포함하는 절연막(42) 상에 희생층(44)을 형성한다. 희생층(44)은 스토리지 노드를 형성하기 위한 오픈부를 제공하기 위한 것으로, 절연막(42)과 동일한 물질로 형성할 수 있다. 또한, 희생층(44)은 하부전극을 형성하기 위한 콘택홀을 제공하기 위한 것으로, 단층 또는 다층의 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
또한, 희생층(44)을 형성하기 전에 절연막(42) 상에 식각방지막을 형성할 수 있다. 식각방지막은 후속 하부전극을 위한 콘택홀 형성시 식각을 정지하여 절연층(42)이 손상되는 것을 방지하며, 실린더형 캐패시터 형성을 위한 딥아웃 공정에서 용액이 절연층(42)에 침투하는 것을 방지하기 위한 것이다. 따라서, 식각방지막 은 절연층(42) 및 후속 희생층과 식각선택비를 갖는 물질로 형성하되, 질화막으로 형성할 수 있고, 질화막은 실리콘질화막(SiN, Si3N4)을 포함할 수 있다.
이어서, 희생층(44)을 식각하여 스토리지 노드 콘택 플러그(43)를 오픈시키는 오픈부(45)를 형성한다. 오픈부(45)는 스토리지 노드가 형성될 영역을 정의하는 것으로, 희생층(44) 상에 마스크패턴을 형성하고, 마스크패턴을 식각배리어로 희생층(44)을 식각하여 형성할 수 있다. 마스크패턴은 희생층(44) 상에 감광막을 코팅하고 노광 및 현상으로 스토리지 노드홀 형성지역이 오픈되도록 패터닝하여 형성할 수 있으며, 감광막으로는 부족한 식각마진을 확보하기 위해 감광막을 형성하기 전에 하드마스크층을 추가로 형성할 수 있다.
이어서, 오픈부(45) 내에 단차를 따라 스토리지 노드(46, Storage Node)를 형성한다. 스토리지 노드(46)는 오픈부(45)를 포함하는 전체 구조 상에 단차를 따라 도전물질을 형성하고, 오픈부(45) 내에 도전물질이 잔류하도록 평탄화하여 형성할 수 있다. 도전물질은 알루미늄(Al), 구리(Cu), 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 하프늄(Hf), 지르코늄(Zr), 백금(Pt), 이리듐(Ir)과 같은 일군의 금속전극 중 선택된 어느 하나의 금속전극을 사용하거나, 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐질화막(WN), 하프늄질화막(HfN), 지르코늄질화막(ZrN)과 같은 일군의 질화물 전극 중 선택된 어느 하나의 질화물 전극을 사용할 수 있다. 또한, 루테늄/루테늄산화막(Ru/RuO2), 이리듐/이리듐산화막(Ir/IrO2)등과 같이 금속전극과 산화물 전극이 적층된 구조로 형성하거나, 스트론튬루테늄산화막(SrUrO3) 와 같은 산화물 전극으로 형성할 수도 있다. 또한, 금속에 실리콘이 결합된 금속 실리사이드 예컨대 코발트실리사이드(CoSi2), 티타늄실리사이드(TiSi2)등으로 형성할 수도 있다.
본 발명에서는 스토리지 노드(46)로 티타늄질화막(TiN)을 형성한 경우로 가정하여 설명하기로 한다.
도 7b에 도시된 바와 같이, 스토리지 노드(46)를 포함하는 전체 구조 상에 단차를 따라 제1고유전막(47)을 형성한다. 제1고유전막(47)은 표면 거칠기가 발생하지 않는 두께로 형성할 수 있고, 비정질로 형성된다. 제1고유전막(47)은 ZrO2, LaO2, HfO2, Nb2O5, Ta2O5, TiO2, SrTiO3, SrTaO3, BST 및 PZT으로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 표면 거칠기가 발생하지 않는 두께는 제1고유전막(47)의 종류마다 달라질 수 있으며, 제1고유전막(47)이 지르코늄산화막이라고 가정하면, 30Å∼60Å의 두께로 형성할 수 있다.
이어서, 제1고유전막(47)에 열처리를 진행한다. 열처리는 플라즈마 열처리(Plasma Annealing), 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나로 진행할 수 있으며, 비환원성 가스를 사용하여 진행할 수 있다. 이때, 비환원성 가스는 O2, O3, N2, N2/O2의 혼합가스, N2O, Ar, He 및 Kr으로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있으며, 300℃∼900℃의 온도에서 진행할 수 있다.
제1고유전막(47)에 열처리를 진행하면, 도 8c에 도시된 바와 같이, 결정질의 제1고유전막(47A)으로 바뀐다. 표면이 거칠어지기 전에 열처리를 수행함으로써, 평탄한 상태에서 박막 전체가 균일하게 결정화가 이루어지고, 일종의 시드층(Seed layer) 역할을 하게 된다. 따라서, 제1고유전막(47A) 상에 또 다른 고유전막을 형성하면 자연스럽게 결정화되면서도 매우 평탄한 표면 거칠기를 갖게된다.
이어서, 제1고유전막(47A)에 질화처리를 진행한다. 질화처리는 플라즈마(Plasma) 질화처리, 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나로 진행할 수 있다. 또한, 질소를 포함하는 비환원성 가스를 사용하여 진행할 수 있다. 이때, 질소를 포함하는 비환원성 가스는 N2, N2/O2의 혼합가스, NO, NO2, N2O 및 N2/Ar의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있으며, 질소를 포함하는 비환원성 가스는 50sccm∼2000sccm의 유량을 사용할 수 있따. 또한, 질화처리시 플라즈마 파워(Plasma Power)는 0.1KW∼10KW를 사용할 수 있고, 10mTorr∼상압의 압력으로 진행할 수 있다.
위와 같이, 제1고유전막(47A)에 질화처리를 진행하면 도 7d에 도시된 바와 같이, 제1고유전막(47A)의 표면에 질화막(47B)이 형성된다. 예컨대, 제1고유전막(47A)이 지르코늄산화막인 경우, 질화막(47B)은 지르코늄산화질화막이 된다. 지르코늄산화질화막은 지르코늄산화막보다 유전상수가 낮지만, 통상 지르코늄산화막과 함께 사용되는 알루미늄산화막보다 유전상수가 높기 때문에, 알루미늄산화막보다 높은 정전용량을 가지면서도 개선된 누설전류 특성을 얻을 수 있다. 또한, 제1 고유전막(47A)의 표면에 질화막(47B)이 형성되면, 제1고유전막(47A)의 결정성장을 억제할 수 있어 누설전류를 감소시킬 수 있다.
특히, 스토리지 노드(46)를 티타늄질화막으로 형성하는 경우, 티타늄질화막공정이 제1고유전막(47A)의 특성에 미치는 영향을 최소화할 수 있다. 즉, 제1고유전막(47A)의 표면에 형성된 질화막(47B)이 후속 공정에서 야기되는 Ti+, N, Cl-과 같은 불순물의 침투를 최소화 하고, 계면 반응층 형성을 억제함으로써 누설전류 특성을 향상시킬 수 있다.
이어서, 질화막(47B) 상에 제2고유전막(48)을 형성한다.
위와 같이, 표면 거칠기가 발생하지 않는 두께로 고유전막을 형성하고, 열처리와 질화처리를 진행하면, 열처리를 통해 결정화된 고유전막을 사용하고, 상부 고유전막의 적층시 결정화된 고유전막이 시드층 역할을 수행하게 됨에 따라 우수한 결정성을 갖는 박막으로 성장할 수 있기 때문에 정전용량을 극대화 하는 것이 가능하다. 또한, 질화처리를 통해 고유전막에 국부적으로 질화막(고유전막이 지르코늄산화막인 경우, 질화막은 지르코늄산화질화막이다)을 형성시킴으로써 고유전막의 결정경계(Grain boundary)를 통해 발생되는 누설전류를 억제하여 우수한 누설전류 특성을 확보할 수 있다.
특히, 본 발명의 실시예에서는 열처리를 진행한 후, 질화처리를 진행하고 있으나, 질화처리를 진행한 후 열처리를 진행할 수 있으며, 제1 및 제2고유전막(47A, 48) 외에 제1 및 제2실시예에 따른 유전막 제조방법을 이용하여 다층의 고유전막을 적층할 수 있다.
이어서, 제2고유전막(48) 상에 플레이트 노드(49, Plate Node)를 형성한다. 플레이트 노드(49)는 스토리지 노드(46)와 동일한 물질로 형성할 수 있다. 플레이트 노드(49)는 알루미늄(Al), 구리(Cu), 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 하프늄(Hf), 지르코늄(Zr), 백금(Pt), 이리듐(Ir)과 같은 일군의 금속전극 중 선택된 어느 하나의 금속전극을 사용하거나, 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐질화막(WN), 하프늄질화막(HfN), 지르코늄질화막(ZrN)과 같은 일군의 질화물 전극 중 선택된 어느 하나의 질화물 전극을 사용할 수 있다. 또한, 루테늄/루테늄산화막(Ru/RuO2), 이리듐/이리듐산화막(Ir/IrO2)등과 같이 금속전극과 산화물 전극이 적층된 구조로 형성하거나, 스트론튬루테늄산화막(SrUrO3)와 같은 산화물 전극으로 형성할 수도 있다. 또한, 금속에 실리콘이 결합된 금속 실리사이드 예컨대 코발트실리사이드(CoSi2), 티타늄실리사이드(TiSi2)등으로 형성할 수도 있다.
본 발명의 실시예에서는 콘케이브(Concave)형의 캐패시터를 형성하고 있으나, 콘케이브 외에 도 8a에서 스토리지 노드(46)를 형성한 후, 딥아웃(Dip Out) 공정을 실시하여 희생층(44)을 제거함으로써 실린더형 캐패시터를 형성할 수 있다. 또한, 평판, 스택 또는 필라형 중에서 선택된 어느 하나의 형태로 캐패시터를 형성할 수 있다.
도 8a 및 도 8b는 본 발명의 실시예를 적용한 캐패시터의 전기적 특성 변화를 설명하기 위한 그래프이다.
도 8a에 도시된 바와 같이, 지르코늄산화막에 질화처리를 진행하여 지르코늄질화산화막을 형성하는 경우, Tox(유효산화막두께)가 1Å증가하나 누설전류(Leakage current) 및 항복전압(Break Down Voltage)가 현저히 개선되는 것을 알 수 있다. 이는 지르코늄산화막 표면에 형성된 지르코늄산화질화막이 지르코늄산화막 자체의 결정성을 결정성을 크게 해치지 않는 범위에서 TiN 공정진행시 환원 및 결함(Defect) 발생 방지 역할을 수행함에 따라 Tox 증가대비 누설전류 감소효과가 큰 것이다.
도 8b에 도시된 바와 같이, 질화처리 후 열처리를 진행하였을 때 누설전류가 다소 증가하였으나, Tox가 가장 크게 감소하여 Tox=6Å에 해당되는 매우 우수한 특성을 확보하고, 열처리 후 질화처리를 진행하였을 때 약 Δ1.3Å의 Tox가 감소되어 Tox = 6.6Å을 구현하면서도 누설전류가 동일하며, 항복전압 향상되어 매우 우수한 유전 특성을 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 제1실시예에 따른 유전막의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 유전막의 제조방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3c는 본 발명의 제3실시예에 따른 유전막의 제조방법을 설명하기 위한 공정 단면도,
도 4a 및 도 4b는 비교예와 본 발명의 실시예를 설명하기 위한 TEM사진,
도 5a 내지 도 5c는 질화처리에 따른 결정화 특성이 변화되는 박막 특성을 설명하기 위한 그래프,
도 6a 내지 도 6c는 열처리와 질화처리의 각각의 조건에 따른 박막 특성을 설명하기 위한 그래프,
도 7a 내지 도 7d는 본 발명의 실시예에 따른 캐패시터의 제조방법을 설명하기 위한 공정 단면도,
도 8a 및 도 8b는 본 발명의 실시예를 적용한 캐패시터의 전기적 특성 변화를 설명하기 위한 그래프.
Claims (25)
- 표면 거칠기가 발생하지 않는 두께로 고유전막을 형성하는 단계;상기 고유전막에 열처리와 질화처리를 진행하는 단계를 포함하는 유전막의 제조방법.
- 제1항에 있어서,상기 고유전막은 ZrO2, LaO2, HfO2, Nb2O5, Ta2O5, TiO2, SrTiO3, SrTaO3, BST 및 PZT으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 유전막의 제조방법.
- 제1항에 있어서,상기 고유전막이 ZrO2인 경우, 상기 고유전막은 30Å∼60Å으로 형성하는 유전막의 제조방법.
- 제1항에 있어서,상기 열처리는,플라즈마 열처리(Plasma Annealing), 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나의 열처리로 진행하는 유전막의 제조방법.
- 제1항에 있어서,상기 열처리는,비환원성 가스를 사용하여 진행하는 유전막의 제조방법.
- 제5항에 있어서,상기 비환원성 가스는 O2, O3, N2, N2/O2의 혼합가스, N2O, Ar, He 및 Kr으로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함하는 유전막의 제조방법.
- 제1항에 있어서,상기 열처리는,상기 고유전막이 결정화되는 온도에서 진행하는 유전막의 제조방법.
- 제1항에 있어서,상기 질화처리는,플라즈마(Plasma) 질화처리, 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나의 질화처리로 진행하는 유전막의 제조방법.
- 제8항에 있어서,상기 질화처리는,질소를 포함하는 비환원성 가스를 사용하여 진행하는 유전막의 제조방법.
- 제9항에 있어서,상기 질소를 포함하는 비환원성 가스는 N2, N2/O2의 혼합가스, NO, NO2, N2O 및 N2/Ar의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함하는 유전막의 제조방법.
- 제9항에 있어서,상기 질소를 포함하는 비환원성 가스는 50sccm∼2000sccm의 유량으로 진행하는 유전막의 제조방법.
- 제1항에 있어서,상기 고유전막을 형성하는 단계 및 상기 고유전막에 열처리와 질화처리를 진행하는 단계를 반복적으로 수행하는 유전막의 제조방법.
- 하부전극을 형성하는 단계;상기 하부전극 상에 표면 거칠기가 발생하지 않는 두께로 고유전막을 형성하는 단계;상기 고유전막에 열처리와 질화처리를 진행하는 단계; 및상기 고유전막 상에 상부전극을 형성하는 단계를 포함하는 캐패시터의 제조방법.
- 제13항에 있어서,상기 고유전막은 ZrO2, LaO2, HfO2, Nb2O5, Ta2O5, TiO2, SrTiO3, SrTaO3, BST 및 PZT으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 캐패시터의 제조방법.
- 제13항에 있어서,상기 고유전막이 ZrO2인 경우, 상기 고유전막은 30Å∼60Å으로 형성하는 캐패시터의 제조방법.
- 제13항에 있어서,상기 열처리는,플라즈마 열처리(Plasma Annealing), 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나의 열처리로 진행하는 캐패시터의 제조방법.
- 제13항에 있어서,상기 열처리는,비환원성 가스를 사용하여 진행하는 캐패시터의 제조방법.
- 제17항에 있어서,상기 비환원성 가스는 O2, O3, N2, N2/O2의 혼합가스, N2O, Ar, He 및 Kr으로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함하는 캐패시터의 제조방법.
- 제13항에 있어서,상기 열처리는,상기 고유전막이 결정화되는 온도에서 진행하는 캐패시터의 제조방법.
- 제13항에 있어서,상기 질화처리는,플라즈마(Plasma) 질화처리, 급속열처리(Rapid Thermal Process) 및 노 열처리(Furnace Annealing)로 이루어진 그룹 중에서 선택된 어느 하나의 질화처리로 진 행하는 캐패시터의 제조방법.
- 제20항에 있어서,상기 질화처리는,질소를 포함하는 비환원성 가스를 사용하여 진행하는 캐패시터의 제조방법.
- 제21항에 있어서,상기 질소를 포함하는 비환원성 가스는 N2, N2/O2의 혼합가스, NO, NO2, N2O 및 N2/Ar의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함하는 캐패시터의 제조방법.
- 제21항에 있어서,상기 질소를 포함하는 비환원성 가스는 50sccm∼2000sccm의 유량으로 진행하는 캐패시터의 제조방법.
- 제13항에 있어서,상기 고유전막을 형성하는 단계 및 상기 고유전막에 열처리와 질화처리를 진행하는 단계를 반복적으로 수행하는 캐패시터의 제조방법.
- 제13항에 있어서,상기 하부전극은 티타늄질화막(TiN)을 포함하는 캐패시터의 제조방법.
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2008
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