KR100772685B1 - 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, TiN 하부전극 상에 Ta₂O₅와 소스물질이 동일한 TaN 확산방지막을 사용하여 계면 접착력을 증대시키며, 나노 결정체(Nano-crystalline)로 조밀한 구조를 가지며 내열성과 내산화성이 우수한 TaN 확산방지막에 의해 산소 확산에 의한 하부전극의 산화를 효과적으로 막을 수 있으며, 누설 전류를 감소시켜 전극 용량을 증대시킬 수 있는 TaN 확산방지막을 갖는 Ta₂O₅ 고유전막 캐패시터 형성 방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은, 소정 공정이 완료된 기판 상에 TiN 하부전극을 형성하는 단계; 상기 TiN 하부전극 상에 TaN 확산방지막을 형성하는 단계; 상기 TaN 확산방지막의 조밀화를 위해 플라즈마 처리하는 단계; 상기 TaN 확산방지막 상에 Ta₂O₅ 유전막을 형성하는 단계; 및 상기 Ta₂O₅ 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 캐패시터 형성 방법을 제공한다.

TaN, TiN, Ta2O5, MOCVD, ALD.

Description

캐패시터 형성 방법{A fabricating method of capacitor}

도 1a 내지 도 1e는 본 발명의 일실시예에 따른 캐패시터 형성 공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 기판

11 : 불순물 접합층

12 : 층간절연막

13 : 플러그

14 : 배리어막

15 : TiN 하부전극

16b : TaN 확산방지막

17 : Ta₂O₅ 유전막

18 : TiN 상부전극

본 발명은 반도체소자 형성 방법에 관한 것으로, 특히 고유전막 MIM(Metal Insulator Metal) 캐패시터에 관한 것으로 더욱 상세하게는 TaN 확산방지막을 갖는 Ta₂O₅ 고유전막 캐패시터 형성 방법에 관한 것이다.

FeRAM(Ferroelectric Random Access Memory) 소자나 1G DRAM(Dynamic Random Access Memory)급 이상의 반도체 장치에서 집적도가 높아짐에 따라 좁은 공간에서 높은 전극용량을 갖고 누설전류의 영향이 적어 전기적 특성이 우수한 캐패시터가 필요하게 되었다. 이를 위해 BST, PZT, BLT, SBT, SBTN 등의 고유전물질인 산화물 유전체을 사용하게 되었으며, 전기적 특성이 우수한 Pt, Ru, Ir 등의 귀금속(Noble metal) 또는 이들의 산화물질이 전극물질로 각광을 받게 되었다.

한편, Pt 등의 귀금속 등을 하부전극으로 이용 시 BST, PZT, BLT, SBT, SBTN 등의 페르브스카이트(Perovskite)형 산화물 유전체와는 격자상수 불일치에 따른 유전특성의 확보에 문제가 있으며, 페로브스카이트 또는 비스무스 층산 구조를 갖는 고유전막은 물질 자체의 불안정성에 기인하여 고유전막으로서의 상용화에 커다란 문제점이 있다.

따라서, 유전율이 25 이상으로 7 정도의 유전율을 갖는 SiON 보다 3 내지 4배 이상 높은 Ta₂O₅가 현재 256M DRAM 이상의 고집적 소자에서 셀 내 캐패시터의 유전물질로 사용되고 있다.

그러나, Ta₂O₅는 상기와 같은 고유전 특성을 가지고 있음에도 불구하고 실제 캐패시터 구조에 적용함에 있어서 다음과 같은 문제점이 드러난다. 즉, Ta₂O₅의 유전율 확보를 위한 후속 열처리 과정에서 하부전극과의 계면 반응을 통해 유전율이 낮은 막, 저유전막이 형성되어, 직렬 연결된 캐패시턴스 구조에 의해 전체 전극 용량이 크게 저하된다.

이러한, 후속 열처리는 통상 O₂ 플라즈마 분위기 또는 자외선-오존의(UV-O₃) 저온 열처리 및 노(Furnace) 열처리 또는 급속열처리(Rapid Thermal Process; 이하 RTP라 함) 등의 고온 열처리를 병행하여 이루어지는 바, 이러한 후속 열처리가 진행될 수록 Ta₂O₅ 박막 자체의 유전 특성은 향상될 수 있으나, 하부 박막 예컨대, 하부전극과의 계면은 열화된다. 따라서, 전체 전극 용량의 감소 및 누설전류의 증가를 초래하게 된다.

따라서, 비교적 내산화성 및 내열성이 우수한 TiN 등을 하부전극 물질로 이용하고 있으나, 현재 공정 진행시 하부전극과의 반응을 완전히 억제하지는 못하는 실정이므로, 계면 반응을 억제시키며 Ta₂O₅의 유전율을 극대화시키기 위한 연구가 지속되고 있다.

특히, 기가급 이상의 고집적 메모리 소자에서는 하부전극과 Ta₂O₅ 유전막 사이의 계면 반응을 억제하기 위해 불가피하게 하부전극으로 고융점을 가진 TiN 또는 Ru 등의 금속전극을 사용하고 있다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, TiN 하부전극 상에 Ta₂O₅와 소스물질이 동일한 TaN 확산방지막을 사용하여 계면 접착력을 증대시키며, 나노 결정체(Nano-crystalline)로 조밀한 구조를 가지며 내열성과 내산화성이 우수한 TaN 확산방지막에 의해 산소 확산에 의한 하부전극의 산화를 효과적으로 막을 수 있으며, 누설 전류를 감소시켜 전극 용량을 증대시킬 수 있는 TaN 확산방지막을 갖는 Ta₂O₅ 고유전막 캐패시터 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 소정 공정이 완료된 기판 상에 TiN 하부전극을 형성하는 단계; 상기 TiN 하부전극 상에 TaN 확산방지막을 형성하는 단계; 상기 TaN 확산방지막의 조밀화를 위해 플라즈마 처리하는 단계; 상기 TaN 확산방지막 상에 Ta₂O₅ 유전막을 형성하는 단계; 및 상기 Ta₂O₅ 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 캐패시터 형성 방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

먼저 본 발명의 기술적 배경이 되는 TaN의 특성에 대해 TiN과의 비교를 통한 아래의 표 1을 참조하여 설명한다.

	TiN	TaN
녹는 점(℃)	3000	3400
일함수 값(eV)	5.1	5.4
결정립 크기(Å)	수십 ∼ 수백	30 ∼ 40
비저항 값(uΩ㎝)	수십	∼ 200
결정 구조	NaCl	NaCl
Lattice parameter(Å)	4.33	4.24

표 1에 도시된 바와 같이, TaN막은 TiN막에 비해 녹는점이 높고 일함수 값도 커서, 유전막으로 사용되는 Ta₂O₅과 소스물질이 동일하므로 인-시튜에 의해 형성이 가능하며, Ta₂O₅와 접하는 계면에서의 누설전류 특성이 우수하다. 또한, 결정립 크기가 30Å ∼ 40Å 정도인 나노 결정체로서 매우 치밀한 결정 구조로 인하여 산소 등에 의한 확산을 효과적으로 방지할 수 있다. 따라서, 본 발명은 TiN 하부전극과 Ta₂O₅ 유전막 사이에 TaN을 확산방지막으로 이용함으로써, 상술한 TaN을 장점을 최대한 이용하여 누설전류 특성 및 전극 용량을 향상시키도록 한 것이다.

도 1a 내지 도 1e는 본 발명의 일실시예에 따른 캐패시터 형성 공정을 나타내는 단면도로서 이하, 이를 참조하여 상세히 설명한다.

먼저, 도 1a에 도시된 바와 같이, 소정 공정이 완료된 구조물 상에 캐패시터 TiN 하부전극(15)을 형성한다.

구체적으로, 이온주입 등을 통해 기판(10) 내부에 소스/드레인 등의 불순물 접합층(11)을 형성한 다음, 게이트전극(도시하지 않음)을 형성한 다음, 전체 구조 상부에 평탄화된 층간절연막(12)을 형성한 다음, 층간절연막(12)을 선택적으로 식각하여 스토리지 콘택을 위해 불순물 접합층(11) 상부를 노출시킨 후, 폴리실리콘 등을 이용하여 상기 콘택 내부에 리세스(Recess)된 플러그(13)를 형성한다. 이어서, Ti, TiN, TiSi₂ 등의 배리어막(14)을 형성한 다음, 하부전극 물질인 TiN 등을 증착한 후 화학 기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 실시한 다음, 층간절연막(12) 또는 층간절연막(12) 상의 또 다른 절연막을 제거하여 TiN 하부전극(15)을 형성한다.

다음으로 도 1b에 도시된 바와 같이, TiN 하부전극(15) 상에 10Å 내지 50Å의 두께의 얇은 TaN 확산방지막(16a)을 형성한다.

이하 TaN 확산방지막(16a) 형성 과정을 구체적으로 설명하면, TaN 확산방지막(16a)의 형성은, PDEAT(Pentakis Diethyl Amino Tantalum) 즉, Ta(N(C₂H₅)₂ )₅를 소스물질을 이용한 금속유기 화학기상 증착법(Metal Organic Chemical Vapor Deposition; 이하 MOCVD라 함) 또는 원자층 증착법(Atomic Layer Deposition; 이하 ALD라 함) 등을 이용하는 바, MOCVD를 이용하는 경우의 일예를 들어 설명하면, 반응성이 적은 He, Ne, Ar 또는 Xe 등의 비활성 가스를 운반가스로 하여 Ta(N(C₂H₅)₂ )₅를 챔버 내로 주입시킨 후, 반응가스인 NH₃와의 반응을 통해 TaN 확산방지막(16a)을 형성시킨다. 이 때, 챔버 내의 온도는 200℃ 내지 400℃의 저온으로 유지하는 바, TaN 확산방지막(16a)은 비정질 구조를 갖는다.

다음으로 도 1c에 도시된 바와 같이, 상기 TaN 확산방지막(16a)를 조밀화시켜 결정화된 구조를 이루기 위해 플라즈마 처리하는 바, NH₃ 가스를 이용하여 200℃ 내지 400℃ 온도 하에서 실시한다. 따라서, 도면부호 '16b'와 같이 조밀화된 TaN 확산방지막이 형성된다.

다음으로 도 1d에 도시된 바와 같이, TaN 확산방지막(16b) 상에 100Å 내지 120Å 두께의 Ta₂O₅ 유전막(17)을 형성한다.

Ta₂O₅ 유전막(17)은, 상기 TaN 확산방지막(16b)의 형성과 실질적으로 동일한 방법으로 이루어지는 바, Ta(N(C₂H₅)₂)₅ 소스물질을 이용한 ALD 또는 MOCVD를 이용하며, MOCVD를 이용한 방법을 일예로 하여 구체적으로 설명한다.

먼저, TaN 확산방지막(16b) 상에 50Å 내지 60Å 두께의 제1 Ta₂O₅막을 형성한 후, 상기 제1 Ta₂O₅막의 조밀화를 위해 200℃ 내지 400℃의 온도의 저온 열처리를 실시한 다음, 50Å 내지 60Å 두께의 제2 Ta₂O₅막를 형성한다.

상기 제1, 2 Ta₂O₅막의 형성은, He, Ne, Ar 또는 Xe 등의 비활성 가스를 이용하여 소스가스를 챔버내로 운반한 다음 이 때, 반응가스인 O₂와의 반응에 의해 이루어지며, 200℃ 내지 400℃의 온도를 유지하며 실시한다.

한편, 상기 열처리는, O₂ 및 N₂의 가스 분위기에서 30초 내지 150초 동안 실시함으로써, 조밀해진 Ta₂O₅ 유전막(17)을 형성할 수 있다.

한편, TaN 확산방지막(16b)와 Ta₂O₅ 유전막(17)은 소스물질이 동일하므로 동일 챔버 내에서 인-시튜(In-situ) 공정에 의해 이루어지므로 대기 중 노출에 따른 오염 문제를 근본적으로 방지할 수 있을 뿐만아니라 동일 구성 원소를 포함하고 있으므로, 두 층간의 접착력은 상당히 우수하게 된다.

다음으로 도 1e에 도시된 바와 같이, Ta₂O₅ 유전막(17) 상에 400Å 내지 1000Å 두께의 TiN 등의 상부전극(18)을 형성하는 바, TiN 상부전극(17)의 형성 공정은 다음과 같다.

먼저, Ta₂O₅ 유전막(17) 상에 단차피복성 등이 우수한 화학기상 증착법(Chemical Vapor Deposition; 이하 CVD라 함)을 이용하여 200Å 내지 500Å 두께의 제1 TiN막을 형성한 다음, 상기 제1 TiN막 상에 물리기상 증착법(Physical Vapor Deposition; 이하 PVD라 함)을 이용하여 200Å 내지 500Å 두께의 제2 TiN막를 형성하는 바, CVD에 의한 상기 제1 TiN막의 형성은, TiCl₄ 및 NH₃를 소스가스로 하여 500℃ 내지 700℃의 온도 하에서 실시함으로써, TiN 상부전극(18)/Ta₂O₅ 유전막(17)/TaN 확산방지막(16b)/TiN 하부전극(15)으로 이루어진 캐패시터가 완성된다.

전술한 바와 같은 본 발명은, TiN과 유전막인 Ta₂O₅ 사이에 산소에 대한 확산방지막으로서 TaN막을 사용함으로써, TaN의 조밀한 결정 구조에 의해 TiN 하부전극 의 산화방지를 효과적으로 할 수 있어 누설전류를 감소시킬 수 있으며, 유전막인 Ta₂O₅막 형성 공정에서 보다 고온의 열처리를 할 수 있어 전체 전극 용량을 증가시킬 수 있으며, 이로 인해 종래와 동일한 전극 용얄을 유지할 수 있는 수준에서 유전막인 Ta₂O₅의 두께를 상향 조절할 수 있어, Ta₂O₅의 파괴전압(Breakdown voltage)를 증가시킬 수 있음을 실시예를 통해 알아 보았다.

한편, 본 발명의 일실시예에서는 실린더 형의 캐패시터 구조를 예로 제시하였으나, 본 발명의 캐패시터는 상기 실린더 형 뿐만이 아닌 오목형 또는 스택형 등 모든 캐패시터 구조에 적용이 가능하다.

이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 캐패시터 형성 방법에 있어서, 고유전막 캐패시터의 전극용량의 증가와 누설전류 감소를 이룰 수 있어, 궁극적으로 소자의 전기적 특성 및 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (18)

1. 반도체 소자 제조 방법에 있어서,

   소정 공정이 완료된 기판 상에 TiN 하부전극을 형성하는 단계;

   상기 TiN 하부전극 상에 TaN 확산방지막을 형성하는 단계;

   상기 TaN 확산방지막의 조밀화를 위해 플라즈마 처리하는 단계;

   상기 TaN 확산방지막 상에 Ta₂O₅ 유전막을 형성하는 단계; 및

   상기 Ta₂O₅ 유전막 상에 상부전극을 형성하는 단계

   를 포함하는 캐패시터 형성 방법.
2. 제 1 항에 있어서,

   상기 TaN 확산방지막을 형성하는 단계는,

   Ta(N(C₂H₅)₂)₅ 소스물질을 이용한 금속유기 화학기상 증착법 또는 원자층 증착법 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
3. 제 2 항에 있어서,

   상기 TaN 확산방지막 형성시, NH₃를 반응가스로 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
4. 제 2 항에 있어서,

   상기 TaN 확산방지막 형성시, He, Ne, Ar 또는 Xe 중 적어도 어느 하나의 가스를 운반가스로 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
5. 제 2 항에 있어서,

   상기 TaN 확산방지막 형성은, 200℃ 내지 400℃의 온도 하에서 실시하는 것을 특징으로 하는 캐패시터 형성 방법.
6. 제 1 항에 있어서,

   상기 TaN 확산방지막은, 10Å 내지 50Å의 두께인 것을 특징으로 하는 캐패시터 형성 방법.
7. 제 1 항에 있어서,

   상기 플라즈마 처리는, NH₃ 가스를 이용하여 200℃ 내지 400℃ 온도 하에서 실시하는 것을 특징으로 하는 캐패시터 형성 방법.
8. 제 1 항에 있어서,

   상기 Ta₂O₅ 유전막을 형성하는 단계는,

   상기 TaN 확산방지막 상에 유기금속 화학기상 증착법을 이용한 제1 Ta₂O₅막을 형성하는 단계;

   상기 제1 Ta₂O₅막의 조밀화를 위해 열처리하는 단계; 및

   상기 제1 Ta₂O₅막 상에 유기금속 화학기상 증착법을 이용한 제2 Ta₂O₅막를 형성하는 단계

   를 포함하여 이루어지는 것을 특징으로 하는 캐패시터 형성 방법.
9. 제 8 항에 있어서,

   상기 제1 및 제2 Ta₂O₅막 형성은, Ta(N(C₂H₅)₂)₅ 소스물질 및 O₂ 반응가스를 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
10. 제 9 항에 있어서,

    상기 제1 및 제2 Ta₂O₅막 형성은, He, Ne, Ar 또는 Xe 중 적어도 어느 하나의 가스를 운반가스로 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
11. 제 9 항에 있어서,

    상기 제1 및 제2 Ta₂O₅막 형성은, 200℃ 내지 400℃의 온도 하에서 실시하는 것을 특징으로 하는 캐패시터 형성 방법.
12. 제 8 항에 있어서,

    상기 제1 및 제2 Ta₂O₅막은, 50Å 내지 60Å의 두께인 것을 특징으로 하는 캐패시터 형성 방법.
13. 제 1 항에 있어서,

    상기 Ta₂O₅ 유전막의 형성은, Ta(N(C₂H₅)₂)₅ 소스물질을 이용한 원자층 증착법을 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
14. 제 8 항에 있어서,

    상기 열처리는, O₂ 및 N₂의 가스 분위기에서 200℃ 내지 400℃의 온도를 유지하며, 30초 내지 150초 동안 실시하는 것을 특징으로 하는 캐패시터 형성 방법.
15. 제 1 항에 있어서,

    상기 상부전극의 형성은,

    상기 Ta₂O₅ 유전막 상에 화학기상 증착법을 이용한 제1 TiN막을 형성하는 단계; 및

    상기 제1 TiN막 상에 물리기상 증착법을 이용한 제2 TiN막를 형성하는 단계

    를 포함하여 이루어지는 것을 특징으로 하는 캐패시터 형성 방법.
16. 제 15 항에 있어서,

    상기 제1 TiN막 형성시, TiCl₄ 및 NH₃를 소스가스로 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
17. 제 15 항에 있어서,

    상기 제1 TiN막 형성은, 500℃ 내지 700℃의 온도 하에서 실시하는 것을 특징으로 하는 캐패시터 형성 방법.
18. 제 15 항에 있어서,

    상기 제1 및 제2 TiN막은, 200Å 내지 500Å의 두께인 것을 특징으로 하는 캐패시터 형성 방법.

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