KR20050099713A - 질소를 포함하는 씨앗층을 구비하는 금속-절연체-금속캐패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 백 엔드 공정시 발생되는 캐패시터의 누설 전류를 방지할 수 있는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터는 제 1 금속 성분을 포함하는 하부 전극을 포함한다. 상기 하부 전극 표면에 제 2 금속 성분, 산소 및 질소를 포함하는 유전막 씨앗층이 형성되어 있고, 상기 씨앗층 상부에 제 2 금속 성분 및 산소를 포함하는 유전막 메인층이 형성되어 있다. 그리고, 상기 유전막의 메인층 상부에 제 3 금속 성분을 포함하는 상부 전극이 형성되어 있다.
Description
본 발명은 금속-절연체-금속 캐패시터 및 그 제조방법에 관한 것으로, 보다 구체적으로는 누설 전류를 감소시킬 수 있도록 이중 절연체를 갖는 금속-절연체-금속 캐패시터 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM(dynamic random access memory) 소자의 정보를 저장하는 캐패시터의 경우에도 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 용량을 가질 것이 요구되고 있다. 여기서, 캐패시턴스를 개선시키기 위한 방법으로는 하부 전극의 면적을 증대시키는 법, 유전막을 박막화하는 법, 및 유전막의 유전율을 증대시키는 법이 있다.
하부 전극의 면적을 증대시키는 방법으로는, 하부 전극을 실린더(cylinder)형 및 핀(fin)형 등과 같이 3차원 형태로 형성시키는 방법이 있다. 그러나, 보다 복잡한 3차원 형태의 하부 전극은 캐패시턴스는 증대시킬 수 있으나, 복잡한 제조 공정이 요구되고, 공정중 하부 전극의 파손되기 쉽다.
유전막을 박막화하는 방법 역시 한계에 봉착되었다. 즉, 종래의 유전막은 일반적으로 실리콘 산화막(SiO2) 또는 ONO(oxide-nitride-oxide)막을 이용한다. 상기 실리콘 산화막 및 ONO막을 유전막으로 사용하는 경우, 원하는 캐패시턴스를 확보하기 위하여 적어도 100Å(10nm) 이하의 두께로 유전막을 증착하여야 한다. 그러나, 상기 실리콘 산화막 및 ONO 산화막을 100Å 이하의 두께로 증착하면, 신뢰성이 저하되고 누설 전류가 증대된다.
상기한 문제점을 해결하기 위하여, 고 유전율, 예컨대 유전율이 20 이상인 유전막을 캐패시터의 유전막으로 채용하는 기술이 제안되었다. 이러한 고유전율을 갖는 유전막(이하, 고유전막)은 산소 친화력이 큰 금속으로부터 얻어지는 금속 산화물이다. 그러나, 상기 고유전막은 유전율은 높으나, 불안정하며 누설 전류가 크다. 그러므로, 불안정한 고유전율을 갖는 유전막을 사용하려면 불가피하게 높은 일함수를 갖는 금속이 전극으로 이용되어야 한다. 이러한 구조의 캐패시터를 일반적으로 MIM 캐패시터라 한다.
종래의 MIM 캐패시터의 유전막으로는 유전율(ε)이 약 25 정도인 Ta2O5막이 일반적으로 이용되고 있다. 이러한 Ta2O5막은 유전율은 높은 반면, 자체적인 누설 전류가 크다. 이에따라, Ta2O5막을 유전막으로 사용하는 경우, 다른 금속보다도 베리어(barrier) 특성이 탁월한 Ru 금속을 캐패시터의 전극으로 사용하는 것이 통상적이다. Ru 금속을 전극으로 이용하고, Ta2O5을 유전막으로 이용하는 기술이 미합중국 특허 6,313,047호에 기재되어 있다. 그러나, 상기 Ru 금속은 캐패시터의 전극 물질로 우수한 특성을 갖지만, 알려진 바와 같이 귀금속류이므로 가격이 매우 높아 대량 생산에 문제가 있다.
종래에는 Ru 금속에 비해 가격대가 낮으면서, 반도체 제조 공정에서 많이 이용되고 있는 TiN을 캐패시터 전극 물질로 사용하는 기술이 제안되었다. TiN은 알려진 바와 같이 반응성이 낮으며 누설 전류 특성이 안정한 물질로서, 우수한 도전 특성을 갖는 것으로 알려져 있다. 그러나, 상기 Ru 금속막에 비하여 베리어 특성이 약간 낮으므로, Ru 전극 사용시 채용되었던 Ta2O5막을 유전막으로 사용하면, 다량이 누설 전류가 발생된다.
이에따라, TiN막으로 전극을 형성하는 경우, Ta2O5보다 누설 전류 특성이 좋은 HfO2막을 유전막으로 사용하는 기술이 제안되었다. HfO2막은 상기 Ta2
O5막과 거의 유사한 유전율(ε≒20∼25)을 가지면서 Ta2O5막보다 고 신뢰도를 갖는 것으로 알려져있다. 이에따라, TiN 전극을 사용하는 경우, HfO2막을 유전막으로 형성하게 되면, Ta2O5를 유전막으로 사용하는 경우보다 누설 전류가 덜 발생된다.
그러나, 상기와 같은 TiN/HfO2/TiN 캐패시터는 다음과 같은 문제점이 있다.
상기 TiN/HfO2/TiN 캐패시터는 형성 당시에는 누설 전류가 매우 낮다. 하지만, 캐패시터의 제작을 완료한 후, 층간절연막(도시되지 않음) 형성공정, 베리어 금속막(도시되지 않음) 및 금속간 절연막(도시되지 않음)을 형성하는 공정등과 같은 반도체 소자의 백-엔드(Back-end) 공정의 진행중, 특히, 고온에서 진행되는 베리어 금속막의 증착 공정을 진행하게 되면, TiN/HfO2/TiN 캐패시터의 등가산화막의 두께가 급격히 증대되어, 다량의 누설 전류가 발생됨이 관찰되었다.
백-엔드 공정시 발생되는 누설 전류는 다음과 같은 이유에서 발생된다고 예측된다. 즉, 누설 전류는 백-엔드 공정시 수반되는 열처리에 의해 HfO2막이 결정화되므로써 발생될 수 있고, 상기 열처리 중 TiN 전극과 HfO2막이 반응되거나, TiN 전극과 HfO2막의 열팽창 계수의 차이 등에 의해 발생될 수 있다.
도 1은 종래의 TiN/HfO2/TiN 캐패시터의 누설 전류 특성을 보인 그래프이다. 상기 도 1에서 (A)는 상기 TiN/HfO2/TiN 캐패시터를 형성한 당시의 누설 전류를 나타낸 것이고, (B)는 TiN/HfO2/TiN 캐패시터를 형성한 후, 500℃에서 백엔드 공정을 진행하였을때의 누설 전류를 나타낸 것이고, (C)는 TiN/HfO2/TiN 캐패시터를 형성한 후, 550℃에서 백엔드 공정을 진행하였을때의 누설 전류를 나타낸 것이다. 상기 그래프에 의하면, 캐패시터 형성 당시에는 누설 전류 특성이 안정하나, 500℃ 이상의 백엔드 공정을 진행하게 되면, (B) 및 (C)와 같이 누설 전류가 증대된다.
또한, 종래의 캐패시터 유전막으로 형성되는 HfO2막은 고유전율을 가지므로, 예컨대 10nm 정도의 두께로 형성된다. 이러한 두께를 갖는 HfO2막은 평탄면에서는 고른 두께를 갖도록 형성되나, 3차원적인 하부 전극 표면상에 균일한 두께로 형성되기 어려워, 캐패시터의 추가적인 누설 전류를 유발할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 백 엔드 공정시 발생되는 캐패시터의 누설 전류를 방지할 수 있는 MIM 캐패시터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 누설 전류를 방지할 수 있는 MIM 캐패시터의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 MIM 캐패시터는 제 1 금속 성분을 포함하는 하부 전극을 포함한다. 상기 하부 전극 표면에 제 2 금속 성분, 산소 및 질소를 포함하는 유전막 씨앗층이 형성되어 있고, 상기 씨앗층 상부에 제 2 금속 성분 및 산소를 포함하는 유전막 메인층이 형성되어 있다. 그리고, 상기 유전막의 메인층 상부에 제 3 금속 성분을 포함하는 상부 전극이 형성되어 있다.
또한, 본 발명의 다른 실시예에 따른 MIM 캐패시터는, 금속 질화물로 형성된 하부 전극을 포함한다. 상기 하부 전극 상부에 상기 하부 전극의 금속 성분과 상이한 금속 성분을 포함하는 유전막이 형성되어 있고, 상기 유전막 상부에 상부 전극이 형성되어 있다. 상기 하부 전극과 유전막 사이에 상기 유전막내에 포함된 금속 성분과 동일한 금속 성분 및 질소를 포함하는 베리어층이 형성되어 있다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 집적회로는 반도체 기판상에 TiN 물질로 구성되는 실린더 형태의 하부 전극을 포함한다. 상기 하부 전극 표면에 HfON으로 된 유전막 씨앗층이 형성되어 있으며, 상기 씨앗층 표면에 HfO2로 된 유전막 메인층이 형성되어 있다. 상기 유전막 메인층 상부에 금속 물질로 상부 전극이 형성되어 있다.
이때, 상기 유전막의 씨앗층은 10 내지 60Å 두께를 가질 수 있고, 상기 유전막 메인층은 40 내지 100Å 두께를 가질 수 있다.
본 발명의 다른 견지에 따른 MIM 캐패시터의 제조방법은, 반도체 기판 상부에 금속 물질을 포함하는 하부 전극을 형성한다. 다음, 상기 하부 전극 상부에 상기 하부 전극의 금속 물질과 상이한 성분의 금속 및 질소 성분을 포함하는 유전막의 씨앗층을 형성하고, 상기 유전막의 씨앗층 상부에 유전막 메인층을 형성한다. 상기 유전막 메인층 상부에 금속 물질로 된 상부 전극을 형성한다.
또한, 본 발명의 다른 실시예에 따른 MIM 캐패시터의 제조방법은, 반도체 기판상에 금속 질화물로 된 하부 전극을 형성한다. 다음, 상기 하부 전극 표면에 금속 산화물로 된 예비 씨앗층을 형성하고, 상기 유전체 씨앗층을 질소 플라즈마 처리하여 유전막 씨앗층을 형성한다. 그후, 상기 유전막 씨앗층을 씨드로 이용하여, 금속 산화물로 된 유전막 메인층을 형성하고, 상기 유전막 메인층내의 불순물을 제거하기 위한 안정화 처리를 진행한다음, 상기 유전막 메인층 상부에 상부 전극을 형성한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본원 발명은 질소 성분을 포함하는 금속 산화막으로 된 씨앗층을 형성하는데 그 특징이 있다. 또, 씨앗층은 유전막의 메인층과 동일한 금속 산화막 성분을 포함하고 있어야 한다. 이러한 씨드층은 후속의 백-엔드 공정시 유전막 메인층과 하부 전극 사이의 반응을 저지하고 열팽창 계수 차이를 보상하여 누설 전류를 방지하는 기능을 한다.
또한, 본원 발명의 다른 하나의 특징은 하부 전극 및 상부 전극을 반도체 제조 공정에서 널리 사용되고 있는 TiN막과 같은 전이 금속 질화막으로 형성하여 제조 단가를 낮출 수 있다. 또한, 유전막으로 전이 금속 질화막으로 된 전극 사용시 큰 밴드갭에 의해 누설 전류의 증가를 억제할 수 있는 HfO를 사용하는데 있다.
이러한 특징을 갖는 본 발명의 캐패시터를 설명하면 다음과 같다. 우선, 도 2를 참조하여, 반도체 기판(10) 상부에 제 1 금속 성분을 포함하는 하부 전극(20)이 형성된다. 하부 전극(20)을 구성하는 물질은 TiN, WN 또는 TaN과 같이 저가이면서 반도체 제조 공정에 많이 사용되고 있는 금속 질화막이 이용될 수 있다.
하부 전극(20) 상부에 유전막(50)이 형성된다. 유전막(50)은 씨앗층(30:seed layer) 및 메인층(40:main layer)으로 구성된다. 씨앗층(30)은 유전막(50) 즉, 메인층(40)을 성장시키기 위한 씨드의 역할을 하며, 하부 전극(20) 표면에 얇은 두께로 형성된다. 본 실시예에서 씨앗층(30)은 제 2 금속 성분, 산소 및 질소를 포함한다. 바람직하게, 씨앗층(30)은 전이 금속 질화막으로 된 하부 전극(10)과의 반응성이 낮으면서 높은 유전율을 갖는 금속 질산화막, 예컨대 HfON, ZrON 및 LaON이 이용될 수 있다. 이때, 제 2 금속 성분은 제 1 금속 성분과는 상이함이 바람직하다. 일반적으로 질소를 포함하는 막은 주변의 다른 물질과 반응성이 낮으며, 베리어의 역할을 하는 것으로 알려져있다. 이에따라, 본 실시예의 씨앗층(30)을 질소를 포함하는 전이 금속 산화막 예컨대, 금속 질산화막으로 형성하면, 하부의 전이 금속 질화막으로 된 하부 전극(10)과 반응이 거의 일어나지 않고, 하부 전극(10) 및 씨앗층(30)이 공통적으로 질소 성분을 포함하기 하기 때문에 열 공정으로 인한 스트레스 차이가 감소될 뿐 아니라, 후속의 열 공정시 불순물의 베리어 역할을 하게 된다. 또한, 금속 질산화막은 동일한 금속 성분을 포함하는 금속 산화막과 유전율이 거의 유사하므로, 캐패시턴스에 영향을 미치지 않는다.
이러한 씨앗층(30) 상부에 유전막(50)의 메인층(40)이 형성된다. 메인층(40)은 씨앗층(30)과 동일한 제 2 금속 및 산소를 포함함이 바람직하며, 예컨대 금속 산화막으로 형성된다. 이러한 메인층(40)으로는 HfO, ZrO 또는 LaO막이 이용되며, 씨앗층(30)보다는 두꺼운 두께로 형성된다.
유전막(50) 상부에 상부 전극(60)이 형성된다. 상부 전극(60)은 제 3 금속 성분을 포함할 수 있다. 이때, 제 3 금속 성분은 예를 들어 제 1 금속 성분과 동일하거나, Ru, Pt 또는 Ir와 같은 귀금속류일 수 있다.
이와같이, 금속 질산화막으로 된 씨앗층(30)을 형성하게 되면, 후속의 백-엔드 공정시 열이 가해지더라도, 하부 전극(20)과 유전막(50)의 반응이 최소화될 뿐만 아니라 유전막의 결정화 속도 역시 늦춰지고, 하부 전극(20)과 유전막(50)의 열팽창 계수 차이를 줄일 수 있어, 누설 전류 발생을 방지할 수 있다.
도 3 및 도 4a 내지 도 4c는 본 발명의 다른 실시예를 설명하기 위한 도면이다. 우선, 도 3을 참조하여, 반도체 기판(100) 상에 하부 전극(110)이 형성된다. 하부 전극(110)은 반도체 제조 공정에서 베리어 금속막 또는 난반사 방지막으로 많이 이용되고 있는 TiN막으로 형성된다.
TiN막으로 된 하부 전극(110) 상부에 씨앗층(120) 및 메인층(130)으로 구성되는 유전막(140)이 형성된다. 우선, 씨앗층(120)은 하부 전극(110)과 반응성이 낮은 금속 질산화막이 이용된다. 본 실시예의 하부 전극(110)이 TiN막으로 형성되었음을 감안하여, 밴드 갭이 비교적 큰 HfON막으로 씨앗층(120)이 형성된다. 이러한 씨앗층(120)은 상술한 바와 같이 질소 성분을 포함하고 있으므로 비교적 안정한 상태를 가지면서 TiN 하부 전극(110)과 반응성이 낮다. 메인층(130)은 씨앗층(120)과 동일한 금속 성분을 포함하는 금속 산화막으로서, 예컨대 HfO2막이 이용된다.
HfO 성분을 포함하는 유전막(140) 상부에 상부 전극(150)을 형성한다. 상부 전극(150)은 하부 전극(110)과 동일한 TiN 금속막으로 형성될 수 있다.
다음은 도 4a 내지 도 4c 및 도 3을 참조하여, 상기한 본 발명의 실시예에 따른 MIM 캐패시터의 제조방법을 설명하도록 한다.
도 4a를 참조하여, 반도체 기판(100) 상부에 TiN막을 증착하여, 하부 전극(110)을 형성한다. 하부 전극(110)을 구성하는 TiN막은 예를 들어, ALD (atomic layer deposition), CVD (chemical vapor deposition) 또는 MOCVD (metal-organic CVD) 방법으로 형성될 수 있다. 하부 전극(110) 상부에 HfO막을 증착하여, 예비 씨앗층(115)을 형성한다. 이때, 예비 씨앗층(115)은 하부 전극(110) 표면에 고르게 증착될 수 있도록 ALD 방식을 이용하여 증착한다.
그후, 도 4b에 도시된 바와 같이, 예비 씨앗층(115)을 질화 처리하여, HfON막으로 된 씨앗층(120)을 형성한다. 상기 질화 처리는 질소(N)를 포함하는 가스 분위기 예컨대, N2, NH3, N2O 또는 NO2 분위기에서 열처리하는 공정일 수 있다. 그러나, 이와같은 질화 열처리 공정은 질소를 열 분해하여야 하므로 고온이 요구된다. 이에따라, 이러한 고온 열 공정이 진행되면, 하부의 TiN 하부 전극(110)의 산화 혹은 하부전극과 유전막의 열팽창 계수(Thermal Expansion Coefficient)의 차이에 의한 스트레스 등과 같은 어택(attack)받을 수 있다.
또한, 본 실시예의 질화 처리는 도 5에 도시된 바와 같이, 질소 포함 플라즈마 처리일 수 있다. 질소 포함 플라즈마 처리는 저온, 예컨대, 20 내지 550℃의 온도에서 진행된다. 상기 플라즈마 처리는 저온에서도 다량의 라디칼(radical)이 발생되므로, 반응성이 우수하다는 장점을 갖는다. 이에따라, 상기한 질소 포함 플라즈마 처리에 의해 예비 씨앗층(115)을 질화시키면, 저온에서 공정을 진행할 수 있으므로, 하부 전극(110)의 어택을 방지할 수 있고, 이로 인한 추가적인 누설 전류를 방지할 수 있다.
다음 도 4c를 참조하여, HfON 씨앗층(115)을 씨드로 이용하여, HfO 메인층(130)을 증착한다. 이때, 메인층(130)은 ALD 방식 또는 MOCVD(metal organic CVD) 방식으로 형성할 수 있다.
그후, 메인층(130)내의 불순물을 제거하기 위하여 안정화 처리를 실시한다. 안정화 처리는 메인층(130)내의 불순물, 예컨대 탄소 성분을 제거하면서, 메인층(130)의 화학양론비(stoichiometry)를 맞출 수 있도록 550℃이하의 온도에서 열처리함이 바람직하다.
상기 안정화 처리는 도 6에 도시된 바와 같이, 메인층(130)내에 부족한 산소를 공급할 수 있도록 산소(O2) 포함 가스 분위기, 예컨대, O2, N2O 또는 NO2 가스 분위기에서 진행되는 열처리일 수 있다. 이때, 메인층(130)을 산소 분위기에서 열처리하더라도, 산소 성분이 상기 HfON 씨앗층(120)에 의해 차단되어, TiN 하부 전극(110)을 산화시키지 않는다. 이에따라, 등가 산화막 두께의 증대를 방지할 수 있다.
또한, 상기 안정화 처리는 도 7에서와 같이, 산소를 포함하는 플라즈마 가스 분위기에 처리될 수 있다. 이러한 산소를 포함하는 플라즈마 처리는 상술한 바와 같이, 저온에서 진행되므로, 메인층(130)에 충분한 산소를 공급하면서 동시에 TiN 하부 전극(110)의 열적 부담을 덜 수 있다. 그러므로, 산소를 포함하는 플라즈마 가스 분위기에서 메인층(130)의 안정화 처리를 진행하는 것이 메인층(130)의 막 특성 및 하부 전극 특성면에서 가장 안정하다.
또한, 메인층(130)의 안정화 처리는 도 8에 도시된 바와 같이, 비산소 가스 분위기에서 열처리이거나, 비산소 플라즈마 처리일 수 있다. 이때, 상기 비산소 가스로는 H2, N2 또는 NH3 가스등이 이용될 수 있다. 비산소 가스 분위기에서 열처리 또는 플라즈마 처리를 진행하게 되면, 메인층(130)내에 잔류할 수 있는 탄소와 같은 불순물을 환원 반응에 의해 용이하게 제거할 수 있다.
다시 도 3을 참조하여, 안정화 처리를 마친 메인층(130) 상부에 상부 전극(150)을 형성한다. 상부 전극(150)은 하부 전극과 마찬가지로 TiN층으로 형성한다.
이때, 상기 실시예에서 하부 전극(110) 및 상부 전극(120)을 TiN으로 형성하였지만, 이에 국한하지 않고, TaN 또는 WN 등과 같은 전이 금속 질화막 중 어느 하나가 이용될 수 있다.
도 9, 도 10a 및 도 10b를 참조하여, 본 발명의 다른 실시예를 설명하도록 한다. 우선, 도 9에 도시된 바와 같이, 본 실시예의 씨앗층(165)과 메인층(175)은 모두 금속, 산소 및 질소를 포함한다. 바람직하게는, 하부 전극(110)이 TiN막과 같이 금속 질화막으로 형성되는 경우, 씨앗층(165) 및 메인층(175)은 HfON, ZrON 및 LaON 중 선택되는 하나의 막으로 형성된다. 또한, 씨앗층(165) 및 메인층(175)은 동일한 물질임이 바람직하다.
상기한 씨앗층(165)은 도 10a에 도시된 바와 같이, 질화 처리에 의해 얻어진다. 질화 처리는 앞의 실시예에서 설명한 바와 같이, 질소 포함 가스 분위기에서의 열처리 또는 질소 포함 플라즈마 처리일 수 있다. 하지만, 하부 전극(110)의 열적 부담을 줄이기 위하여, 질소 포함 플라즈마 처리를 실시하는 것이 바람직하다.
메인층(175)은 도 10b에 도시된 바와 같이, 씨앗층(165)을 씨드로 하여 형성한다. 또한, 본 실시예의 메인층(175)은 질소 포함 가스 분위기에서의 안정화 처리에 의해 형성된다. 질소 포함 가스 분위기에서의 안정화 처리는 N2, NH3, N2
O 또는 NO2 분위기에서 열처리이거나, N2, NH3, N2O 또는 NO
2 분위기에서 플라즈마 처리일 수 있다. 이러한 질소 포함 가스 분위기에서의 안정화 처리에 의하여, 메인층(175)은 금속, 산소 및 질소를 포함하게 된다.
금속 질산화막, 예컨대 HfON막, ZrON 및 LaON으로 된 유전막은 HfO, ZrO 및 LaO막과 같은 금속 산화막에 비하여 유전율은 약간 작을 수 있으나, 누설 전류 특성에 있어서는 탁월한 효과가 있다.
도 11 및 도 12a 내지 도 12c를 통하여, 본 발명의 또 다른 실시예에 대하여 설명하기로 한다.
도 11에 도시된 바와 같이, 반도체 기판(200) 상부에 도전 플러그(215)를 갖는 층간 절연막(210)이 형성된다. 반도체 기판(200)과 층간 절연막(210) 사이에 도면에는 도시되지 않았지만, MOS(metal oxide semiconductor) 트랜지스터, 콘택 스터드 및 비트 라인등이 형성되어 있을 수 있다. 도전 플러그(215)는 예컨대, MOS 트랜지스터의 소오스(도시되지 않음)와 전기적으로 연결될 수 있고, 도핑된 폴리실리콘막, TiN 또는 W으로 형성될 수 있다. 층간 절연막(210) 상부에 도전 플러그(215)와 콘택되도록 실린더 형태의 하부 전극(230)이 형성되어 있다. 하부 전극(230)은 예컨대, TiN, TaN 또는 WN과 같은 전이 금속 질화막으로 형성된다.
하부 전극(230) 표면에 유전막(250)이 형성되어 있다. 유전막(250)은 씨앗층(240) 및 메인층(245)으로 구성된다. 여기서, 씨앗층(240)은 금속 질산화막으로서, HfON, ZrON 및 LaON 중 선택되는 하나의 막으로 형성될 수 있다. 메인층(245)은 씨앗층(240) 상부에 형성된다. 메인층(245)은 HfO, ZrO 및 LaO 중 선택되는 하나의 막으로 형성될 수 있다. 바람직하게는, 씨앗층(240)과 메인층(245)의 금속 성분은 서로 동일함이 바람직하다.
본 실시예와 같이 유전율이 20 이상의 유전막을 사용할 경우, 디자인 룰이 100nm 급에서 유전막(250)은 약 10nm 두께로 형성하여야 만족할만한 캐패시턴스를 얻을 수 있다. 이에따라, 본 실시예의 씨앗층(240)은 10Å 내지 60Å 두께로 형성되고, 메인층(245)은 40Å 내지 100Å 두께로 형성됨이 바람직하다.
유전막(250) 상부에 상부 전극(260)이 형성되어 있다. 상부 전극(260)은 예컨대, 하부 전극(230)과 동일한 물질로 형성될 수 있다.
이와같은 구성을 갖는 MIM 캐패시터의 제조방법을 설명하면 다음과 같다.
도 12a에 도시된 바와 같이, MOS 트랜지스터(도시되지 않음), 콘택 스터드(도시되지 않음) 및 비트 라인(도시되지 않음)과 같은 회로 소자들이 형성되어 있는 반도체 기판(200) 상부에 층간 절연막(210)을 증착한다. 이때, 층간 절연막(210)은 평탄화막을 포함하는 다층 절연막일 수 있다. 그후, MOS 트랜지스터의 소오스 영역 또는 MOS 트랜지스터의 소오스 영역과 연결된 콘택 스터드가 노출되도록 층간 절연막을 식각하여 콘택홀(도시되지 않음)을 형성한다. 상기 콘택홀이 충분히 매립될 수 있도록 도전층(도시되지 않음), 예컨대, 도핑된 폴리실리콘막, TiN 또는 W을 증착한다. 다음, 상기 도전층을 상기 층간 절연막(210) 표면이 노출되도록 평탄화하여 도전 플러그(215)를 형성한다. 층간 절연막(210) 및 도전 플러그(215) 상부에 에치 스톱퍼(220) 및 몰드 산화막(225)을 순차적으로 증착한다. 이때, 층간 절연막(210) 및 몰드 산화막(225)은 실리콘 산화막으로 구성될 수 있으며, 에치 스톱퍼(220)는 층간 절연막(210) 및 몰드 산화막(225)과는 식각 선택비가 상이한 절연막, 예를 들어 실리콘 질화막으로 형성될 수 있다.
다음, 도전 플러그(215)가 노출될 수 있도록 몰드 산화막(225) 및 에치 스톱퍼(220)를 식각하여, 하부 전극 영역(225a)을 형성한다. 그후, 몰드 산화막(225) 상부(225b) 및 하부 전극 영역(225a)의 내측 표면에 하부 전극용 도전층, 예컨대, TiN막, TaN막 및 WN막 중 선택되는 하나의 막을 증착한다. 이때, 하부 전극용 도전층은 반도체 기판(200)의 결과물 표면에 균일한 두께로 증착될 수 있도록, ALD, MOCVD 또는 CVD 방식으로 형성될 수 있다. 하부 전극용 도전층 상부에 하부 전극 영역(225a)이 충분히 매립될 수 있도록 희생층(235)을 증착한다. 그후에, 희생층(235) 및 하부 전극용 도전층을 CMP(chemical mechanical polishing) 또는 에치백(etch back)등과 같은 평탄화 처리하여, 하부 전극 영역(225a)내에 실린더 형태의 하부 전극(230)을 형성한다.
도 12b를 참조하여, 희생층(240) 및 몰드 산화막(225)을 공지의 습식 식각 용액에 의하여 제거한다. 에치 스톱퍼(220) 및 하부 전극(230) 표면에 씨앗층(240)을 예를 들어, ALD 방식으로 형성한다. 씨앗층(240)은 다음과 같은 방식으로 형성될 수 있다. 우선, 에치 스톱퍼(220) 및 하부 전극(230) 표면에 금속 산화막으로 된 예비 씨앗층을 형성한다. 그후, 예비 씨앗층을 질화처리하여, 금속 질산화막으로 된 씨앗층(240)을 형성한다. 질화 처리는 상술한 바와 같이 질소 포함 플라즈마 처리이거나, 질소 포함 가스 분위기에서 열처리일 수 있다. 이때, 씨앗층(240)으로는 HfON, ZrON 및 LaON이 이용될 수 있고, 예를 들어 10 내지 60Å 두께로 형성될 수 있다.
도 12c를 참조하여, 씨앗층(240) 상부에 메인층(245)을 형성한다. 메인층(245)은 씨앗층(240)을 씨드로 이용하여 증착되고, ALD 방식 또는 MOCVD 방식에 의해 40 내지 100Å 두께로 형성될 수 있다. 이러한 메인층(245)은 금속 산화막, 예컨대, HfO, ZrO 및 LaO 중 선택되는 하나의 막으로 형성되고, 씨앗층(240)과 동일한 금속 성분을 포함하는 것이 바람직하다.
본 실시예와 같이, 유전막(250)을 씨앗층(240)과 메인층(245)으로 나누어 증착함에 따라, 10nm의 두께를 갖는 단일의 유전막을 증착하는 경우보다 스텝 커버리지 특성이 우수할 뿐만 아니라, 결정화 온도도 상승되는 잇점이 있다.
메인층(245)을 형성한다음, 메인층(245)내의 불순물을 제거하기 위하여 안정화 처리를 실시한다. 안정화 처리는 메인층(245)내의 불순물, 예컨대 탄소 성분을 제거하면서, 메인층(245)의 화학양론비(stoichiometry)를 맞출 수 있도록 소정 온도에서 열처리함이 바람직하다. 이러한 안정화 처리는 상술한 바와 같이, 산소 포함 가스 분위기에서의 열처리, 산소 포함 플라즈마 처리, 비산화 가스 분위기에서의 열처리, 비산화 플라즈마 처리에 의하여 가스 분위기에 처리될 수 있다. 특히, 산소 포함 플라즈마 처리는 상술한 바와 같이, 저온에서 진행되므로, 하부 전극(110)의 열적 부담을 덜 수 있고, 메인층(245)에 충분한 산소를 공급할 수 있다.
여기서, 비산화 가스, 특히 질소 포함 가스 열처리 또는 질소 포함 가스 플라즈마 처리를 안정화 처리로 이용하는 경우, 메인층(245)은 질소 성분을 포함하여, 금속 질산화막 형태일 수 있다.
그후, 다시 도 11에 도시된 바와 같이, 메인층(245) 상부에 상부 전극(260)을 형성한다. 상부 전극(260)은 하부 전극(230)이 충분히 매립되도록 형성되고, 하부 전극(230)과 동일한 도전층으로 형성될 수 있다.
이와같이, 금속 질산화막으로 된 씨앗층을 갖는 MIM 캐패시터의 누설 전류 특성을 나타낸 그래프가 도 13에 도시되어 있다. 상기 그래프는 HfON으로 된 씨앗층을 갖는 MIM 캐패시터와 단일의 HfO2막을 유전막으로 갖는 MIM 캐패시터의 누설 전류를 비교한 것이다. 상기 도면에 의하면, 본 실시예와 같이, 거의 동일한 캐패시턴스에서 씨앗층이 있는 경우가 그렇지 않은 경우에 비해 누설 전류 특성이 우수함을 알 수 있다.
또한, 도 14는 본 발명의 각각의 안정화 처리에 따른 누설 전류를 나타낸 그래프이다. 도 14의 (a)는 안정화 처리를 실시하지 않은 경우이고, (b)는 안정화 처리를 NH3 플라즈마 처리로 진행한 경우이고, (c)는 안정화 처리를 O2 플라즈마 처리로 진행한 경우이다. 도 14에 의하면, 메인층(130)을 O2 플라즈마 처리 한 경우(c)가 누설 전류 및 캐패시턴스(32.82fF/cell)면에서 (a) 및 (b)의 경우보다 우수함을 알 수 있다. 덧붙여, 도 14에 의하면, 본 발명의 캐패시터는 상기 도 13의 씨앗층이 없는 경우에 보였던 누설전류의 급속한 특성 열화를 보이지 않는다. 이에따라, 본 발명의 씨앗층의 질화 처리는 안정화 처리에 상관없이 효과를 얻을 수 있다.
이때, 상기 도 14의 (b)와 같이, NH3 플라즈마 처리에 의해 안정화 처리를 실시하는 경우, 유전막(250: 메인층 및 씨앗층)은 질소 성분을 포함하게 된다. 이를 증명하기 위하여, 상기 유전막(250: 메인층 및 씨앗층)의 질소 피크를 검출한 그래프가 도 15에 도시되어 있다. 도 15의 실험은 XPS(x-ray photoelectron spectroscopy) 분석에 의해 진행된 것이다. 여기서, 도 15의 (a)는 어떠한 처리도 되지 않은 HfO2 유전막(250: 메인층 및 씨앗층)을 분석한 결과이고, (b) O2 플라즈마 처리된 HfO2 유전막(250: 메인층 및 씨앗층)을 분석한 결과이고, (c)는 NH3 플라즈마 처리된 HfO2 유전막(250: 메인층 및 씨앗층)을 분석한 결과이다. 상기 그래프에 의하면, (a) 및 (b)에는 질소 피크가 존재하지 않지만, NH3 플라즈마 처리를 실시한 경우(c의 경우), 질소 피크(x)가 존재하였다. 이에따라, NH3와 같이 질소 포함 플라즈마에 의해 유전막(250: 메인층 및 씨앗층)을 처리하는 경우, 유전막(250: 메인층 및 씨앗층)은 질소 성분을 포함하게 됨을 알 수 있다.
도 16은 본 발명에 따른 씨앗층을 갖는 MIM 캐패시터의 백엔드 공정시 누설 전류 특성을 보여주는 그래프이다. 도 16의 (a)는 TiN전극/HfON 씨앗층/HfO2 메인층/TiN 전극으로 구성된 캐패시터를 형성한 직후의 누설 전류 그래프이고, (b)는 TiN전극/HfON 씨앗층/HfO2 메인층/TiN 전극으로 구성된 캐패시터를 형성하고 나서, 500℃ 온도에서 백엔드 열처리를 진행하였을때의 누설 전류 그래프이다. (c)는 TiN전극/HfON 씨앗층/HfO2 메인층/TiN 전극으로 구성된 캐패시터를 형성하고 나서, 550℃ 온도에서 백엔드 열처리를 진행하였을때의 누설 전류 그래프이다. 도 16에 의하면, 씨앗층을 형성하는 경우, 백엔드 공정에서 500℃ 및 550℃에서 열처리를 진행하더라도, 누설 전류가 증가되지 않음을 알 수 있다.
이상에서 자세히 설명한 바와 같이, 하부 전극과 유전막 메인층 사이에 금속 질산화막으로 된 씨앗층을 개재함에 따라, 후속의 백-엔드 공정시 열이 가해지더라도, 하부 전극과 유전막(유전막 메인층)의 반응이 최소화되고, 메인층의 결정화 속도 역시 늦춰지고, 하부 전극과 유전막의 열팽창 계수의 차이를 줄일 수 있어, 누설 전류가 증대되지 않는다.
더욱이, 금속 질산화막으로 된 씨앗층의 형성으로, 유전막의 메인층을 산소 분위기에서 열처리하더라도, 하부 전극 및 도전 플러그의 산화를 방지할 수 있다. 이에따라, 등가 산화막의 두께를 줄일 수 있다.
또한, 유전막을 씨앗층과 메인층으로 나누어 증착함에 따라, 3차원적인 하부 전극 표면에 우수한 스텝 커버리지를 가지고 유전막을 증착할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 도 1은 종래의 TiN/HfO2/TiN 캐패시터의 누설 전류 특성을 보인 그래프이다.
도 2는 본 발명의 일 실시예를 설명하기 위한 MIM 캐패시터의 단면도이다.
도 3은 본 발명의 다른 실시예를 설명하기 위한 MIM 캐패시터의 단면도이다.
도 4a 내지 도 4c는 도 3의 MIM 캐패시터의 제조 방법을 설명하기 위한 각 공정별 단면도이다.
도 5 내지 도 8은 본 발명의 다른 실시예를 설명하기 MIM 캐패시터의 단면도이다.
도 9는 본 발명의 또 다른 실시예를 설명하기 위한 MIM 캐패시터의 단면도이다.
도 10a 및 도 10b는 도 9의 MIM 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 11은 본 발명의 다른 실시예를 설명하기 위한 MIM 캐패시터의 단면도이다.
도 12a 내지 도 12c는 도 11의 MIM 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 13은 본 발명에 따른 금속 질산화막으로 된 씨앗층을 갖는 MIM 캐패시터의 누설 전류 특성을 나타낸 그래프이다.
도 14는 본 발명의 각각의 안정화 처리에 따른 누설 전류를 나타낸 그래프이다.
도 15는 본 발명의 메인층의 질소 피크를 검출한 그래프이다.
도 16은 본 발명에 따른 씨앗층을 갖는 MIM 캐패시터의 백엔드 공정시 누설 전류 특성을 보여주는 그래프이다.
Claims (48)
- 제 1 금속 성분을 포함하는 하부 전극;상기 하부 전극 표면에 형성되고 제 2 금속 성분, 산소 및 질소를 포함하는 유전막 씨앗층;상기 씨앗층 상부에 형성되고 제 2 금속 성분 및 산소를 포함하는 유전막 메인층; 및상기 메인층 상부에 형성되고, 제 3 금속 성분을 포함하는 상부 전극을 포함하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 제 1 금속 성분과 제 2 금속 성분은 서로 상이한 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 제 1 금속 성분과 제 3 금속 성분은 동일한 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 제 1 금속 성분은 Ti, Ta 및 W과 같은 전이 금속 성분인 것을 특징으로 하는 MIM 캐패시터.
- 제 4 항에 있어서, 하부 전극은 TiN, TaN 및 WN과 같은 금속 질화물인 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 제 2 금속 성분은 Hf, Zr 또는 La인 것을 특징으로 하는 MIM 캐패시터.
- 제 6 항에 있어서, 상기 유전막의 씨앗층은 HfON, ZrON 및 LaON 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
- 제 7 항에 있어서, 상기 유전막의 메인층은 HfO막, ZrO 및 LaO 중 선택되는 하나의 막인 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 유전막의 메인층은 질소를 더 포함하는 것을 특징으로 하는 MIM 캐패시터.
- 제 9 항에 있어서, 상기 유전막의 메인층은 HfON, ZrON 및 LaON 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
- 금속 질화물로 형성된 하부 전극;상기 하부 전극 상부에 형성되며, 상기 하부 전극의 금속 성분과 상이한 금속 성분을 포함하는 유전막;상기 유전막 상부에 형성되는 상부 전극; 및상기 하부 전극과 유전막 사이에 개재되며, 상기 유전막내에 포함된 금속 성분과 동일한 금속 성분 및 질소를 포함하는 베리어층을 포함하는 것을 특징으로 하는 MIM 캐패시터.
- 제 11 항에 있어서, 상기 하부 전극은 TiN, TaN 및 WN 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
- 제 11 항에 있어서, 상기 유전막은 HfO, ZrO 및 LaO 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
- 제 11 항에 있어서, 상기 상부 전극은 상기 하부 전극과 동일한 물질로 형성되는 것을 특징으로 하는 MIM 캐패시터.
- 제 11 항에 있어서, 상기 베리어층은 HfON, ZrON 및 LaON 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
- 제 15 항에 있어서, 상기 베리어층은 상기 유전막의 씨앗층인 것을 특징으로 하는 MIM 캐패시터.
- 반도체 기판;상기 반도체 기판상에 TiN 물질로 구성되는 실린더 형태의 하부 전극;상기 하부 전극 표면에 형성되는 HfON으로 된 유전막 씨앗층;상기 씨앗층 표면에 형성되는 HfO2로 된 유전막 메인층; 및상기 유전막 메인층 상부에 형성되며, 금속 물질로 형성되는 상부 전극을 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 17 항에 있어서, 상기 씨앗층은 10 내지 60Å 두께를 갖는 것을 특징으로 하는 반도체 집적 회로.
- 제 18 항에 있어서, 상기 유전막 메인층은 40 내지 100Å 두께를 갖는 것을 특징으로 하는 반도체 집적 회로.
- 제 17 항에 있어서, 상기 반도체 기판과 하부 전극 사이에, 상기 하부 전극과 콘택되는 도전 플러그를 갖는 층간 절연막이 개재되고,상기 도전 플러그는 도핑된 폴리실리콘막, TiN 또는 W 금속막으로 형성되는 것을 특징으로 하는 반도체 집적 회로.
- 반도체 기판 상부에 금속 물질을 포함하는 하부 전극을 형성하는 단계;상기 하부 전극 상부에 상기 하부 전극의 금속 물질과 상이한 성분의 금속 및 질소 성분을 포함하는 유전막의 씨앗층을 형성하는 단계;상기 유전막의 씨앗층 상부에 유전막 메인층을 형성하는 단계; 및상기 유전막 메인층 상부에 금속 물질로 된 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 21 항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 반도체 기판 상부에 금속 질화막을 ALD, CVD, 및 MOCVD 중 선택되는 하나의 방식으로 형성하는 단계를 포함하는 MIM 캐패시터의 제조방법.
- 제 22 항에 있어서, 상기 금속 질화막은 TiN, TaN 및 WN 중 선택되는 하나의 막인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 21 항에 있어서, 상기 유전막의 씨앗층을 형성하는 단계는,상기 하부 전극 표면에 금속 산화막으로 된 예비 씨앗층을 형성하는 단계; 및상기 예비 씨앗층을 질화 처리하는 단계를 포함하는 MIM 캐패시터의 제조방법.
- 제 24 항에 있어서, 상기 예비 씨앗층은 ALD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 24 항에 있어서, 상기 예비 씨앗층은 HfO, ZrO 및 LaO 중 선택되는 하나로 형성되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 24 항에 있어서, 상기 질화 처리는 20 내지 550℃의 온도에서 질소 포함 플라즈마 처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 24 항에 있어서, 상기 질화 처리는 질소 포함 가스 분위기에서 열처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 21 항에 있어서, 상기 유전막의 씨앗층은 HfON, ZrON 및 LaON 중 선택되는 하나로 형성되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 21 항에 있어서, 상기 유전막의 메인층을 형성하는 단계는, 상기 씨앗층 상부에 ALD 방식에 의하여 금속 산화막을 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 30 항에 있어서, 상기 유전막의 메인층은 HfO, ZrO 및 LaO 중 선택되는 하나로 형성되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 21 항에 있어서, 상기 유전막의 메인층을 형성하는 단계와, 상기 상부 전극을 형성하는 단계 사이에, 상기 유전막의 메인층내의 불순물을 제거하면서 화학 양론비를 맞추기 위한 안정화 처리를 더 실시하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 32 항에 있어서, 상기 안정화 처리 단계는 산소 포함 플라즈마 처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 32 항에 있어서, 상기 안정화 처리는 산소 포함 가스 분위기에서 열처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 32 항에 있어서, 상기 안정화 처리 단계는 비산화 플라즈마 처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 23 항에 있어서, 상기 상부 전극을 구성하는 물질은 상기 하부 전극을 구성하는 물질과 동일한 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 반도체 기판상에 금속 질화물로 된 하부 전극을 형성하는 단계;상기 하부 전극 표면에 금속 산화물로 된 예비 씨앗층을 형성하는 단계;상기 유전체 씨앗층을 질소 플라즈마 처리하여 유전막 씨앗층을 형성하는 단계;상기 유전막 씨앗층을 씨드로 이용하여, 금속 산화물로 된 유전막 메인층을 형성하는 단계;상기 유전막 메인층내의 불순물을 제거하기 위한 안정화 처리를 진행하는 단계; 및상기 유전막 메인층 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 37 항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 반도체 기판상부에 하부 전극 영역을 갖는 몰드 산화막을 증착하는 단계;상기 몰드 산화막 상부 및 하부 전극 영역 표면에 금속 질화막을 ALD, CVD, 및 MOCVD 중 선택되는 하나의 방식으로 형성하는 단계;상기 몰드 산화막 표면이 노출되도록 금속 질화막을 평탄화하여, 상기 하부 전극 영역에 실린더 형태의 하부 전극을 형성하는 단계; 및상기 몰드 산화막을 제거하는 단계를 포함하는 MIM 캐패시터의 제조방법.
- 제 38 항에 있어서, 상기 금속 질화막은 TiN, TaN 및 WN 중 선택되는 하나의 막인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 37 항에 있어서, 상기 예비 씨앗층은 ALD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 37 항에 있어서, 상기 예비 씨앗층은 HfO, ZrO 및 LaO 중 선택되는 하나로 형성되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 37 항에 있어서, 상기 질소 포함 플라즈마 처리는 20 내지 550℃의 온도에서 진행되고,상기 질소 포함 플라즈마 처리에 의해 상기 씨앗층은 질소 성분을 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 37 항에 있어서, 상기 유전막의 메인층을 형성하는 단계는, 상기 씨앗층 상부에 ALD 방식에 의하여 금속 산화막을 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 43 항에 있어서, 상기 유전막의 메인층은 HfO, ZrO 및 LaO 중 선택되는 하나로 형성되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 37 항에 있어서, 상기 안정화 처리 단계는 산소 포함 플라즈마 처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 37 항에 있어서, 상기 안정화 처리는 산소 포함 가스 분위기에서 열처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 37 항에 있어서, 상기 안정화 처리 단계는 비산화 플라즈마 처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 37 항에 있어서, 상기 상부 전극을 구성하는 물질은 상기 하부 전극을 구성하는 물질과 동일한 것을 특징으로 하는 MIM 캐패시터의 제조방법.
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