KR19990086156A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 어느정도의 온도에서는 TiAlN막을 통해 배리어층의 산화를 억제할 수 있지만, 보다 고온에서 유전막을 형성하게 되면 그 TiAlN막과 산화막이 반응하여 산화되므로, 고온공정의 한계를 갖는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 사진식각공정을 통해 반도체웨이퍼의 상부에 증착된 산화막의 일부를 식각하여 콘택홀을 형성한 후, 상기 콘택홀의 내부에 폴리실리콘을 형성하고, 에치백하여 폴리실리콘을 콘택홀에 매립하는 단계와; 상기 콘택홀에 매립되도록 폴리실리콘의 상부에 실리사이드를 형성한 후, 상기 실리사이드, 콘택홀의 측벽 및 산화막의 상부에 금속질화물 배리어층을 형성하는 단계와; 상기 금속질화물 배리어층의 상부에 금속 배리어층을 형성하는 단계와; 상기 금속 배리어층의 상부에 콘택홀이 완전히 채워지도록 에치백 마스크층을 형성한 후, 상기 산화막의 상부에 형성된 금속질화물 배리어층이 노출될 때까지 에치백하는 단계와; 상기 콘택홀에 잔존하는 에치백 마스크층을 제거하는 단계와; 노출된 금속질화물 배리어층을 산화시키는 단계와; 상기 콘택홀 및 산화된 금속질화물 배리어층의 상부에 하부전극을 형성한 후, 사진식각공정을 통해 패터닝하는 단계와; 상기 하부전극의 상부에 순차적으로 유전막 및 상부전극을 형성하는 단계로 이루어지는 반도체소자의 제조방법을 제공하여 하부전극의 증착에 앞서서 양극산화공정을 통해 산화된 금속질화물 배리어층을 형성함에 따라 산화된 금속질화물 배리어층이 하부전극 물질인 Pt와 강력한 접착성을 지니게 됨과 아울러 후속공정인 하부전극, 유전막의 형성을 통한 열처리공정에서 산화를 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 산화물 세라믹 축전지의 MIM(metal-insulator-metal)구조를 제조하는데 있어 하부 금속전극의 신뢰성을 향상시키기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 산화물 세라믹(BST, PZT 계열의 고유전체)을 사용한 MIM구조의 반도체소자는 하부 금속전극물질로 백금(Pt)을 사용하는데, 이때 접촉플러그 물질인 폴리실리콘과 하부 금속전극물질인 백금 사이에 형성되는 금속질화물(TiN,TaN··등) 실리사이드 배리어층이 후속 산화물 세라믹 유전체 형성공정의 고온 산소분위기에서 부도체 산화물로 변화되므로, 유전체 고유의 우수한 특성을 얻을 수 있는 고온에서 유전체 형성공정을 진행할 수 없게 된다.
또한, 하부 금속전극물질인 백금이 층간절연막에 대한 접착력이 매우 떨어지므로, 하부전극의 옆면으로부터의 산화경로를 배제하기 위하여 시도되는 매몰된 플러그의 전극구조를 형성할 수 없게 된다.
상기한 바와같은 문제점들을 해결하기 위하여 텍사스 인스트루먼트 사로부터 제시된 종래 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도1은 종래 반도체소자의 구조를 보인 단면도로서, 이와같은 구조를 갖는 반도체소자의 제조방법은 사진식각공정을 통해 반도체웨이퍼의 상부에 증착된 산화막(1)의 일부를 식각하여 콘택홀을 형성하는 단계와; 그 콘택홀의 내부에 폴리실리콘(2)을 형성한 후, 에치백(etch-back)하여 폴리실리콘(2)을 콘택홀에 매립하는 단계와; 그 콘택홀에 매립되도록 폴리실리콘(2)의 상부에 Ti-실리사이드(3)를 형성하는 단계와; 그 Ti-실리사이드(3)의 상부에 TiAlN막(4)을 증착한 후, 콘택홀을 완전히 채우도록 화학기계적 연마공정(chemical mechanical polishing : CMP)을 수행하는 단계와; 그 TiAlN막(4) 및 상기 산화막(1)의 상부에 소정넓이로 TiAlN막(5) 및 백금 하부전극(6)을 형성하는 단계와; 그 백금 하부전극(6) 및 산화막(1)의 상부에 유전막(7)을 형성하는 단계와; 그 유전막(7)의 상부에 백금 상부전극(8)을 형성하는 단계로 이루어진다. 이하, 상기한 바와같은 종래 반도체소자의 제조방법을 좀더 상세히 설명한다.
먼저, 사진식각공정을 통해 반도체웨이퍼의 상부에 증착된 산화막(1)의 일부를 식각하여 콘택홀을 형성한다.
그리고, 콘택홀의 내부에 폴리실리콘(2)을 형성한 후, 에치백하여 폴리실리콘(2)을 콘택홀에 매립한다. 이때, 폴리실리콘(2)은 접촉플러그 물질이다.
그리고, 콘택홀에 매립되도록 폴리실리콘(2)의 상부에 Ti-실리사이드(3)를 형성한다. 이때, Ti-실리사이드(3)는 폴리실리콘(2)의 상부에 Ti층을 형성한 후, 열처리를 통해 폴리실리콘(2)과 Ti층을 반응시켜 형성한다.
그리고, Ti-실리사이드(3)의 상부에 TiAlN막(4)을 증착한 후, 콘택홀을 완전히 채우도록 화학기계적 연마공정을 수행한다. 이때, 화학기계적 연마공정을 통해 상기 산화막(1)과 콘택홀에 채워진 TiAlN막(4)의 단차가 완전히 평탄화된다.
그리고, TiAlN막(4) 및 상기 산화막(1)의 상부에 소정넓이로 TiAlN막(5) 및 백금 하부전극(6)을 형성한다. 이때, TiAlN막(5)은 약 30Å의 두께로 증착하며, TiAlN막(5) 및 백금 하부전극(6)은 TiAlN막(4) 및 산화막(1)의 상부전면에 도포하고, 백금 하부전극(6)의 상부에 콘택홀의 넓이보다는 넓게 포토레지스트를 형성한 후, 포토레지스트가 형성되지 않은 영역의 백금 하부전극(6) 및 TiAlN막(5)을 식각하여 형성한다.
그리고, 백금 하부전극(6) 및 산화막(1)의 상부에 유전막(7)을 형성한다. 이때, 유전막(7)은 고유전체인 BST를 500℃의 산소분위기에서 형성한 후, 550℃의 산소분위기에서 열처리하여 형성한다.
그리고, 유전막(7)의 상부에 백금 상부전극(8)을 형성한다.
한편, 상기 TiAlN막(5)은 금속산화물 중에서 내산화성이 뛰어난 특성을 지니고 있으며, 측면으로부터 TiAlN막(5)의 산화가 발생한다고 해도 30Å정도의 두께로 형성되므로, 부피팽창에 의한 백금 하부전극(6)의 스트레스(stress)를 완화할 수 있다.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 어느정도의 온도에서는 TiAlN막을 통해 배리어층의 산화를 억제할 수 있지만, 보다 고온에서 유전막을 형성하게 되면 그 TiAlN막과 산화막이 반응하여 산화되므로, 고온공정의 한계를 갖는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 고온공정의 한계를 극복하여 유전막의 특성을 향상시키고, MIM구조의 하부 금속전극의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1은 종래 반도체소자의 구조를 보인 단면도.
도2는 본 발명의 일 실시예에 따른 반도체소자 제조방법의 일부를 보인 수순단면도.
도3은 본 발명의 일 실시예를 따라 제조된 반도체소자의 구조를 보인 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11:산화막 12:폴리실리콘
13:실리사이드 14:금속질화물 배리어층
14':산화된 금속질화물 배리어층 15:금속 배리어층
16:에치백 마스크층 17:하부전극
18:유전막 19:상부전극
상기한 바와같은 본 발명의 목적은 사진식각공정을 통해 반도체웨이퍼의 상부에 증착된 산화막의 일부를 식각하여 콘택홀을 형성한 후, 상기 콘택홀의 내부에 폴리실리콘을 형성하고, 에치백하여 폴리실리콘을 콘택홀에 매립하는 단계와; 상기 콘택홀에 매립되도록 폴리실리콘의 상부에 실리사이드를 형성한 후, 상기 실리사이드, 콘택홀의 측벽 및 산화막의 상부에 금속질화물 배리어층을 형성하는 단계와; 상기 금속질화물 배리어층의 상부에 금속 배리어층을 형성하는 단계와; 상기 금속 배리어층의 상부에 콘택홀이 완전히 채워지도록 에치백 마스크층을 형성한 후, 상기 산화막의 상부에 형성된 금속질화물 배리어층이 노출될 때까지 에치백하는 단계와; 상기 콘택홀에 잔존하는 에치백 마스크층을 제거하는 단계와; 노출된 금속질화물 배리어층을 산화시키는 단계와; 상기 콘택홀 및 산화된 금속질화물 배리어층의 상부에 하부전극을 형성한 후, 사진식각공정을 통해 패터닝하는 단계와; 상기 하부전극의 상부에 순차적으로 유전막 및 상부전극을 형성하는 단계로 이루어짐으로써 달성되는 것으로, 도2a 내지 도2c의 본 발명의 일 실시예에 따른 반도체소자 제조방법의 일부를 보인 수순단면도와 도3의 본 발명의 일 실시예를 따라 제조된 반도체소자의 구조를 보인 단면도를 참조하여 상세히 설명하면 다음과 같다.
반도체웨이퍼의 상부에 증착된 산화막(11)의 일부를 식각하여 콘택홀을 형성한 후, 그 콘택홀의 내부에 폴리실리콘(12)을 형성하고, 에치백하여 폴리실리콘(12)을 콘택홀에 매립하는 단계와; 그 콘택홀에 매립되도록 폴리실리콘(12)의 상부에 실리사이드(13)를 형성한 후, 그 실리사이드(13), 콘택홀의 측벽 및 산화막(12)의 상부에 금속질화물 배리어층(14)을 형성하는 단계와; 그 금속질화물 배리어층(14)의 상부에 금속 배리어층(15)을 형성하는 단계와; 그 금속 배리어층(15)의 상부에 콘택홀이 완전히 채워지도록 에치백 마스크층(16)을 형성하는 단계(도2a)와; 그 에치백 마스크층(16) 및 금속 배리어층(15)을 에치백하여 상기 산화막(11)의 상부에 형성된 금속질화물 배리어층(14)을 노출시키는 단계(도2b)와; 상기 콘택홀에 잔존하는 에치백 마스크층(16)을 제거하는 단계(도2c)와; 저온 플라즈마 양극산화 공정을 수행하여 노출된 금속질화물 배리어층(14)을 산화시키는 단계와; 상기 콘택홀 및 산화된 금속질화물 배리어층(14')의 상부에 하부전극(17)을 형성한 후, 사진식각공정을 통해 패터닝하는 단계와; 상기 하부전극(17)의 상부에 순차적으로 유전막(18) 및 상부전극(19)을 형성하는 단계(도3)로 이루어진다. 이하, 상기한 바와같은 본 발명의 일 실시예를 좀더 상세히 설명한다.
먼저, 반도체웨이퍼의 상부에 증착된 산화막(11)의 일부를 식각하여 콘택홀을 형성한 후, 그 콘택홀의 내부에 폴리실리콘(12)을 형성하고, 에치백하여 폴리실리콘(12)을 콘택홀에 매립한다. 이때, 폴리실리콘(12)은 접촉플러그 물질이다.
그리고, 콘택홀에 매립되도록 폴리실리콘(12)의 상부에 실리사이드(13)를 형성한 후, 그 실리사이드(13), 콘택홀의 측벽 및 산화막(12)의 상부에 금속질화물 배리어층(14)을 형성한다. 이때, 금속질화물 배리어층(14)은 TiN막 또는 TaN막을 증착하여 형성한다.
그리고, 금속질화물 배리어층(14)의 상부에 금속 배리어층(15)을 형성한다. 이때, 금속 배리어층(15)은 Ru막 또는 Ir막을 증착하여 형성하며, 금속질화물 배리어층(14)의 산화를 방지한다.
그리고, 도2a에 도시한 바와같이 금속 배리어층(15)의 상부에 콘택홀이 완전히 채워지도록 에치백 마스크층(16)을 형성한다. 이때, 에치백 마스크층(16)은 SiO2막 또는 알루미늄막을 증착하여 형성하며, 후속 에치백 공정에서 콘택홀의 내부에 형성된 금속 배리어층(15)의 식각을 방지한다.
그리고, 도2b에 도시한 바와같이 에치백 마스크층(16) 및 금속 배리어층(15)을 에치백하여 상기 산화막(11)의 상부에 형성된 금속질화물 배리어층(14)을 노출시킨다. 이때, 에치백공정은 금속 배리어층(15)과 금속질화물 배리어층(14)의 식각선택비를 이용하여 에치백 마스크층(16) 및 금속 배리어층(15)만을 제거한다.
그리고, 도2c에 도시한 바와같이 콘택홀에 잔존하는 에치백 마스크층(16)을 제거한다. 이때, 에치백 마스크층(16)이 SiO2막일 경우는 HF 또는 플라즈마공정을 통해 제거하고, 알루미늄막일 경우는 플라즈마공정을 통해 제거한다.
그리고, 저온 플라즈마 양극산화 공정을 수행하여 노출된 금속질화물 배리어층(14)을 산화시킨다. 이때, 저온 플라즈마 양극산화 공정은 뚜렷한 방향성으로 인해 노출된 박막의 금속질화물 배리어층(14)만을 산화시킬 수 있다.
그리고, 콘택홀 및 산화된 금속질화물 배리어층(14')의 상부에 하부전극(17)을 형성한 후, 사진식각공정을 통해 패터닝한다. 이때, 산화된 금속질화물 배리어층(14')은 하부전극(17) 물질로 사용되는 Pt와 강력한 접착성을 지니게 된다.
그리고, 도3에 도시한 바와같이 하부전극(17)의 상부에 순차적으로 유전막(18) 및 상부전극(19)을 형성한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 하부전극의 증착에 앞서서 양극산화공정을 통해 산화된 금속질화물 배리어층을 형성함에 따라 산화된 금속질화물 배리어층이 하부전극 물질인 Pt와 강력한 접착성을 지니게 됨과 아울러 후속공정인 하부전극, 유전막의 형성을 통한 열처리공정에서 산화를 방지할 수 있는 효과가 있다.
Claims (6)
- 사진식각공정을 통해 반도체웨이퍼의 상부에 증착된 산화막의 일부를 식각하여 콘택홀을 형성한 후, 상기 콘택홀의 내부에 폴리실리콘을 형성하고, 에치백하여 폴리실리콘을 콘택홀에 매립하는 단계와; 상기 콘택홀에 매립되도록 폴리실리콘의 상부에 실리사이드를 형성한 후, 상기 실리사이드, 콘택홀의 측벽 및 산화막의 상부에 금속질화물 배리어층을 형성하는 단계와; 상기 금속질화물 배리어층의 상부에 금속 배리어층을 형성하는 단계와; 상기 금속 배리어층의 상부에 콘택홀이 완전히 채워지도록 에치백 마스크층을 형성한 후, 상기 산화막의 상부에 형성된 금속질화물 배리어층이 노출될 때까지 에치백하는 단계와; 상기 콘택홀에 잔존하는 에치백 마스크층을 제거하는 단계와; 노출된 금속질화물 배리어층을 산화시키는 단계와; 상기 콘택홀 및 산화된 금속질화물 배리어층의 상부에 하부전극을 형성한 후, 사진식각공정을 통해 패터닝하는 단계와; 상기 하부전극의 상부에 순차적으로 유전막 및 상부전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 금속질화물 배리어층은 TiN막 또는 TaN막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 금속 배리어층은 Ru막 또는 Ir막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 에치백 마스크층은 SiO2막 또는 알루미늄막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항 또는 제 4항에 있어서, 상기 잔존하는 에치백 마스크층이 SiO2막일 경우는 HF 또는 플라즈마공정을 통해 제거하고, 알루미늄막일 경우는 플라즈마공정을 통해 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 노출된 금속질화물 배리어층은 저온 플라즈마 양극산화공정을 통해 산화시키는 것을 특징으로 하는 반도체소자의 제조방법.
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1998
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