KR980012488A - 강유전체막을 구비하는 캐패시터의 제조방법 - Google Patents

Abstract

강유전체막을 구비하는 캐패시터의 제조방법에 대해 기재되어 있다. 이는, 반도체기판에 형성된 층간절연막을 식각하여 콘택홀을 형성하는 단계, 결과물 상에 도전물질을 증착한 후 이방성식각하여, 콘택홀을 채우는 플럭을 형성하는 단계, 플럭이 형성된 결과물 상에 전극물질믈 증착한 후 패터닝함으로써 하부전극 패턴을 형성하는 단계, 하부전극 패턴이 형성된 결과물을 산화성 분위기에서 열처리하는 단계, 결과물 상에 강유전체막 및 전극층을 형성한 후 패터닝하는 단계를 포함하는 것을 특징으로 한다. 따라서, 강유전체막을 증착하기 전에 미스얼라인에 의해 노출된 플럭의 표면을 미리 산화시켜줌으로써, 후속 공정에서 고온의 산화 분위기에서 강유전체막을 증착하더라도 실리콘의 확산에 의해 증착되는 BST박막의 표면이 거칠어지거나 버블링이 발생하는 것을 방지할 수 있다.

Description

강유전체막을 구비하는 캐패서터의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 페로프스카이트 구조의 물질로 이루어진 유전막을 구비하는 강유전체막 캐패시터의 제조방법에 관한 것이다.

256M 디램(DRAM) 이상의 고집적 메모리소자에서는 캐패시터로 사용되는 면적이 점차 작아져 기존의 질화막/산화막(NO)이나 오산화탈륨(Ta2O5)과 같은 유전막으로는 충분한 셀 캐패시터를 확보하기가 어려워진다. 따라서, 제한된 셀 면적에서 메모리 셀의 캐패시턴스를 증가시키기 위한 많은 방법들이 제안하고 있는데, 통상다음의 세가지로 나뉘어진다. 즉, ① 유전체막을 박막화하는 방법, ② 캐패시터의 유효면적을 증가시키는 방법, ③ 유전상수가 큰 물질을 유전체막으로 방법 등이다. 이 중 첫 번째 방법, 즉 유전체막의 두께를 100Å 이하로 박막화하는 경우에는, 파울러 - 노드하임 전류(Fowler - Nodheim current)에 의해 소자의 신뢰성이 저하되므로, 대용량 메모리장치에 적용하기가 어렵다는 단점이 있다. 두 번째 방법, 즉 캐패시터의 구조를 입체화하는 방법은 3차원구조의 캐패시터를 제조하기 위한 복잡한 공정이 수반되고, 이에 따라 제조단가의 상승을 피할 수 없는 단점이 있다. 이에 따라, 최근에는 세 번째 방법인 유전율이 큰 페로브스카이트(Perovskite) 구조의 산화물로 이루어진 유전체(이하, “강유전체”라 통칭함), 예를 들어 피.지.티(PZT, PbZrTiO₃) 또는 비.에.스.티(BST; BaSrTiO₃)계열의 강유전체를 사용하여 유전체막을 형성하는 방법들이 제안되고 있다. 상기 강유전체는 기존의 유전체막으로 사용되던 실리콘산화막, 실리콘질화막 또는 산화탄탈륨(Ta₂) 막과는 달리 자발분극 현상을 가지며, 벌크(bulk) 상태에서 수백∼ 1,000 정도의 높은 유전상수를 갖는다. 이러한 강유전체를 유전체막으로 사용하는 경우, 상기 유전체막을 500Å 이상의 두께로 형성하더라도 등가 산화막 두께(equivalent oxide thickness)를 10Å 이하로 박막화 할 수 있다는 장점이 있다.

한편, 강유전체를 캐패시터의 유전체막으로 사용하기 위해서는 전극물질이 중요한데, 강유전체 캐패시터의 전극물질로서는, ① 전극 위에서 페로브스카이트 구조의 막질의 형성이 가능할 것, ② 전극과 강유전체막의 계면에서의 저유전체막의 생성이 없을 것, ③ 실리콘 또는 강유전체의 구성원자들의 상호확산이 일어나지 않을 것, 그리고 ④ 전극의 패터닝이 쉬울 것 등의 조건을 갖추어야 한다. 현재 강유전체를 유전체막으로 사용하는 메모리소자의 전극으로서는 내 산화성이면서 고 전도성 물질인 백금(Pt; Platinum), 루테늄(Ru; Ruthenium), 이리듐(Ir; Iridium) 등의 귀금속류와, 산화이리듐(Ir) 또는 산화루테늄(RuO₂) 등의 전도성 산화물이 연구되고 있다.

한편, 현재의 COB(Capacitor Over Bit line) 구조의 DRAM 소자에서 캐패시터의 하부 전극은, 트랜지스터의 소오스영역과 층간절연층에 형성되어 있는 폴리실리콘 플럭(plug)을 통하여 전기적으로 접촉하게 된다. 이 때, 백금(Pt)이 폴리실리콘과 직접 접촉하게 되면, 후속 공정중에 실리사이데이션(silicidation) 반응이 일어나 실리콘이 전극 내부로 확산하고, 다시 고유전율 박막까지 확산하여 계면 저유전층의 형성과 고유전 박막의 유전율 자체를 떨어뜨리는 문제가 발생한다. 따라서, 이를 방지하기 위하여 적당한 확산방지막이 백금전극과 폴리실리콘 플럭 사이에 설치되어야 한다.

도 1a 내지 도 1d는 종래의 강유전체막을 구비하는 캐패시터의 제조방법을 설명하기 위한 단면도이다.

도 1a를 참조하면, 활성영역과 비활성영역으로 분리되고 통상의 방법에 의해 게이트, 소오스/ 드레인을 구비라는 트랜지스터(도시되지 않음)가 형성되어 있는 반도체기판(도시되지 않음) 상에, 평탄화된 층간절연막(2)과 질화막(4)을 형성한 후, 통상의 사진식각 공정을 적용하여 상기 질화막(4) 및 층간절연막(2)을 부분적으로 식각하여 트랜지스터의 소오스와 캐패시터의 스토리지전극을 접속시키기 위한 콘택홀을 형성한다.

이어서, 콘택홀이 형성된 결과물 상에 불순물이 도우프된 폴리실리콘을 증착한 후 에치백함으로써, 상기 콘택홀을 채우는 폴리실리콘 플럭(6)을 형성한다.

도 1b를 참조하면, 플럭(6)의 실리콘과 이후에 형성될 하부전극의 백금의 반응을 방지하기 위하여 티타늄(Ti)과 같은 물질을 증착하여 장벽층(8)을 형성하고, 그 위에 백금(Pt)을 증착하여 하부전극층(10)을 형성한 후, 사진식각 공정을 적용하여 상기 백금층 및 장벽층을 패터닝함으로써 하부전극 패터닝함으로써 하부전극 패턴을 형성한다.

도 1c를 참조하면, 결과물 상에 BST와 같은 강유전물질(12)과 백금계의 전극물질(14)을 차례로 증착한 후 패터닝함으로써 캐패시터를 완성한다.

상기한 종래의 방법에 따르면, 하부전극 패턴을 형성하기 위하여 백금층과 장벽층을 식각할 때 미스얼라인(misalign)이 발생할 경우, 마아진이 거의 없기 때문에 도 1b에 도시된 것과 폴리실리콘 플럭(6)의 표면이 노출되게 된다. 이후에 도 1c와 같이 BST막을 고온 산화성 분위기에서 증착하게 되면, 플럭의 폴리실리콘이 BST와 바로 접하게 된다. 따라서, BST를 증착하는 동안 폴리실리콘 플럭 중의 실리콘이 확산되어 BST 막의 표면 모폴리지(morpology)가 불량하게 된다. 또한, 실리콘이 산화되면서 실리콘산화막이라는 저유전층을 형성하기 때문에, BST 박막의 표면 모폴로지를 증가시키는 원인이 된다.

도 2는 이와 같이 실리콘 위에 BST를 증착하였을 때의 표면을 보여주는 주사형 전자 현미경(SEM) 사진으로서, BST 박막의 표면에 버블(Bubbling)이 발생된 것을 보여 준다.

본 발명이 이루고자 하는 기술적 과제는, 강유전막을 증착하기 전에 실리콘을 미리 산화시킴으로써, 강유전막증착시 실리콘의 확산을 방지하고 표면 모폴로지의 증가를 방지할 수 있는 강유전체막 캐패시터의 제조방법을 제공함에 있다.

제1a도 내지 제1d도는 종래의 확산방지막을 구비하는 강유전체막 캐패시터의 제조방법을 설명하기 위한 단면도들이다.

제2도는 실리콘 위에 BST를 증착하였 때의 BST막의 표면을 보여주는 주사형 전자 현미경(SEM) 사진이다.

제3a도 내지 제3d도는 본 발명에 따른 강유전체막 캐패시터의 제조방법을 설명하기 위한 단면도들이다.

상기 과제를 이루기 위하여 본 발명에 따른 강유전체막 캐패시터의 제조방법은, 반도체기판에 형성된 층간절연막을 식각하여 콘택홀을 형성하는 단계; 결과물 상에 도전물질을 증착한 후 이방성식각하여, 상기 콘택홀을 채우는 플럭을 형성하는 단계; 플럭이 형성된 결과물 상에 전극물질을 증착한 후 패터닝함으로써 하부전극 패턴을 형성하는 단계; 하부전극 패턴이 형성된 결과물을 산화성 분위기에서 열처리하는 단계; 결과물 상에 강유 전체막 및 상부전극층을 형성한 후 패터닝하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 강유전체막을 증착하기 전에 미스얼라인에 의해 노출된 플럭의 표면을 미리 산화시켜줌으로써, 후속 공정에서 고온의 산화 분위기에서 강유전체막을 증착하더라도 실리콘의 확산에 의해 증착되는 BST박막의 표면이 거칠어지거나 버블링이 발생하는 것을 방지할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 3a 내지 도 3d는 본 발명에 따른 강유전체막 캐패시터의 제조방법을 설명하기 위한 단면도들이다.

도 3a를 참조하면, 활성영역과 비활성영역으로 분리되고 통상의 방법에 의해 게이트, 소오스/드레인을 구비하는 트랜지스터(도시되지 않음)가 형성되어 있는 반도체기판(도시되지 않음) 상에, 평탄화된 층간절연막(22)과 질화막(24)을 형성한 후, 통상의 사진식각 공정을 적용하여 상기 질화막(24) 및 층간절연막(22)을 부분적으로 식각하여 트랜지스터의 소오스와 캐패시터의 스토리지 전극을 접속시키기 위한 콘택홀을 형성한다.

이어서, 콘택홀이 형성된 결과물 상에 불순물이 도우프된 폴리실리콘을 증착한 후 에치백함으로써, 상기 콘택홀을 채우는 폴리실리콘 플럭(26)을 형성한다. 상기 플럭(26)은 기판에 형성되어 있는 트랜지스터의 소오스(도시되지 않음)와 캐패시터의 하부전극을 접속시키기 위한 중간 접속층 역할을 한다.

도 3b를 참조하면, 플럭(26)의 실리콘과 이후에 형성될 하부전극의 백금의 반응을 방지하기 위하여 티타늄(Ti), 티타늄 나이트라이드(TiN)와 같은 장벽금속을 증착하여 장벽층(28)을 형성한다.

이어서, 상기 장벽층 위에 하부전극을 형성하기 위한 물질, 예를 들어 백금(Pt), 이리듐(Ir), 루테늄(Ru), 산화이리듐(IrO₂), 산화루테늄(RuO₂) 등의 비산화성 전극물질을 증착하여 하부전극층(30)을 형성한 후, 사진식각 공정을 적용하여 상기 하부전극층 및 장벽층을 패터닝함으로써 하부전극 패턴을 형성한다.

이때, 상기 하부전극 패턴을 형성하기 위한 식각시 X축 방향으로 미스얼라인 마아진이 거의 없기 때문에, 도시된 바와 같이 폴리실리콘 플럭(26)의 표면이 노출될 수가 있다.

도 3c를 참조하면, BST를 증착하기 전에 상기 결과물의 표면을 400∼ 600℃ 정도 온도의 산소(O₂) 분위기에서 열처리함으로써, 노출되어 있는 플럭 표면의 폴리실리콘을 산화시킨다. 이 때, 상기 열처리 시간은 플럭의 폴리실리콘이 50 ∼ 100Å 정도 산화될수 있는 시간동안 진행하는 것이 바람직하다.

이와 같이, 노출된 부분의 폴리실리콘을 미리 산화시켜주면 후속 공정에서 고온의 산화성 분위기에서 BST막을 증착하더라더 플럭의 표면이 이미 산화되어 있기 때문에, 증착되는 BST박막의 표면이 거칠어지거나 버블링이 발생하는 것을 방지할 수 있다.

도 3d를 참조하면, 결과물 상에 BST와 같은 고유전물질을 금속-유기 화학기상증착(MOCVD) 방법, 졸-겔 방법 또는 스퍼터링 방법을 사용하여 증착한 후, 예를 들어 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄 나이트라이드(TiN), 알루미늄(Al) 중의 어느 한 물질을 증착한 후 패터닝함으로써 유전막(32) 및 상부전극(34)을 형성한다.

상술을 본 발명에 의한 강유전체막 캐패시터의 제조방법에 따르면, 강유전체막을 증착하기 전에 미스얼라인에 의해 노출된 플럭의 표면을 미리 산화시켜줌으로써, 후속 공정에서 고온의 산화 분위기에서 강유전체막을 증착하더라도 실리콘의 확산에 의해 증착되는 BST박막의 표면이 거칠어지거나 버플링이 발생하는 것을 방지 할 수 있다.

Claims (1)

1. 반도체기판에 형성된 층간절연막을 식각하여 콘택홀을 형성하는 단계; 결과물 상에 도전물질을 증착한 후 이방성식각하여, 상기 콘택홀울 채우는 플럭을 형성하는 단계; 플럭이 형성된 결과물 상에 전극물질을 증착한 후 패터닝함으로써 하부전극 패턴을 형성하는 단계; 하부전극 패턴이 형성된 결과물을 산화성 분위기에서 열처리하는 단계; 결과물 상에 강유전체막 및 전극층을 형성한 후 패터닝하는 단계를 포함하는 것을 특징으로 하는 강유전체막 캐패시터의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임