JPH05190574A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH05190574A JPH05190574A JP2626592A JP2626592A JPH05190574A JP H05190574 A JPH05190574 A JP H05190574A JP 2626592 A JP2626592 A JP 2626592A JP 2626592 A JP2626592 A JP 2626592A JP H05190574 A JPH05190574 A JP H05190574A
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Abstract
(57)【要約】
【目的】 ゲート電極、ゲートボンディング電極、ソー
ス電極またはドレイン電極を一方の電極とする寄生容量
素子の容量を小さくして、高周波動作を可能にする。 【構成】 ＧａＡｓ ＭＥＳ ＦＥＴのソース電極１６
及びドレイン電極１７が格子状である。このため、電極
１６、１７がそれらの該当領域の全面に形成されている
構造に比べて、電極１６、１７の面積が小さい。従っ
て、ソース電極１６及びドレイン電極１７を一方の電極
とする寄生容量素子の容量が小さい。また、格子の幅Ｌ
が３μｍ以上である。このため、電極１６、１７を流れ
る電流の量と電極１６、１７がそれらの該当領域の全面
に形成されている構造において流れる電流の量とが同等
程度になり、電流の流れが阻害されることは殆どない。
ス電極またはドレイン電極を一方の電極とする寄生容量
素子の容量を小さくして、高周波動作を可能にする。 【構成】 ＧａＡｓ ＭＥＳ ＦＥＴのソース電極１６
及びドレイン電極１７が格子状である。このため、電極
１６、１７がそれらの該当領域の全面に形成されている
構造に比べて、電極１６、１７の面積が小さい。従っ
て、ソース電極１６及びドレイン電極１７を一方の電極
とする寄生容量素子の容量が小さい。また、格子の幅Ｌ
が３μｍ以上である。このため、電極１６、１７を流れ
る電流の量と電極１６、１７がそれらの該当領域の全面
に形成されている構造において流れる電流の量とが同等
程度になり、電流の流れが阻害されることは殆どない。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極とソース電
極とドレイン電極とを有する電界効果トランジスタに関
するものである。
極とドレイン電極とを有する電界効果トランジスタに関
するものである。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）には、
ＭＯＳ ＦＥＴ、ＭＥＳ ＦＥＴ、ＨＥＭＴ等がある
が、化合物半導体デバイスの一つであるＧａＡｓ ＭＥ
Ｓ ＦＥＴは、その高速性及び低消費電力性のために、
高周波デバイスとしての開発、実用化が進んでいる。
ＭＯＳ ＦＥＴ、ＭＥＳ ＦＥＴ、ＨＥＭＴ等がある
が、化合物半導体デバイスの一つであるＧａＡｓ ＭＥ
Ｓ ＦＥＴは、その高速性及び低消費電力性のために、
高周波デバイスとしての開発、実用化が進んでいる。
【０００３】図４は、この様なＧａＡｓ ＭＥＳ ＦＥ
Ｔの一従来例を示している。この一従来例では、基板１
１上にＧａＡｓ活性層１２が設けられているウェーハ１
３のうちで、活性層分離のために、ＧａＡｓ活性層１２
と基板１１の一部とがメサ型にエッチングされている。
Ｔの一従来例を示している。この一従来例では、基板１
１上にＧａＡｓ活性層１２が設けられているウェーハ１
３のうちで、活性層分離のために、ＧａＡｓ活性層１２
と基板１１の一部とがメサ型にエッチングされている。
【０００４】ＧａＡｓ活性層１２上をゲート電極１４が
横断しており、ＧａＡｓ活性層１２から離間した位置
で、ゲートボンディング電極１５がゲート電極１４に一
体になっている。また、ＧａＡｓ活性層１２上のゲート
電極１４の両側に、ソース電極１６とドレイン電極１７
とが形成されている。
横断しており、ＧａＡｓ活性層１２から離間した位置
で、ゲートボンディング電極１５がゲート電極１４に一
体になっている。また、ＧａＡｓ活性層１２上のゲート
電極１４の両側に、ソース電極１６とドレイン電極１７
とが形成されている。
【０００５】この一従来例では、図４（ｂ）からも明ら
かな様に、ゲート電極１４、ゲートボンディング電極１
５、ソース電極１６及びドレイン電極１７が、各電極に
適合する金属をその該当領域の全面に亙って形成される
ことによって、電界効果トランジスタが形成されている
（例えば、「超高速化合物半導体デバイス」、培風館、
ｐ７２）。
かな様に、ゲート電極１４、ゲートボンディング電極１
５、ソース電極１６及びドレイン電極１７が、各電極に
適合する金属をその該当領域の全面に亙って形成される
ことによって、電界効果トランジスタが形成されている
（例えば、「超高速化合物半導体デバイス」、培風館、
ｐ７２）。
【０００６】
【発明が解決しようとする課題】ところで、電界効果ト
ランジスタをパッケージに実装する際に、基板がパッケ
ージにマウントされるので、電界効果トランジスタの裏
面はパッケージと同じアース電位になる。このため、図
４に示した一従来例では、裏面のアース電位と表面の電
極１４〜１７との間に寄生容量素子が形成され、この寄
生容量素子が高周波動作を阻害していた。
ランジスタをパッケージに実装する際に、基板がパッケ
ージにマウントされるので、電界効果トランジスタの裏
面はパッケージと同じアース電位になる。このため、図
４に示した一従来例では、裏面のアース電位と表面の電
極１４〜１７との間に寄生容量素子が形成され、この寄
生容量素子が高周波動作を阻害していた。
【０００７】また、近年ではＳｉ等の導電性の基板が基
板１１として用いられる様になってきており、この場合
は、図５に示す様に、基板１１自体もパッケージ１８と
同じアース電位になる。このため、寄生容量素子１９の
電極間の距離が狭くなったことになり、この寄生容量素
子１９の容量が更に大きくなる。
板１１として用いられる様になってきており、この場合
は、図５に示す様に、基板１１自体もパッケージ１８と
同じアース電位になる。このため、寄生容量素子１９の
電極間の距離が狭くなったことになり、この寄生容量素
子１９の容量が更に大きくなる。
【０００８】従って本発明は、ゲート電極、ゲートボン
ディング電極、ソース電極またはドレイン電極を一方の
電極とする寄生容量素子の容量を小さくして、高周波動
作が可能な電界効果トランジスタを提供することを目的
としている。
ディング電極、ソース電極またはドレイン電極を一方の
電極とする寄生容量素子の容量を小さくして、高周波動
作が可能な電界効果トランジスタを提供することを目的
としている。
【０００９】
【課題を解決するための手段】請求項１の電界効果トラ
ンジスタでは、ゲート電極とこのゲート電極に一体にな
っているゲートボンディング電極とソース電極とドレイ
ン電極とのうちの少なくとも一つが格子状である。
ンジスタでは、ゲート電極とこのゲート電極に一体にな
っているゲートボンディング電極とソース電極とドレイ
ン電極とのうちの少なくとも一つが格子状である。
【００１０】請求項２の電界効果トランジスタでは、前
記格子の幅が３μｍ以上である。
記格子の幅が３μｍ以上である。
【００１１】
【作用】請求項１の電界効果トランジスタでは、少なく
とも一つの電極が格子状であるので、この電極がその該
当領域の全面に形成されている構造に比べて、この電極
の面積が小さい。従って、格子状の電極を一方の電極と
する寄生容量素子の容量が小さい。
とも一つの電極が格子状であるので、この電極がその該
当領域の全面に形成されている構造に比べて、この電極
の面積が小さい。従って、格子状の電極を一方の電極と
する寄生容量素子の容量が小さい。
【００１２】請求項２の電界効果トランジスタでは、電
極の格子の幅が３μｍ以上であるので、この格子状の電
極を流れる電流の量とこの電極がその該当領域の全面に
形成されている構造においてこの格子状の部分を流れる
電流の量とが同等程度になり、電流の流れが阻害される
ことは殆どない。
極の格子の幅が３μｍ以上であるので、この格子状の電
極を流れる電流の量とこの電極がその該当領域の全面に
形成されている構造においてこの格子状の部分を流れる
電流の量とが同等程度になり、電流の流れが阻害される
ことは殆どない。
【００１３】
【実施例】以下、ＧａＡｓ ＭＥＳ ＦＥＴに適用した
本発明の一実施例を、図１〜３を参照しながら説明す
る。なお、図４、５に示した一従来例と対応する構成部
分には、同一の符号を付してある。
本発明の一実施例を、図１〜３を参照しながら説明す
る。なお、図４、５に示した一従来例と対応する構成部
分には、同一の符号を付してある。
【００１４】図１、２が本実施例を示しており、図３が
本実施例の製造工程を示している。本実施例を製造する
ためには、図３（ａ）に示す様に、基板１１上にＧａＡ
ｓ活性層１２が設けられているウェーハ１３のうちで、
活性層分離のために、ＧａＡｓ活性層１２と基板１１の
一部とをメサ型にエッチングする。そして、その上にＣ
ＶＤ法等でＳｉＯ2 膜２１を全面に形成する。
本実施例の製造工程を示している。本実施例を製造する
ためには、図３（ａ）に示す様に、基板１１上にＧａＡ
ｓ活性層１２が設けられているウェーハ１３のうちで、
活性層分離のために、ＧａＡｓ活性層１２と基板１１の
一部とをメサ型にエッチングする。そして、その上にＣ
ＶＤ法等でＳｉＯ2 膜２１を全面に形成する。
【００１５】次に、図３（ｂ）に示す様に、ＳｉＯ2 膜
２１上の全面にレジスト２２を塗布し、ソース電極及び
ドレイン電極の形成領域を、レジスト２２にフォトリソ
グラフィ法で格子状にパターニングする。そして、この
レジスト２２をマスクにして、ＳｉＯ2 膜２１をエッチ
ングする。
２１上の全面にレジスト２２を塗布し、ソース電極及び
ドレイン電極の形成領域を、レジスト２２にフォトリソ
グラフィ法で格子状にパターニングする。そして、この
レジスト２２をマスクにして、ＳｉＯ2 膜２１をエッチ
ングする。
【００１６】次に、オーム性電極として、ＡｕＧｅ／Ａ
ｕまたはＡｕＧｅ／Ｎｉ／Ａｕを、レジスト２２の側面
に付着させない様に方向性の強い蒸着法で、レジスト２
２及びＳｉＯ2 膜２１の上面に蒸着する。そして、レジ
スト２２を除去して、つまりリフトオフ法で、図３
（ｃ）に示す様に、幅Ｌ（図１）が３μｍ以上の格子状
のソース電極１６とドレイン電極１７とを形成する。
ｕまたはＡｕＧｅ／Ｎｉ／Ａｕを、レジスト２２の側面
に付着させない様に方向性の強い蒸着法で、レジスト２
２及びＳｉＯ2 膜２１の上面に蒸着する。そして、レジ
スト２２を除去して、つまりリフトオフ法で、図３
（ｃ）に示す様に、幅Ｌ（図１）が３μｍ以上の格子状
のソース電極１６とドレイン電極１７とを形成する。
【００１７】次に、図示してはいないが、再びレジスト
を全面に塗布し、ゲート電極とこのゲート電極に一体に
なっているゲートボンディング電極との形成領域を、フ
ォトリソグラフィ法でレジストにパターニングする。そ
して、このレジストをマスクにして、ＳｉＯ2 膜２１を
エッチングする。
を全面に塗布し、ゲート電極とこのゲート電極に一体に
なっているゲートボンディング電極との形成領域を、フ
ォトリソグラフィ法でレジストにパターニングする。そ
して、このレジストをマスクにして、ＳｉＯ2 膜２１を
エッチングする。
【００１８】その後、このレジスト及びＳｉＯ2 膜２１
の上面に例えばＡｌを蒸着する。そして、レジストを除
去して、つまりリフトオフ法で、図３（ｄ）に示す様な
ゲート電極１４と図４（ｂ）に示した様なゲートボンデ
ィング電極１５とを形成する。図１は、この状態の平面
図である。
の上面に例えばＡｌを蒸着する。そして、レジストを除
去して、つまりリフトオフ法で、図３（ｄ）に示す様な
ゲート電極１４と図４（ｂ）に示した様なゲートボンデ
ィング電極１５とを形成する。図１は、この状態の平面
図である。
【００１９】次に、図示してはいないが、再びレジスト
を全面に塗布し、このレジストのうちで格子状のソース
電極１６及びドレイン電極１７上の部分とこれらのソー
ス電極１６及びドレイン電極１７に囲まれているＳｉＯ
2 膜２１上の部分とを除去する様に、フォトリソグラフ
ィ法でレジストをパターニングする。
を全面に塗布し、このレジストのうちで格子状のソース
電極１６及びドレイン電極１７上の部分とこれらのソー
ス電極１６及びドレイン電極１７に囲まれているＳｉＯ
2 膜２１上の部分とを除去する様に、フォトリソグラフ
ィ法でレジストをパターニングする。
【００２０】その後、このレジスト及びＳｉＯ2 膜２１
の上面に例えばＴｉ／Ｐｔ／Ａｕを蒸着する。そして、
レジストを除去して、つまりリフトオフ法で、図２に示
す様に電極２３を形成して、この実施例を完成させる。
の上面に例えばＴｉ／Ｐｔ／Ａｕを蒸着する。そして、
レジストを除去して、つまりリフトオフ法で、図２に示
す様に電極２３を形成して、この実施例を完成させる。
【００２１】なお、格子状のソース電極１６及びドレイ
ン電極１７の幅Ｌを３μｍ以上としたのは、一般的に用
いられるＧａＡｓ活性層１２のキャリア密度（１０17〜
１０18ｃｍ-3）と厚さ（０．２〜０．３μｍ）との場
合、全電流の約９５％が電極の端部から３μｍの幅に集
中して流れるからである。
ン電極１７の幅Ｌを３μｍ以上としたのは、一般的に用
いられるＧａＡｓ活性層１２のキャリア密度（１０17〜
１０18ｃｍ-3）と厚さ（０．２〜０．３μｍ）との場
合、全電流の約９５％が電極の端部から３μｍの幅に集
中して流れるからである。
【００２２】以上の様にして製造した本実施例では、ソ
ース電極１６及びドレイン電極１７が格子状であるの
で、パッケージに実装した際に、パッケージ１８（図
５）または基板１１とソース電極１６及びドレイン電極
１７との間に生ずる寄生容量素子１９（図５）の容量が
小さい。
ース電極１６及びドレイン電極１７が格子状であるの
で、パッケージに実装した際に、パッケージ１８（図
５）または基板１１とソース電極１６及びドレイン電極
１７との間に生ずる寄生容量素子１９（図５）の容量が
小さい。
【００２３】特に、寄生容量素子１９が基板１１とソー
ス電極１６及びドレイン電極１７との間に生ずる場合の
容量を低減させる効果が大きい。従って、基板１１とし
てＳｉ等の導電性の基板を用いたＧａＡｓ ＭＥＳ Ｆ
ＥＴを作成することが可能である。
ス電極１６及びドレイン電極１７との間に生ずる場合の
容量を低減させる効果が大きい。従って、基板１１とし
てＳｉ等の導電性の基板を用いたＧａＡｓ ＭＥＳ Ｆ
ＥＴを作成することが可能である。
【００２４】なお、本実施例においてはソース電極１６
及びドレイン電極１７を格子状にしたが、ゲート電極１
４やゲートボンディング電極１５を格子状にすることも
可能である。また、本実施例はＧａＡｓ ＭＥＳ ＦＥ
Ｔに本発明を適用したものであるが、本発明はＭＯＳ
ＦＥＴやＨＥＭＴ等にも適用することができる。
及びドレイン電極１７を格子状にしたが、ゲート電極１
４やゲートボンディング電極１５を格子状にすることも
可能である。また、本実施例はＧａＡｓ ＭＥＳ ＦＥ
Ｔに本発明を適用したものであるが、本発明はＭＯＳ
ＦＥＴやＨＥＭＴ等にも適用することができる。
【００２５】
【発明の効果】請求項１の電界効果トランジスタでは、
格子状の電極を一方の電極とする寄生容量素子の容量が
小さいので、高周波動作が可能である。
格子状の電極を一方の電極とする寄生容量素子の容量が
小さいので、高周波動作が可能である。
【００２６】請求項２の電界効果トランジスタでは、電
流の流れが阻害されることは殆どないので、正常な動作
で高周波動作が可能である。
流の流れが阻害されることは殆どないので、正常な動作
で高周波動作が可能である。
【図１】製造過程にある本発明の一実施例の平面図であ
る。
る。
【図２】図１のＳ−Ｓ線に沿う部分における一実施例の
側断面図である。
側断面図である。
【図３】図１のＳ−Ｓ線に沿う部分における一実施例の
製造工程を順次に示す側断面図である。
製造工程を順次に示す側断面図である。
【図４】本発明の一従来例を示しており、（ａ）は
（ｂ）のＡ−Ａ線に沿う部分における側断面図、（ｂ）
は平面図である。
（ｂ）のＡ−Ａ線に沿う部分における側断面図、（ｂ）
は平面図である。
【図５】パッケージに実装した状態における一従来例の
側断面図である。
側断面図である。
１４ ゲート電極 １５ ゲートボンディング電極 １６ ソース電極 １７ ドレイン電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】請求項２の電界効果トランジスタでは、電
極の格子の幅が３μｍ以上であるので、この格子状の電
極をソース電極とドレイン電極に用いた場合でも両電極
間を流れる電流はこの電極がその該当領域の全面に形成
されている構造において流れる電流の量と同等程度にな
り、電流の流れが阻害されることは殆どない。
極の格子の幅が３μｍ以上であるので、この格子状の電
極をソース電極とドレイン電極に用いた場合でも両電極
間を流れる電流はこの電極がその該当領域の全面に形成
されている構造において流れる電流の量と同等程度にな
り、電流の流れが阻害されることは殆どない。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】次に、オーム性電極として、ＡｕＧｅ／Ａ
ｕまたはＡｕＧｅ／Ｎｉ／Ａｕを、レジスト２２の側面
に付着させない様に方向性の強い蒸着法で蒸着する。そ
して、レジスト２２を除去して、つまりリフトオフ法
で、図３（ｃ）に示す様に、幅Ｌ（図１）が３μｍ以上
の格子状のソース電極１６とドレイン電極１７とを形成
する。
ｕまたはＡｕＧｅ／Ｎｉ／Ａｕを、レジスト２２の側面
に付着させない様に方向性の強い蒸着法で蒸着する。そ
して、レジスト２２を除去して、つまりリフトオフ法
で、図３（ｃ）に示す様に、幅Ｌ（図１）が３μｍ以上
の格子状のソース電極１６とドレイン電極１７とを形成
する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】その後、例えばＡｌを蒸着する。そして、
レジストを除去して、つまりリフトオフ法で、図３
（ｄ）に示す様なゲート電極１４と図４（ｂ）に示した
様なゲートボンディング電極１５とを形成する。図１
は、この状態の平面図である。
レジストを除去して、つまりリフトオフ法で、図３
（ｄ）に示す様なゲート電極１４と図４（ｂ）に示した
様なゲートボンディング電極１５とを形成する。図１
は、この状態の平面図である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】その後、例えばＴｉ／Ｐｔ／Ａｕを蒸着す
る。そして、レジストを除去して、つまりリフトオフ法
で、図２に示す様に電極２３を形成して、この実施例を
完成させる。
る。そして、レジストを除去して、つまりリフトオフ法
で、図２に示す様に電極２３を形成して、この実施例を
完成させる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】なお、本実施例においてはソース電極１６
及びドレイン電極１７を格子状にしたが、ゲートボンデ
ィング電極１５を格子状にすることも可能である。ま
た、本実施例はＧａＡｓ ＭＥＳ ＦＥＴに本発明を適
用したものであるが、本発明はＭＯＳ ＦＥＴやＨＥＭ
Ｔ等にも適用することができる。
及びドレイン電極１７を格子状にしたが、ゲートボンデ
ィング電極１５を格子状にすることも可能である。ま
た、本実施例はＧａＡｓ ＭＥＳ ＦＥＴに本発明を適
用したものであるが、本発明はＭＯＳ ＦＥＴやＨＥＭ
Ｔ等にも適用することができる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 立川 昭義 川崎市中原区井田1618番地 新日本製鐵株 式会社先端技術研究所内
Claims (2)
- 【請求項１】 ゲート電極とこのゲート電極に一体にな
っているゲートボンディング電極とソース電極とドレイ
ン電極とのうちの少なくとも一つが格子状である電界効
果トランジスタ。 - 【請求項２】 前記格子の幅が３μｍ以上である請求項
１記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2626592A JPH05190574A (ja) | 1992-01-17 | 1992-01-17 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2626592A JPH05190574A (ja) | 1992-01-17 | 1992-01-17 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190574A true JPH05190574A (ja) | 1993-07-30 |
Family
ID=12188441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2626592A Withdrawn JPH05190574A (ja) | 1992-01-17 | 1992-01-17 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190574A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8507919B2 (en) | 2010-03-26 | 2013-08-13 | Renesas Electronics Corporation | Field-effect transistor |
| WO2014073295A1 (ja) * | 2012-11-09 | 2014-05-15 | シャープ株式会社 | 電界効果トランジスタ |
| US9166009B2 (en) | 2011-04-25 | 2015-10-20 | Renesas Electronics Corporation | Semiconductor apparatus and method for making semiconductor apparatus |
| JP2022147859A (ja) * | 2021-03-23 | 2022-10-06 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-01-17 JP JP2626592A patent/JPH05190574A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8507919B2 (en) | 2010-03-26 | 2013-08-13 | Renesas Electronics Corporation | Field-effect transistor |
| US9166009B2 (en) | 2011-04-25 | 2015-10-20 | Renesas Electronics Corporation | Semiconductor apparatus and method for making semiconductor apparatus |
| WO2014073295A1 (ja) * | 2012-11-09 | 2014-05-15 | シャープ株式会社 | 電界効果トランジスタ |
| JP2022147859A (ja) * | 2021-03-23 | 2022-10-06 | 株式会社東芝 | 半導体装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |