JPH05190573A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05190573A JPH05190573A JP283192A JP283192A JPH05190573A JP H05190573 A JPH05190573 A JP H05190573A JP 283192 A JP283192 A JP 283192A JP 283192 A JP283192 A JP 283192A JP H05190573 A JPH05190573 A JP H05190573A
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Abstract
(57)【要約】
【目的】 化合物半導体を用いた電界効果トランジスタ
およびその製造方法に関し，ゲート電極と半導体層との
接着強度を高めて，製造工程中におけるゲート電極の剥
離や変形を防止する。 【構成】 III −Ｖ族化合物元素から成り，ソース電極
１４，ドレイン電極１５，ソース−ドレイン間の動作領
域１２，および動作領域１２上に設けられたゲート電極
１６を有する化合物半導体を用いた電界効果トランジス
タの動作領域１２の中に，動作領域１２の不純物濃度よ
り低い不純物濃度を有する分離領域１３が島状に設けら
れている。この分離領域１３上へ，ゲート電極１６から
ゲート張り出し部１７が延びている。分離領域１３は，
半絶縁性化合物半導体基板上に一導電型の化合物半導
体層が成長された基板を用い，メサエッチングによって
形成する，動作領域の所定部分に，イオンを注入する
ことによって形成する。
およびその製造方法に関し，ゲート電極と半導体層との
接着強度を高めて，製造工程中におけるゲート電極の剥
離や変形を防止する。 【構成】 III −Ｖ族化合物元素から成り，ソース電極
１４，ドレイン電極１５，ソース−ドレイン間の動作領
域１２，および動作領域１２上に設けられたゲート電極
１６を有する化合物半導体を用いた電界効果トランジス
タの動作領域１２の中に，動作領域１２の不純物濃度よ
り低い不純物濃度を有する分離領域１３が島状に設けら
れている。この分離領域１３上へ，ゲート電極１６から
ゲート張り出し部１７が延びている。分離領域１３は，
半絶縁性化合物半導体基板上に一導電型の化合物半導
体層が成長された基板を用い，メサエッチングによって
形成する，動作領域の所定部分に，イオンを注入する
ことによって形成する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置およびその
製造方法，特に化合物半導体を用いた電界効果トランジ
スタおよびその製造方法に関する。
製造方法，特に化合物半導体を用いた電界効果トランジ
スタおよびその製造方法に関する。
【０００２】III −Ｖ族化合物半導体を用いた電界効果
トランジスタは，シリコンを用いたトランジスタに比べ
電子の走行速度が高いので，より高い周波数あるいはよ
り高速での動作が可能である。このため，近年，衛星放
送の受信機やスーパーコンピュータなどに応用されてい
る。
トランジスタは，シリコンを用いたトランジスタに比べ
電子の走行速度が高いので，より高い周波数あるいはよ
り高速での動作が可能である。このため，近年，衛星放
送の受信機やスーパーコンピュータなどに応用されてい
る。
【０００３】
【従来の技術】一般に，電界効果トランジスタの動作速
度は，ゲート電極直下を通過するキャリアの速度で決ま
る。したがって，高速化を追究すると必然的にゲート電
極が短縮することとなる。
度は，ゲート電極直下を通過するキャリアの速度で決ま
る。したがって，高速化を追究すると必然的にゲート電
極が短縮することとなる。
【０００４】ゲート電極の断面形状は，入力抵抗損失を
防止するために，半導体層と接する部分より上部が太く
なったＴ字型あるいはマッシュルーム型が採用されてい
る。また，全ゲート幅は，回路への整合と所定の電力を
得るために，２００〜４００μｍである。さらに，ゲー
ト電極は，入力信号の位相遅れを軽減するために，５０
〜１００μｍ単位で分割され，それぞれに給電点が設け
られている。
防止するために，半導体層と接する部分より上部が太く
なったＴ字型あるいはマッシュルーム型が採用されてい
る。また，全ゲート幅は，回路への整合と所定の電力を
得るために，２００〜４００μｍである。さらに，ゲー
ト電極は，入力信号の位相遅れを軽減するために，５０
〜１００μｍ単位で分割され，それぞれに給電点が設け
られている。
【０００５】以下，従来の化合物半導体を用いた電界効
果トランジスタの製造方法を工程順に説明する。 ［工程１，図４］半絶縁性ＧａＡｓ基板２１上に成長さ
れたｎ型ＧａＡｓ層２２に，所定の動作領域を形成する
ためのレジストパターンをフォトリソグラフィ技術によ
って焼き付ける。
果トランジスタの製造方法を工程順に説明する。 ［工程１，図４］半絶縁性ＧａＡｓ基板２１上に成長さ
れたｎ型ＧａＡｓ層２２に，所定の動作領域を形成する
ためのレジストパターンをフォトリソグラフィ技術によ
って焼き付ける。
【０００６】レジストをマスクとする化学薬品によるメ
サエッチング，またはレジストをマスクとする酸素イオ
ン（Ｏ+ ），ホウ素イオン（Ｂ+ ），アルゴンイオン
（Ａｒ + ）等のイオン注入により素子間分離を行い，動
作領域２２ａおよび２２ｂを形成する。
サエッチング，またはレジストをマスクとする酸素イオ
ン（Ｏ+ ），ホウ素イオン（Ｂ+ ），アルゴンイオン
（Ａｒ + ）等のイオン注入により素子間分離を行い，動
作領域２２ａおよび２２ｂを形成する。
【０００７】レジストを剥離する。 ［工程２，図５］全面にレジストを塗布した後，フォト
リソグラフィ技術によってソース電極およびドレイン電
極の形状にレジストを開口する。
リソグラフィ技術によってソース電極およびドレイン電
極の形状にレジストを開口する。
【０００８】全面にＡｕＧａ／Ｎｉ／Ａｕを蒸着した
後，不要な金属をリフトオフ法によって取り除いて，ソ
ース電極２３ａ，２３ｂ，およびドレイン電極２４ａ，
２４ｂを形成する。
後，不要な金属をリフトオフ法によって取り除いて，ソ
ース電極２３ａ，２３ｂ，およびドレイン電極２４ａ，
２４ｂを形成する。
【０００９】［工程３，図６］多層レジスト描画技術に
よりゲート電極の形状にレジストパターンを焼き付け
る。
よりゲート電極の形状にレジストパターンを焼き付け
る。
【００１０】全面にＡｌを蒸着した後，リフトオフ法に
より不要な金属を取り除いて，Ｔ字型あるいはマッシュ
ルーム型のゲート電極２５ａ，２５ｂを形成する。
より不要な金属を取り除いて，Ｔ字型あるいはマッシュ
ルーム型のゲート電極２５ａ，２５ｂを形成する。
【００１１】
【発明が解決しようとする課題】図７はゲート電極の断
面拡大図である。同図に示すように，ゲート電極２５
は，その断面形状がＴ字型あるいはマッシュルーム型を
しており，動作領域であるｎ−ＧａＡｓ層２２と接する
部分２６の面積が小さく，上部の面積が大きくなってい
る。
面拡大図である。同図に示すように，ゲート電極２５
は，その断面形状がＴ字型あるいはマッシュルーム型を
しており，動作領域であるｎ−ＧａＡｓ層２２と接する
部分２６の面積が小さく，上部の面積が大きくなってい
る。
【００１２】このようなＴ字型あるいはマッシュルーム
型の構造においては，ゲート長が０．５μｍ以下になる
と，半導体層と接する金属の面積が極度に小さいこと
や，半導体層と金属との界面に生じる応力により，リフ
トオフの際やその後の工程において，ゲート電極が剥離
したり，変形したりする障害が多発し，製造歩留まりが
著しく低下する，という問題があった。
型の構造においては，ゲート長が０．５μｍ以下になる
と，半導体層と接する金属の面積が極度に小さいこと
や，半導体層と金属との界面に生じる応力により，リフ
トオフの際やその後の工程において，ゲート電極が剥離
したり，変形したりする障害が多発し，製造歩留まりが
著しく低下する，という問題があった。
【００１３】本発明は，上記の問題点を解決して，ゲー
ト電極と半導体層との接着強度を高めて，製造工程中に
おけるゲート電極の剥離や変形を防止することのできる
半導体装置およびその製造方法，特に化合物半導体を用
いた電界効果トランジスタおよびその製造方法を提供す
ることを目的とする。
ト電極と半導体層との接着強度を高めて，製造工程中に
おけるゲート電極の剥離や変形を防止することのできる
半導体装置およびその製造方法，特に化合物半導体を用
いた電界効果トランジスタおよびその製造方法を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明は，III −Ｖ族化合物元素から成り，ソー
ス，ドレイン，ソース−ドレイン間の動作領域，および
動作領域上に設けられたゲート電極を有する化合物半導
体を用いた電界効果トランジスタであって，動作領域の
中に島状に設けられ，該動作領域の不純物濃度より低い
不純物濃度を有する分離領域と，動作領域から分離領域
に延在するゲート電極から，分離領域上へ延びたゲート
張り出し部とを含むように構成する。
めに，本発明は，III −Ｖ族化合物元素から成り，ソー
ス，ドレイン，ソース−ドレイン間の動作領域，および
動作領域上に設けられたゲート電極を有する化合物半導
体を用いた電界効果トランジスタであって，動作領域の
中に島状に設けられ，該動作領域の不純物濃度より低い
不純物濃度を有する分離領域と，動作領域から分離領域
に延在するゲート電極から，分離領域上へ延びたゲート
張り出し部とを含むように構成する。
【００１５】
【作用】本発明では，ゲート電極に，長手方向に対して
垂直に，部分的に延ばしたゲート張り出し部を設けてい
る。その結果，ゲート張り出し部が橋桁の役目を果たす
ので，半導体層とゲート電極との接着強度が著しく高め
られる。したがって，本発明によれば，製造工程中にお
けるゲート電極の剥離や変形を防止することが可能にな
るので，製造歩留まりが向上する。
垂直に，部分的に延ばしたゲート張り出し部を設けてい
る。その結果，ゲート張り出し部が橋桁の役目を果たす
ので，半導体層とゲート電極との接着強度が著しく高め
られる。したがって，本発明によれば，製造工程中にお
けるゲート電極の剥離や変形を防止することが可能にな
るので，製造歩留まりが向上する。
【００１６】また，ゲート張り出し部の下は，動作領域
の不純物濃度の２分の１以下の不純物濃度を有する分離
領域にしてあるので，電界効果トランジスタの動作特性
に影響を与えることが無い。さらに，寄生容量を無視し
得るほど小さく抑えることができる。
の不純物濃度の２分の１以下の不純物濃度を有する分離
領域にしてあるので，電界効果トランジスタの動作特性
に影響を与えることが無い。さらに，寄生容量を無視し
得るほど小さく抑えることができる。
【００１７】
【実施例】以下，本発明の一実施例を工程順に説明す
る。 ［工程１，図１］電子濃度５×１０16ｃｍ-3以下の半絶
縁性ＧａＡｓ基板１１上に成長された電子濃度１×１０
17ｃｍ-3以上のｎ型ＧａＡｓ層１２に，動作領域および
分離領域（５μｍ角）を形成するためのレジストパター
ンをフォトリソグラフィ技術によって焼き付ける。
る。 ［工程１，図１］電子濃度５×１０16ｃｍ-3以下の半絶
縁性ＧａＡｓ基板１１上に成長された電子濃度１×１０
17ｃｍ-3以上のｎ型ＧａＡｓ層１２に，動作領域および
分離領域（５μｍ角）を形成するためのレジストパター
ンをフォトリソグラフィ技術によって焼き付ける。
【００１８】レジストをマスクとする化学薬品によるメ
サエッチング，またはレジストをマスクとする酸素イオ
ン（Ｏ+ ），ホウ素イオン（Ｂ+ ），アルゴンイオン
（Ａｒ + ）等のイオン注入により素子間分離を行い，動
作領域１２ａ，１２ｂ，および分離領域１３ａ，１３ｂ
を形成する。酸素イオン（Ｏ+ ）およびホウ素イオン
（Ｂ+ ）の場合には，加速エネルギー１６０ｋｅＶ，ド
ーズ量４×１０12ｃｍ-2，アルゴンイオン（Ａｒ+ ）の
場合には，加速エネルギー１８０ｋｅＶ，ドーズ量４×
１０12ｃｍ-2で分離領域１３ａ，１３ｂは，電子濃度が
５×１０14ｃｍ-3以下の高抵抗層となる。
サエッチング，またはレジストをマスクとする酸素イオ
ン（Ｏ+ ），ホウ素イオン（Ｂ+ ），アルゴンイオン
（Ａｒ + ）等のイオン注入により素子間分離を行い，動
作領域１２ａ，１２ｂ，および分離領域１３ａ，１３ｂ
を形成する。酸素イオン（Ｏ+ ）およびホウ素イオン
（Ｂ+ ）の場合には，加速エネルギー１６０ｋｅＶ，ド
ーズ量４×１０12ｃｍ-2，アルゴンイオン（Ａｒ+ ）の
場合には，加速エネルギー１８０ｋｅＶ，ドーズ量４×
１０12ｃｍ-2で分離領域１３ａ，１３ｂは，電子濃度が
５×１０14ｃｍ-3以下の高抵抗層となる。
【００１９】レジストを剥離する。 ［工程２，図２］全面にレジストを塗布した後，フォト
リソグラフィ技術によってソース電極およびドレイン電
極の形状にレジストを開口する。
リソグラフィ技術によってソース電極およびドレイン電
極の形状にレジストを開口する。
【００２０】全面にＡｕＧａ／Ｎｉ／Ａｕを蒸着した
後，不要な金属をリフトオフ法によって取り除いて，ソ
ース電極１４ａ，１４ｂ，およびドレイン電極１５ａ，
１５ｂを形成する。
後，不要な金属をリフトオフ法によって取り除いて，ソ
ース電極１４ａ，１４ｂ，およびドレイン電極１５ａ，
１５ｂを形成する。
【００２１】［工程３，図３］多層レジスト描画技術に
よりゲート電極の形状にレジストパターンを焼き付け
る。
よりゲート電極の形状にレジストパターンを焼き付け
る。
【００２２】全面にＡｌを蒸着した後，リフトオフ法に
より不要な金属を取り除いて，Ｔ字型あるいはマッシュ
ルーム型のゲート電極１６ａ，１６ｂを形成する。同時
に，分離領域１３ａ，１３ｂ上へ延びた２μｍ角のゲー
ト張り出し部１７ａ，１７ｂ，１７ｃ，１７ｄが形成さ
れる。
より不要な金属を取り除いて，Ｔ字型あるいはマッシュ
ルーム型のゲート電極１６ａ，１６ｂを形成する。同時
に，分離領域１３ａ，１３ｂ上へ延びた２μｍ角のゲー
ト張り出し部１７ａ，１７ｂ，１７ｃ，１７ｄが形成さ
れる。
【００２３】以上の各工程を経て，本発明に係る半導体
装置が完成する。本発明の効果を確認するために，ゲー
ト長＝０．１μｍ，単位ゲート幅＝１００μｍ，全ゲー
ト幅＝４００μｍ，ゲート張り出し部＝２μｍ角（単位
ゲートの中点に１個所上下に形成）のＡｌゲート電極を
蒸着した後，出力１００Ｗの超音波浴槽内に浸漬して１
０分間のリフトオフ処理を施したところ，Ａｌゲート電
極の剥離も変形も皆無であった。
装置が完成する。本発明の効果を確認するために，ゲー
ト長＝０．１μｍ，単位ゲート幅＝１００μｍ，全ゲー
ト幅＝４００μｍ，ゲート張り出し部＝２μｍ角（単位
ゲートの中点に１個所上下に形成）のＡｌゲート電極を
蒸着した後，出力１００Ｗの超音波浴槽内に浸漬して１
０分間のリフトオフ処理を施したところ，Ａｌゲート電
極の剥離も変形も皆無であった。
【００２４】以上に述べた実施例はＭＥＳＦＥＴと呼ば
れるものであるが，ＨＥＭＴや，同一チップ内に単位ゲ
ートが１００本以上も配列される高出力ＦＥＴにおいて
は，本発明の効果は，さらに大きなものとなる。
れるものであるが，ＨＥＭＴや，同一チップ内に単位ゲ
ートが１００本以上も配列される高出力ＦＥＴにおいて
は，本発明の効果は，さらに大きなものとなる。
【００２５】また，本発明の主眼であるゲート張り出し
部の設置に伴う寄生容量の増大分は，１２ＧＨｚの測定
周波数において全動作領域の容量の１％以下（測定誤差
の範囲内）であり，素子性能の上からは無視できる程度
のものである。
部の設置に伴う寄生容量の増大分は，１２ＧＨｚの測定
周波数において全動作領域の容量の１％以下（測定誤差
の範囲内）であり，素子性能の上からは無視できる程度
のものである。
【００２６】
【発明の効果】本発明によれば，ゲート電極と半導体層
との接着強度を高めて，製造工程中におけるゲート電極
の剥離や変形を防止することが可能になるので，化合物
半導体を用いた電界効果トランジスタの製造歩留まりを
向上させることかできる。
との接着強度を高めて，製造工程中におけるゲート電極
の剥離や変形を防止することが可能になるので，化合物
半導体を用いた電界効果トランジスタの製造歩留まりを
向上させることかできる。
【図１】本発明の一実施例の工程１を示す図である。
【図２】本発明の一実施例の工程２を示す図である。
【図３】本発明の一実施例の工程３を示す図である。
【図４】従来例の工程１を示す図である。
【図５】従来例の工程２を示す図である。
【図６】従来例の工程３を示す図である。
【図７】ゲート電極の断面拡大図である。
１１ 半絶縁性ＧａＡｓ基板 １２ ｎ−ＧａＡｓ層（動作領域） １３ 分離領域 １４ ソース電極 １５ ドレイン電極 １６ ゲート電極 １７ ゲート張り出し部
Claims (3)
- 【請求項１】 III −Ｖ族化合物元素から成り，ソー
ス，ドレイン，ソース−ドレイン間の動作領域，および
動作領域上に設けられたゲート電極を有する化合物半導
体を用いた電界効果トランジスタであって， 動作領域の中に島状に設けられ，該動作領域の不純物濃
度より低い不純物濃度を有する分離領域と， 動作領域から分離領域に延在するゲート電極から，分離
領域上へ延びたゲート張り出し部とを含むことを特徴と
する半導体装置。 - 【請求項２】 請求項１記載の半導体装置の製造方法で
あって， 半絶縁性化合物半導体基板上に一導電型の化合物半導体
層が成長された基板を用い，メサエッチングによって分
離領域を形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項１記載の半導体装置の製造方法で
あって， 動作領域の所定部分に，イオンを注入することによって
分離領域を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP283192A JPH05190573A (ja) | 1992-01-10 | 1992-01-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP283192A JPH05190573A (ja) | 1992-01-10 | 1992-01-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190573A true JPH05190573A (ja) | 1993-07-30 |
Family
ID=11540370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP283192A Pending JPH05190573A (ja) | 1992-01-10 | 1992-01-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190573A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392278B1 (en) | 1999-06-28 | 2002-05-21 | Nec Corporation | Fet having a reliable gate electrode |
| US10593808B2 (en) | 2017-09-01 | 2020-03-17 | Samsung Display Co., Ltd. | Thin film transistor and display device including the same |
-
1992
- 1992-01-10 JP JP283192A patent/JPH05190573A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392278B1 (en) | 1999-06-28 | 2002-05-21 | Nec Corporation | Fet having a reliable gate electrode |
| US10593808B2 (en) | 2017-09-01 | 2020-03-17 | Samsung Display Co., Ltd. | Thin film transistor and display device including the same |
| US11309429B2 (en) | 2017-09-01 | 2022-04-19 | Samsung Display Co., Ltd. | Thin film transistor and display device including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000711 |