JP3067135B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3067135B2 JP3067135B2 JP1167492A JP16749289A JP3067135B2 JP 3067135 B2 JP3067135 B2 JP 3067135B2 JP 1167492 A JP1167492 A JP 1167492A JP 16749289 A JP16749289 A JP 16749289A JP 3067135 B2 JP3067135 B2 JP 3067135B2
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- metal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、酸線形成技術に関し、特に、VIII族或はI
b族の金属又はこの金属を主成分とした化合物を配線材
料とする配線形成技術に適用して有効な技術に関するも
のである。
b族の金属又はこの金属を主成分とした化合物を配線材
料とする配線形成技術に適用して有効な技術に関するも
のである。
GaAs（ガリウム・ヒ素）からなる半絶縁性基板の主面
にMESFETを集積した所謂GaAsICの開発が行われている。
このGaAsICはSiICに比べて電子の移動度が大きいので高
速性に優れている。
にMESFETを集積した所謂GaAsICの開発が行われている。
このGaAsICはSiICに比べて電子の移動度が大きいので高
速性に優れている。
GaAsICはMESFET間を接続する配線がAu又はAuを主体と
して形成されている。MESFETのソ−ス電極、ドレイン電
極には一般的にAuGeが使用されており、前記配線は前記
電極に対してオ−ミック接続するためにAuで形成されて
いる。また、前記電極はMESFETのソ−ス領域、ドレイン
領域（GaAs）に対してオ−ミック接続するためにAuGeで
形成されている。なお、この種のGaAsICについては、例
えば、PROCEEDINGS OF THE IEEE,VOL76,NO.7,JULY（198
8）,pp792〜815,“Making GaAs Integrated Circuits"
に記載されている。
して形成されている。MESFETのソ−ス電極、ドレイン電
極には一般的にAuGeが使用されており、前記配線は前記
電極に対してオ−ミック接続するためにAuで形成されて
いる。また、前記電極はMESFETのソ−ス領域、ドレイン
領域（GaAs）に対してオ−ミック接続するためにAuGeで
形成されている。なお、この種のGaAsICについては、例
えば、PROCEEDINGS OF THE IEEE,VOL76,NO.7,JULY（198
8）,pp792〜815,“Making GaAs Integrated Circuits"
に記載されている。
本発明者が開発中のGaAsICのAu配線は、公知技術では
ないが、第３図及び第４図（各製造工程毎に示す要部断
面図）に示す、以下の形成方法により形成されている。
ないが、第３図及び第４図（各製造工程毎に示す要部断
面図）に示す、以下の形成方法により形成されている。
まず、第３図に示すように、MESFET等の素子を覆う層
間絶縁膜（下地絶縁膜）１上に配線２を形成する。この
配線２は層間絶縁膜１の表面からMo膜2A、Au膜2B、Mo膜
2Cの夫々を順次積層した３層構造の積層膜で構成され
る。配線２の下層のMo膜2Aは層間絶縁膜１とAu膜2Bとの
接着性を高める目的で形成される。上層のMo膜2Cはその
上層の層間絶縁膜（３）とAu膜2Bとの接着性を高める目
的で形成される。Au膜2Bは、配線２の主体として構成さ
れ、例えば１［μｍ］程度の膜厚で形成される。
間絶縁膜（下地絶縁膜）１上に配線２を形成する。この
配線２は層間絶縁膜１の表面からMo膜2A、Au膜2B、Mo膜
2Cの夫々を順次積層した３層構造の積層膜で構成され
る。配線２の下層のMo膜2Aは層間絶縁膜１とAu膜2Bとの
接着性を高める目的で形成される。上層のMo膜2Cはその
上層の層間絶縁膜（３）とAu膜2Bとの接着性を高める目
的で形成される。Au膜2Bは、配線２の主体として構成さ
れ、例えば１［μｍ］程度の膜厚で形成される。
この配線２の加工（パタ−ンニング）はエッチングマ
スク５を用いてエッチングを施すことで行われる。エッ
チングマスク５は、フォトリソグラフィ技術で形成され
たフォトレジスト膜（感光性樹脂膜）を使用し、例えば
1.0〜2.0［μｍ］程度の膜厚で形成される。配線２の下
層のMo膜2A、上層のMo膜2Cの夫々は反応性イオンエッチ
ング（RIE）を用いて加工される。これに対して、Au膜2
Bは、化学的反応性に乏しいために、イオンミリング法
等のスパッタエッチングを用いて加工される。この配線
２のAu膜2Bの加工に際して、同第３図に示すように、ス
パッタエッチングによりエッチングマスク５の側壁にAu
及びMoの再付着層2Dが生成される。
スク５を用いてエッチングを施すことで行われる。エッ
チングマスク５は、フォトリソグラフィ技術で形成され
たフォトレジスト膜（感光性樹脂膜）を使用し、例えば
1.0〜2.0［μｍ］程度の膜厚で形成される。配線２の下
層のMo膜2A、上層のMo膜2Cの夫々は反応性イオンエッチ
ング（RIE）を用いて加工される。これに対して、Au膜2
Bは、化学的反応性に乏しいために、イオンミリング法
等のスパッタエッチングを用いて加工される。この配線
２のAu膜2Bの加工に際して、同第３図に示すように、ス
パッタエッチングによりエッチングマスク５の側壁にAu
及びMoの再付着層2Dが生成される。
前記再付着層2Dは、第４図に示すように、エッチング
マスク５を除去すると突起物（バリ）2dになる。この突
起物2dは、エッチングマスク５の膜厚に対応したサイズ
で生成され、配線２からその高さ方向に約0.3〜1.5［μ
ｍ］程度のサイズで生成される。
マスク５を除去すると突起物（バリ）2dになる。この突
起物2dは、エッチングマスク５の膜厚に対応したサイズ
で生成され、配線２からその高さ方向に約0.3〜1.5［μ
ｍ］程度のサイズで生成される。
前述のGaAsICの配線２に形成された突起物2dは、第５
図（要部断面図）に示すように、配線２上の層間絶縁膜
３の堆積時等に変形され、同一層の配線２間に短絡を生
じる。また、層間絶縁膜３上に上層の配線４を設けた２
層配線構造の場合において、下層の配線２の突起物2d
は、層間絶縁膜３をつき破り、下層の配線２と上層の配
線４との間に短絡を生じる。上層の配線４は、例えば下
層の配線２と同様に、Mo膜4A、Au膜4B、Mo膜4Cの夫々を
順次積層した３層構造の積層膜で形成される。このた
め、GaAsICの電気的信頼性が低下するという問題点があ
った。
図（要部断面図）に示すように、配線２上の層間絶縁膜
３の堆積時等に変形され、同一層の配線２間に短絡を生
じる。また、層間絶縁膜３上に上層の配線４を設けた２
層配線構造の場合において、下層の配線２の突起物2d
は、層間絶縁膜３をつき破り、下層の配線２と上層の配
線４との間に短絡を生じる。上層の配線４は、例えば下
層の配線２と同様に、Mo膜4A、Au膜4B、Mo膜4Cの夫々を
順次積層した３層構造の積層膜で形成される。このた
め、GaAsICの電気的信頼性が低下するという問題点があ
った。
本発明の目的は、前述の配線形成技術において、配線
間の短絡を防止し、電気的信頼性を向上することが可能
な技術を提供することにある。
間の短絡を防止し、電気的信頼性を向上することが可能
な技術を提供することにある。
本発明の目的は、配線に生じる突起物（バリ）を縮小
化し、前記目的を達成することが可能な技術を提供する
ことにある。
化し、前記目的を達成することが可能な技術を提供する
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
配線形成技術において、前記基板上の下地絶縁膜上の
全面に、IV a族、V a族或はVI a族の金属又はこの金属
を主成分とした化合物で形成された第１金属膜、VIII族
或はI b族の金属又はこの金属を主成分とした化合物で
形成された第２金属膜の夫々を順次積層する工程と、該
第２金属膜上に、配線に対応したパターンの酸化珪素か
らなるマスクを形成する工程と、該マスクを用い、それ
以外の領域の第２金属膜及び第１金属膜をエッチング
し、残存する第１金属膜及び第２金属膜で形成された配
線を形成する工程とを備える。前記配線の第１金属膜の
IV a族の金属はTi、V a族の金属はTa、VI a族の金属はC
r、Mo、Ｗである。配線の第２金属膜のVIII族の金属はP
t、Ni、I b族の金属はAu、Cuである。
全面に、IV a族、V a族或はVI a族の金属又はこの金属
を主成分とした化合物で形成された第１金属膜、VIII族
或はI b族の金属又はこの金属を主成分とした化合物で
形成された第２金属膜の夫々を順次積層する工程と、該
第２金属膜上に、配線に対応したパターンの酸化珪素か
らなるマスクを形成する工程と、該マスクを用い、それ
以外の領域の第２金属膜及び第１金属膜をエッチング
し、残存する第１金属膜及び第２金属膜で形成された配
線を形成する工程とを備える。前記配線の第１金属膜の
IV a族の金属はTi、V a族の金属はTa、VI a族の金属はC
r、Mo、Ｗである。配線の第２金属膜のVIII族の金属はP
t、Ni、I b族の金属はAu、Cuである。
上述した手段によれば、第２金属膜のスパッタエッチ
ングによって、酸化珪素マスクも削られるので、マスク
への金属の付着による突起物（バリ）も同時に削られ、
配線に生じる突起物を縮小することができるので、前記
第２金属膜の物理的エッチングの際に積層マスクの側壁
に付着する突起物（バリ）の高さ方向のサイズを小さく
することができる。したがって、前記突起物に基づく、
同一配線間の短絡、異なる配線間の短絡を防止すること
ができるので、配線形成技術の電気的信頼性を向上する
ことができる。
ングによって、酸化珪素マスクも削られるので、マスク
への金属の付着による突起物（バリ）も同時に削られ、
配線に生じる突起物を縮小することができるので、前記
第２金属膜の物理的エッチングの際に積層マスクの側壁
に付着する突起物（バリ）の高さ方向のサイズを小さく
することができる。したがって、前記突起物に基づく、
同一配線間の短絡、異なる配線間の短絡を防止すること
ができるので、配線形成技術の電気的信頼性を向上する
ことができる。
以下、本発明の構成について、GaAsICの配線形成技術
に本発明を適用した一実施例とともに説明する。
に本発明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
（実施例Ｉ） 本発明の実施例ＩであるGaAsICの構成を第１図（要部
断面図）で示す。
断面図）で示す。
第１図に示すように、GaAsICはGaAs基板からなる半絶
縁性基板10の主面にMESFETQ等の素子を集積化し構成さ
れる。
縁性基板10の主面にMESFETQ等の素子を集積化し構成さ
れる。
MESFETQはｎ型半導体領域11、一対のn+型半導体領域1
2及びゲ−ト電極13で構成される。ｎ型半導体領域11は
チャネル形成領域を構成する。一対のn+型半導体領域12
はソ−ス領域及びドレイン領域を構成する。ゲ−ト電極
13は、例えばＷ、WSix等の金属で形成される。
2及びゲ−ト電極13で構成される。ｎ型半導体領域11は
チャネル形成領域を構成する。一対のn+型半導体領域12
はソ−ス領域及びドレイン領域を構成する。ゲ−ト電極
13は、例えばＷ、WSix等の金属で形成される。
このMESFETQのソ−ス領域であるn+型半導体領域12の
主面上にはソ−ス電極14、ドレイン領域であるn+型半導
体領域12の主面上にはドレイン電極14の夫々が設けられ
る。ソ−ス電極14、ドレイン電極14の夫々は例えばn+型
半導体領域12の表面側からAuGe膜14A、Ni膜14B、Au膜14
Cの夫々を順次積層した３層構造の積層膜で構成され
る。ソ−ス電極14、ドレイン電極14の夫々の下層のAuGe
膜14Aは主にn+型半導体領域12とオ−ミック接続する目
的で構成される。上層のAu膜14Cはソ−ス電極14、ドレ
イン電極14の夫々に接続される第１層目配線（17）とオ
−ミック接続する目的で構成される。
主面上にはソ−ス電極14、ドレイン領域であるn+型半導
体領域12の主面上にはドレイン電極14の夫々が設けられ
る。ソ−ス電極14、ドレイン電極14の夫々は例えばn+型
半導体領域12の表面側からAuGe膜14A、Ni膜14B、Au膜14
Cの夫々を順次積層した３層構造の積層膜で構成され
る。ソ−ス電極14、ドレイン電極14の夫々の下層のAuGe
膜14Aは主にn+型半導体領域12とオ−ミック接続する目
的で構成される。上層のAu膜14Cはソ−ス電極14、ドレ
イン電極14の夫々に接続される第１層目配線（17）とオ
−ミック接続する目的で構成される。
前記ソ−ス電極14、ドレイン電極14の夫々は、層間絶
縁膜（下地絶縁膜）15に形成された接続孔16を通して、
前記層間絶縁膜15上を延在する第１層目配線17に接続さ
れる。層間絶縁膜15は例えば酸化珪素膜を主体として構
成される。
縁膜（下地絶縁膜）15に形成された接続孔16を通して、
前記層間絶縁膜15上を延在する第１層目配線17に接続さ
れる。層間絶縁膜15は例えば酸化珪素膜を主体として構
成される。
前記第１層目配線17は層間絶縁膜15の表面側からMo膜
17A、Au膜17B、Mo膜17Cの夫々を順次積層した３層構造
の積層膜で構成される。配線17の下層のMo膜17Aはその
下地の層間絶縁膜15との接着性を高める目的で構成され
る。上層のMo膜17のその上層の層間絶縁膜（18）との接
着性を高める目的で構成される。中間層のAu膜17Bは配
線17の主体として構成される。配線17は、ソ−ス電極1
4、ドレイン電極14の夫々と合金化された場合において
も、オ−ミックな接続ができるように特に中間層をAu膜
17Bで形成する。
17A、Au膜17B、Mo膜17Cの夫々を順次積層した３層構造
の積層膜で構成される。配線17の下層のMo膜17Aはその
下地の層間絶縁膜15との接着性を高める目的で構成され
る。上層のMo膜17のその上層の層間絶縁膜（18）との接
着性を高める目的で構成される。中間層のAu膜17Bは配
線17の主体として構成される。配線17は、ソ−ス電極1
4、ドレイン電極14の夫々と合金化された場合において
も、オ−ミックな接続ができるように特に中間層をAu膜
17Bで形成する。
また、前記配線17C下層、上層の夫々は他の金属材料
で形成することができる。例えば、下層、上層の夫々は
IV a族のTi、V a族のTa、VI a族の前記Mo以外のCr或は
Ｗ、又はこれら金属の化合物例えばTiWで形成できる。
で形成することができる。例えば、下層、上層の夫々は
IV a族のTi、V a族のTa、VI a族の前記Mo以外のCr或は
Ｗ、又はこれら金属の化合物例えばTiWで形成できる。
また、前記配線17の中間層は同様に他の金属材料で形
成することができる。例えば、中間層はVIII族のNi、Pt
或はI b族の前記Au以外のCu、又はこれら金属の化合物
で形成できる。
成することができる。例えば、中間層はVIII族のNi、Pt
或はI b族の前記Au以外のCu、又はこれら金属の化合物
で形成できる。
前記第１層目配線17は、層間絶縁膜18に形成された接
続孔19を通して、この層間絶縁膜18上を延在する第２層
目配線20に接続される。層間絶縁膜18は層間絶縁膜15と
同様に酸化珪素膜を主体として構成される。
続孔19を通して、この層間絶縁膜18上を延在する第２層
目配線20に接続される。層間絶縁膜18は層間絶縁膜15と
同様に酸化珪素膜を主体として構成される。
前記第２層目配線20は、第１層目配線17と同様に、層
間絶縁膜18の表面側からMo膜20A、Au膜20B、Mo膜20Cの
夫々を順次積層した３層構造の積層膜で構成される。
間絶縁膜18の表面側からMo膜20A、Au膜20B、Mo膜20Cの
夫々を順次積層した３層構造の積層膜で構成される。
第２層目配線20の上層にはパッシベ−ション膜21が設
けられる。パッシベ−ション膜21は、酸化珪素膜或は窒
化珪素膜、又はそれらを組合せた積層膜で形成される。
けられる。パッシベ−ション膜21は、酸化珪素膜或は窒
化珪素膜、又はそれらを組合せた積層膜で形成される。
本実施例のGaAsICは、これに限定されないが、第１層
目配線17及び第２層目配線20で構成される２層配線構造
で構成される。
目配線17及び第２層目配線20で構成される２層配線構造
で構成される。
次に、前記GaAsICの配線の具体的な形成方法につい
て、第２図（所定の製造工程における要部断面図）を用
いて簡単に説明する。
て、第２図（所定の製造工程における要部断面図）を用
いて簡単に説明する。
第２図に示すGaAsICの第１層目配線17はパタ−ンニン
グされた状態にある。この第１層目配線17のパタ−ンニ
ングは単層マスク31で行われる。単層マスク31は例えば
酸化珪素膜で形成される。この酸化珪素膜とAuとのエッ
チングレ−トは約1:3であるので、単層マスク31は第１
層目配線17の中間層のAu膜17Bの膜厚の少なくとも1/3以
上の膜厚で形成される。単層マスク31のパタ−ンニング
は例えばCHF3ガスによる主に化学的エッチング（反応性
スパッタエッチング）で行う。従って、このパターニン
グ中にフォトレジストマスクに酸化珪素が付着すること
はない。また、Au膜17Bのスパッタエッチング中に、酸
化珪素マスク13も削られるので、マスク31へのAu及びMo
の付着による突起物（バリ）も同時に削られる。このよ
うに、本実施例によれば、配線に生じる突起物を縮小で
きる。更には、酸化珪素マスク31をエッチング後に除去
しない場合には、突起物の問題すら生じない。
グされた状態にある。この第１層目配線17のパタ−ンニ
ングは単層マスク31で行われる。単層マスク31は例えば
酸化珪素膜で形成される。この酸化珪素膜とAuとのエッ
チングレ−トは約1:3であるので、単層マスク31は第１
層目配線17の中間層のAu膜17Bの膜厚の少なくとも1/3以
上の膜厚で形成される。単層マスク31のパタ−ンニング
は例えばCHF3ガスによる主に化学的エッチング（反応性
スパッタエッチング）で行う。従って、このパターニン
グ中にフォトレジストマスクに酸化珪素が付着すること
はない。また、Au膜17Bのスパッタエッチング中に、酸
化珪素マスク13も削られるので、マスク31へのAu及びMo
の付着による突起物（バリ）も同時に削られる。このよ
うに、本実施例によれば、配線に生じる突起物を縮小で
きる。更には、酸化珪素マスク31をエッチング後に除去
しない場合には、突起物の問題すら生じない。
前記単層マスク31は第１層目配線17がパタ−ンニング
された後において基本的に除去されない。つまり、GaAs
ICが完成された段階において残存する。しかし、必要が
あれば、マスク31は除去してもよい。
された後において基本的に除去されない。つまり、GaAs
ICが完成された段階において残存する。しかし、必要が
あれば、マスク31は除去してもよい。
このように、第１層目配線17を単層マスク31でパタ−
ンニングすることにより、第１層目配線17をパタ−ンニ
ングするマスクを形成する工程数を低減することができ
る。また、第１層目配線17上に単層マスク31を残存させ
ることにより、第１層目配線17と上層の層間絶縁膜18と
の接着性を向上することができる。
ンニングすることにより、第１層目配線17をパタ−ンニ
ングするマスクを形成する工程数を低減することができ
る。また、第１層目配線17上に単層マスク31を残存させ
ることにより、第１層目配線17と上層の層間絶縁膜18と
の接着性を向上することができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、第１層目配線17（又は20）をMo膜
17A、Au膜17Bの夫々を順次積層した２層構造で構成して
もよい。つまり、第１層目配線17は下地の層間絶縁膜15
との間に少なくとも接着性を有していればよい。
17A、Au膜17Bの夫々を順次積層した２層構造で構成して
もよい。つまり、第１層目配線17は下地の層間絶縁膜15
との間に少なくとも接着性を有していればよい。
また、本発明は、前記第１層目配線17、第２層目配線
20の夫々を、Ti/Au/Ti、TiW/Au/TiW、W/Au/W、Ti/Cu/T
i、Cr/Cu/Cr、TiW/Cu/TiW又はTi/Ni/Tiの多層構造で構
成することができる。
20の夫々を、Ti/Au/Ti、TiW/Au/TiW、W/Au/W、Ti/Cu/T
i、Cr/Cu/Cr、TiW/Cu/TiW又はTi/Ni/Tiの多層構造で構
成することができる。
また、本発明は、GaAsICに限定されず、VIII族或はI
b族の金属又はその化合物を主体に形成された配線を有
する配線基板例えばプリント配線基板に適用することが
できる。
b族の金属又はその化合物を主体に形成された配線を有
する配線基板例えばプリント配線基板に適用することが
できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
配線形成技術において、配線間の短絡を防止し、電気
的信頼性を向上することができる。
的信頼性を向上することができる。
第１図は、本発明の実施例ＩであるGaAsICの要部断面
図、 第２図は、本発明の一実施例であるGaAsICの所定の製造
工程における要部断面図、 第３図乃至第５図は、従来のGaAsICを各製造工程毎に示
す要部断面図である。 図中、10……半絶縁性基板、15,18……層間絶縁膜、17
……第１層目配線、17A,17C,20A,20C……Mo膜、17B,20B
……Au膜、20……第２層目配線、31……単層マスクであ
る。
図、 第２図は、本発明の一実施例であるGaAsICの所定の製造
工程における要部断面図、 第３図乃至第５図は、従来のGaAsICを各製造工程毎に示
す要部断面図である。 図中、10……半絶縁性基板、15,18……層間絶縁膜、17
……第１層目配線、17A,17C,20A,20C……Mo膜、17B,20B
……Au膜、20……第２層目配線、31……単層マスクであ
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/302 Ｊ (56)参考文献 特開 昭62−242337（ＪＰ，Ａ) 特開 昭63−272050（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/88 H01L 21/302 H05K 3/00
Claims (3)
- 【請求項１】基板上に、IV a族、V a族或はVI a族の金
属又はこの金属を主成分とした化合物で形成された第１
金属膜、VIII族のPd,Pt,Ni或はI b族の金属又はこの金
属を主成分とした化合物で形成された第２金属膜の夫々
を順次積層した配線を設ける半導体装置の製造方法であ
って、 前記基板上に、前記第１金属膜、第２金属膜の夫々を順
次積層する工程と、 該第２金属膜上に、前記配線に対応したパターンの酸化
珪素からなるマスクを形成する工程と、 該マスクを用い、それ以外の領域の第２金属膜及び第１
金属膜をエッチングする際に前記第２金属膜はスパッタ
エッチング又はスパッタ性の強い反応性スパッタエッチ
ングによりエッチングし、残存する第１金属膜及び第２
金属膜によって構成された配線を形成する工程とを備
え、かつ前記マスクの厚さは、該マスクに対する前記第
２金属膜のエッチング選択比で前記第２金属膜の厚さを
除した値より大きくすることを特徴とする半導体装置の
製造方法。 - 【請求項２】基板上に、IV a族、V a族或はVI a族の金
属又はこの金属を主成分とした化合物で形成された第１
金属膜、VIII族のPd,Pt,Ni或はI b族の金属又はこの金
属を主成分とした化合物で形成された第２金属膜、IV a
族、V a族或はVI a族の金属又はこの金属を主成分とし
た化合物で形成された第３金属膜の夫々を順次積層した
配線を設ける半導体装置の製造方法であって、 前記基板上に、前記第１金属膜、第２金属膜、第３金属
膜の夫々を順次積層する工程と、 該第３金属膜上に、前記配線に対応したパターンの酸化
珪素からなるマスクを形成する工程と、 該マスクを用い、それ以外の領域の第３金属膜、第２金
属膜及び第１金属膜をエッチングする際に前記第２金属
膜はスパッタエッチング又はスパッタ性の強い反応性ス
パッタエッチングによりエッチングし、残存する第１金
属膜、第２金属膜及び第３金属膜によって構成された配
線を形成する工程とを備え、かつ前記マスクの厚さは、
該マスクに対する前記第２金属膜のエッチング選択比で
前記第２金属膜の厚さを除した値より大きくすることを
特徴とする半導体装置の製造方法。 - 【請求項３】前記第１金属膜及び第３金属膜がMoからな
り、前記第２金属膜がAuからなることを特徴とする請求
項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167492A JP3067135B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167492A JP3067135B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330428A JPH0330428A (ja) | 1991-02-08 |
| JP3067135B2 true JP3067135B2 (ja) | 2000-07-17 |
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ID=15850686
Family Applications (1)
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| JP1167492A Expired - Fee Related JP3067135B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3067135B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284360A (ja) * | 2000-03-31 | 2001-10-12 | Hitachi Ltd | 半導体装置 |
| JP5119756B2 (ja) * | 2006-06-30 | 2013-01-16 | 株式会社デンソー | 配線基板 |
| JP6232845B2 (ja) * | 2013-08-27 | 2017-11-22 | 株式会社村田製作所 | 配線接続構造およびこの配線接続構造を有する誘電体薄膜キャパシタ |
| JP6326312B2 (ja) * | 2014-07-14 | 2018-05-16 | 株式会社ジャパンディスプレイ | 表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62242337A (ja) * | 1986-04-15 | 1987-10-22 | Toshiba Corp | 多層配線用金属膜の形成方法 |
| JPS63272050A (ja) * | 1987-04-30 | 1988-11-09 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-06-28 JP JP1167492A patent/JP3067135B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0330428A (ja) | 1991-02-08 |
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