JPS61108161A - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
- Publication number
- JPS61108161A JPS61108161A JP23072484A JP23072484A JPS61108161A JP S61108161 A JPS61108161 A JP S61108161A JP 23072484 A JP23072484 A JP 23072484A JP 23072484 A JP23072484 A JP 23072484A JP S61108161 A JPS61108161 A JP S61108161A
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- JP
- Japan
- Prior art keywords
- substrate
- wirings
- strip
- line
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Power Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロ波通信や衛星放送等に用いることが
できるマイクロ波集積回路に関するものである。
できるマイクロ波集積回路に関するものである。
従来の技術
近年、マイクロ波集積回路”は、衛星放送受信機のフロ
ントエンドを始めとして急速に工業的関心を集めつつあ
る。中でもＧａＡｓを基板としたモノリシック・マイク
ロ波集積回路（ＭＭＩＣ）が特に今後のデバイスとして
注目されている。
ントエンドを始めとして急速に工業的関心を集めつつあ
る。中でもＧａＡｓを基板としたモノリシック・マイク
ロ波集積回路（ＭＭＩＣ）が特に今後のデバイスとして
注目されている。
以下、図面を参照しながら従来のマイクロ波集積回路に
ついて説明する。第２図はＦＦＴを用いた１段増幅回路
の例である。第２図中、２１は２べ。
ついて説明する。第２図はＦＦＴを用いた１段増幅回路
の例である。第２図中、２１は２べ。
ＦＥＴ１２２および２３は入力側のインピーダンスマツ
チング用ストリップ線路、２４および２６は出力側のイ
ンピーダンスマツチング用ストリップ線路である。これ
らのストリップ線路２２〜２６はＦＥＴ２１と入力側お
よび出力側のインピーダンス整合をとるためのものであ
り、それぞれＦＥＴ２１のインピーダン哀に応じて設計
されるが、通常これらの長さは伝送される信号の線路上
波長の％程度の長さが必要である。例えば、１２ＧＨ２
（７）Ｇ２ＬＡ８Ｍ Ｍ Ｉ Ｃでインピーダンスｚ。
チング用ストリップ線路、２４および２６は出力側のイ
ンピーダンスマツチング用ストリップ線路である。これ
らのストリップ線路２２〜２６はＦＥＴ２１と入力側お
よび出力側のインピーダンス整合をとるためのものであ
り、それぞれＦＥＴ２１のインピーダン哀に応じて設計
されるが、通常これらの長さは伝送される信号の線路上
波長の％程度の長さが必要である。例えば、１２ＧＨ２
（７）Ｇ２ＬＡ８Ｍ Ｍ Ｉ Ｃでインピーダンスｚ。
−６０Ω線路の場合この長さは２朋程度にもなる。
ＦＥＴのゲート幅が通常（Ｊ３ｆｌ程度であるので、Ｍ
ＭＩＣチップ基板面内の回路パターン面積の大半がこの
マツチング用ストリップ線路で占めてしまうことになる
。
ＭＩＣチップ基板面内の回路パターン面積の大半がこの
マツチング用ストリップ線路で占めてしまうことになる
。
従来は、この面積削減のため第３図に示すように、ス）
ＩＪツブ線路を基板の上面内で蛇行させる方法がとら
れてきた。
ＩＪツブ線路を基板の上面内で蛇行させる方法がとら
れてきた。
発明が解決しようとする問題点
しかしながら上記の方法では、ストリップ線路３ ぺ−
７ のおり捷げにより、近接するス） ＩＪツブ線路部、例
えばＡ部、Ｂ部の間は、ス） ＩＪツブ線路をたどると
長い距離となり、伝送信号への線路の浮遊容量による影
響が該著となって、蛇行させ方の程度は限界があること
となり、線路を蛇行させることによっては線路の占める
チップ上の実質占有面積の削減には、さほどの効果は得
られなかった。
７ のおり捷げにより、近接するス） ＩＪツブ線路部、例
えばＡ部、Ｂ部の間は、ス） ＩＪツブ線路をたどると
長い距離となり、伝送信号への線路の浮遊容量による影
響が該著となって、蛇行させ方の程度は限界があること
となり、線路を蛇行させることによっては線路の占める
チップ上の実質占有面積の削減には、さほどの効果は得
られなかった。
本発明は上記問題点に鑑み、基板面上のス） ＩＪツブ
線路の占める実質的面積を削減し、小面積のマイクロ波
集積回路を提供するものである。
線路の占める実質的面積を削減し、小面積のマイクロ波
集積回路を提供するものである。
問題点を解決するだめの手段
問題点を解決するために本発明のマイクロ波集積回路は
凹凸を有する基板上にストリップ線路が形成されている
。
凹凸を有する基板上にストリップ線路が形成されている
。
作用
本発明は上記した構成により、面内方向のみでなく面に
垂直な方向にも線路長がかせげることとなり、基板面上
の実質的ストリップ線路長が短縮され、又、隣接する線
路部は線路をたどった距離が短かく、蛇行させるときと
は異なり、浮遊容量による伝送信号への影響が小さいた
め、基板の小面積化が実現できる。
垂直な方向にも線路長がかせげることとなり、基板面上
の実質的ストリップ線路長が短縮され、又、隣接する線
路部は線路をたどった距離が短かく、蛇行させるときと
は異なり、浮遊容量による伝送信号への影響が小さいた
め、基板の小面積化が実現できる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。第１図ａは、本発明の実施例におけるマイクロ波
集積回路のチップの１部の模式斜視図、第１図すは上記
チップを第１Ｎａに示したＸ−Ｙで切断したときの断面
図である。第１図ａ。
する。第１図ａは、本発明の実施例におけるマイクロ波
集積回路のチップの１部の模式斜視図、第１図すは上記
チップを第１Ｎａに示したＸ−Ｙで切断したときの断面
図である。第１図ａ。
ｂにおいて、１ｏは半導体基板、１１は半導体基板に設
けられた溝、１２はストリップ線路、１３はゲート電極
、１４はドレイン電極、１６はソー十 スミ極、１６はｎ 拡散層である。本実施例は、ＧａＡ
ｓを用いたＭＭＩＣで第１図すに示すように半絶縁性Ｇ
ａＡｓ基板１０上にイオン注入法により一部分ｎ型活性
層を形成し、その部分に作製したＦＥＴとストリップ線
路１２を結合している。ストリップ線路１２は特性イン
ピーダンス６ｏΩとするだめ、基板１０厚１６０μｍに
対し１１０μｍの幅とした。ストリップ線路１２の形成
部分領域に前もって３７ｚｍＸ１５０μｍの開口で深さ
６ ベー７ ３μｍの溝列１１をｅ １ｔ ｍ間隔で形成した。
けられた溝、１２はストリップ線路、１３はゲート電極
、１４はドレイン電極、１６はソー十 スミ極、１６はｎ 拡散層である。本実施例は、ＧａＡ
ｓを用いたＭＭＩＣで第１図すに示すように半絶縁性Ｇ
ａＡｓ基板１０上にイオン注入法により一部分ｎ型活性
層を形成し、その部分に作製したＦＥＴとストリップ線
路１２を結合している。ストリップ線路１２は特性イン
ピーダンス６ｏΩとするだめ、基板１０厚１６０μｍに
対し１１０μｍの幅とした。ストリップ線路１２の形成
部分領域に前もって３７ｚｍＸ１５０μｍの開口で深さ
６ ベー７ ３μｍの溝列１１をｅ １ｔ ｍ間隔で形成した。
溝形成にはＡｒイオンを用いたイオンミリング装置を用
いた。その後Ｃｒ／Ａｕよりなるストリップ線路１２を
リフト・オフ法と選択メッキによって形成し、ＦＥＴゲ
ート電極１３とドレイン電極１４に結合した。従来の構
成では２間の長さが必要であった線路長が本実施例では
基板面上半分の１間で足ることとなった。
いた。その後Ｃｒ／Ａｕよりなるストリップ線路１２を
リフト・オフ法と選択メッキによって形成し、ＦＥＴゲ
ート電極１３とドレイン電極１４に結合した。従来の構
成では２間の長さが必要であった線路長が本実施例では
基板面上半分の１間で足ることとなった。
さらに他の実施例として、面内方向にも従来例と同じく
ストリップ線路の蛇行を導入することによって面内方向
２面に垂直な方向共に線路長をかせげることとなり、１
２ＧＩ（ｚＦＥＴ１ＦＥＴ増幅器 、８ ＭＭ Ｘ Ｏ
０８ｙｎｍのチップサイズに納めることができだ。
ストリップ線路の蛇行を導入することによって面内方向
２面に垂直な方向共に線路長をかせげることとなり、１
２ＧＩ（ｚＦＥＴ１ＦＥＴ増幅器 、８ ＭＭ Ｘ Ｏ
０８ｙｎｍのチップサイズに納めることができだ。
なお、本実施例では溝幅と深さを共に３μｍとしたが、
この値に限定されるものではない。又、溝の形状は、１
１１形を重ねた形状等でもよく、ストリップ線路長を面
に垂直な方向にもかせける形状であれば良い。
この値に限定されるものではない。又、溝の形状は、１
１１形を重ねた形状等でもよく、ストリップ線路長を面
に垂直な方向にもかせける形状であれば良い。
発明の効果
６ペ。
以上のように本発明は、凹凸のある基板面上の実質的必
要線路長を短縮しチップサイズの小さなマイクロ波集積
回路を実現せしめるものであり、その実用的効果は犬な
るものである。
要線路長を短縮しチップサイズの小さなマイクロ波集積
回路を実現せしめるものであり、その実用的効果は犬な
るものである。
第１図ａは本発明の１実施例であるＦＥＴ増幅器のチッ
プ部品概略斜視図、第１図すは−１−記チツブを第１図
ａに示したＸ−Ｙで切断したときの断面図、第２図はマ
イクロ波集積回路の回路例を示す図、第３図は従来のマ
イクロ波集積回路におけるストリップ線路の実質的な短
縮法を示す図である。 １ｏ・・・・・・基板、１１・・・・・・溝列、１２，
２２・・・・・・ストリップ線路、１３・・・・・・ゲ
ート、１４・・・・・・ドレイン、２１・・・・・・Ｆ
ＥＴ。
プ部品概略斜視図、第１図すは−１−記チツブを第１図
ａに示したＸ−Ｙで切断したときの断面図、第２図はマ
イクロ波集積回路の回路例を示す図、第３図は従来のマ
イクロ波集積回路におけるストリップ線路の実質的な短
縮法を示す図である。 １ｏ・・・・・・基板、１１・・・・・・溝列、１２，
２２・・・・・・ストリップ線路、１３・・・・・・ゲ
ート、１４・・・・・・ドレイン、２１・・・・・・Ｆ
ＥＴ。
Claims (1)
- ストリップ線路が凹凸を有する基板上に形成されたこと
を特徴とするマイクロ波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23072484A JPS61108161A (ja) | 1984-11-01 | 1984-11-01 | マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23072484A JPS61108161A (ja) | 1984-11-01 | 1984-11-01 | マイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61108161A true JPS61108161A (ja) | 1986-05-26 |
Family
ID=16912309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23072484A Pending JPS61108161A (ja) | 1984-11-01 | 1984-11-01 | マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61108161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1041632A1 (en) * | 1999-03-30 | 2000-10-04 | The Whitaker Corporation | A compensation structure for a bond wire at high frequency operation |
-
1984
- 1984-11-01 JP JP23072484A patent/JPS61108161A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1041632A1 (en) * | 1999-03-30 | 2000-10-04 | The Whitaker Corporation | A compensation structure for a bond wire at high frequency operation |
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