JPH08316416A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08316416A JPH08316416A JP11431895A JP11431895A JPH08316416A JP H08316416 A JPH08316416 A JP H08316416A JP 11431895 A JP11431895 A JP 11431895A JP 11431895 A JP11431895 A JP 11431895A JP H08316416 A JPH08316416 A JP H08316416A
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- JP
- Japan
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- conductive layer
- layer
- conductive
- insulating layer
- semiconductor device
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Abstract
(57)【要約】
【目的】 伝送損失、分散特性あるいはクロストークを
小さくすることが可能な半導体装置を提供することであ
る。 【構成】 半導体基板１１の主面側に形成された第１絶
縁層１２と、第１絶縁層１２上に形成された第１導電層
１３と、第１導電層１３上に形成された第２絶縁層１４
と、第１開口部１４ａを通して第１導電層１３に接続さ
れる第２導電層１５ａと、第２開口部１４ｂを通して第
１導電層１３に接続される第３導電層１５ｂと、第２絶
縁層１４上に形成された第４導電層１６と、第２絶縁層
１４上、第２導電層１５ａ上、第３導電層１５ｂ上およ
び第４導電層１６上に形成された第３絶縁層１７と、第
３開口部１７ａを通して第２導電層１５ａに接続され第
４開口部１７ｂを通して第３導電層１５ｂに接続される
第５導電層１８とにより、同軸線路として機能する素子
を形成した。
小さくすることが可能な半導体装置を提供することであ
る。 【構成】 半導体基板１１の主面側に形成された第１絶
縁層１２と、第１絶縁層１２上に形成された第１導電層
１３と、第１導電層１３上に形成された第２絶縁層１４
と、第１開口部１４ａを通して第１導電層１３に接続さ
れる第２導電層１５ａと、第２開口部１４ｂを通して第
１導電層１３に接続される第３導電層１５ｂと、第２絶
縁層１４上に形成された第４導電層１６と、第２絶縁層
１４上、第２導電層１５ａ上、第３導電層１５ｂ上およ
び第４導電層１６上に形成された第３絶縁層１７と、第
３開口部１７ａを通して第２導電層１５ａに接続され第
４開口部１７ｂを通して第３導電層１５ｂに接続される
第５導電層１８とにより、同軸線路として機能する素子
を形成した。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願は、半導体装置特に同軸線路
として機能する素子を有する半導体装置に関するもので
ある。
として機能する素子を有する半導体装置に関するもので
ある。
【０００２】
【従来の技術】従来の集積回路装置においては、扱う信
号の周波数成分に対して集積回路の規模が十分に小さか
ったので、集積回路回路を集中定数回路として扱うこと
に特に問題はなかった。しかし、近年の集積回路装置の
大型化および高速化により、集中定数回路としてのモデ
ルは徐々に成立し難くなり、分布定数回路的な取扱いが
必要となってきている。このような状況においては、配
線は伝送線路としてのみ扱うことができず損失回路を含
んだものとなる。そこで、分布定数回路として扱わなけ
ればならない箇所においては、マイクロストリップ線路
等の開放型の伝送線路が用いられている。
号の周波数成分に対して集積回路の規模が十分に小さか
ったので、集積回路回路を集中定数回路として扱うこと
に特に問題はなかった。しかし、近年の集積回路装置の
大型化および高速化により、集中定数回路としてのモデ
ルは徐々に成立し難くなり、分布定数回路的な取扱いが
必要となってきている。このような状況においては、配
線は伝送線路としてのみ扱うことができず損失回路を含
んだものとなる。そこで、分布定数回路として扱わなけ
ればならない箇所においては、マイクロストリップ線路
等の開放型の伝送線路が用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、マイク
ロストリップ線路等の開放型の伝送線路を用いた場合に
は、伝送損失が大きくなる、分散特性が大きくなる、あ
るいはクロストークが大きくなるといった問題点があっ
た。
ロストリップ線路等の開放型の伝送線路を用いた場合に
は、伝送損失が大きくなる、分散特性が大きくなる、あ
るいはクロストークが大きくなるといった問題点があっ
た。
【０００４】本願に係わる発明の目的は、伝送損失、分
散特性あるいはクロストークを小さくすることが可能な
半導体装置を提供することである。
散特性あるいはクロストークを小さくすることが可能な
半導体装置を提供することである。
【０００５】
【課題を解決するための手段】本願に係わる半導体装置
は、半導体基板の主面側に形成された導電性のコア層
と、上記コア層の周囲に絶縁層を介して形成された導電
性のシールド層とにより、同軸線路として機能する素子
を形成したことを特徴とする。
は、半導体基板の主面側に形成された導電性のコア層
と、上記コア層の周囲に絶縁層を介して形成された導電
性のシールド層とにより、同軸線路として機能する素子
を形成したことを特徴とする。
【０００６】また、本願に係わる半導体装置は、半導体
基板の主面側に形成された第１絶縁層と、上記第１絶縁
層上に形成された第１導電層と、上記第１導電層上に形
成され上記第１導電層に達する第１開口部および第２開
口部を有する第２絶縁層と、上記第２絶縁層上に形成さ
れるとともに上記第１開口部を通して上記第１導電層に
接続される第２導電層と、上記第２絶縁層上に形成され
るとともに上記第２開口部を通して上記第１導電層に接
続される第３導電層と、上記第２絶縁層上に形成されか
つ上記第２導電層と上記第３導電層との間に形成された
第４導電層と、上記第２絶縁層上、上記第２導電層上、
上記第３導電層上および上記第４導電層上に形成され、
上記第２導電層に達する第３開口部および上記第３導電
層に達する第４開口部を有する第３絶縁層と、上記第３
絶縁層上に形成されるとともに上記第３開口部を通して
上記第２導電層に接続され上記第４開口部を通して上記
第３導電層に接続される第５導電層とにより、同軸線路
として機能する素子を形成したことを特徴とする。
基板の主面側に形成された第１絶縁層と、上記第１絶縁
層上に形成された第１導電層と、上記第１導電層上に形
成され上記第１導電層に達する第１開口部および第２開
口部を有する第２絶縁層と、上記第２絶縁層上に形成さ
れるとともに上記第１開口部を通して上記第１導電層に
接続される第２導電層と、上記第２絶縁層上に形成され
るとともに上記第２開口部を通して上記第１導電層に接
続される第３導電層と、上記第２絶縁層上に形成されか
つ上記第２導電層と上記第３導電層との間に形成された
第４導電層と、上記第２絶縁層上、上記第２導電層上、
上記第３導電層上および上記第４導電層上に形成され、
上記第２導電層に達する第３開口部および上記第３導電
層に達する第４開口部を有する第３絶縁層と、上記第３
絶縁層上に形成されるとともに上記第３開口部を通して
上記第２導電層に接続され上記第４開口部を通して上記
第３導電層に接続される第５導電層とにより、同軸線路
として機能する素子を形成したことを特徴とする。
【０００７】
【実施例】図１は実施例を示した斜視図であり、半導体
基板の主面側に形成された同軸線路として機能する素子
の構成を示したものである。図２は図１の詳細な構成を
示すために図１の構成を分解して示した斜視図である。
なお、図１および図２において、前面および左右の側面
は構成の断面を示したものである。以下、図１および図
２を参照して実施例の説明をする。
基板の主面側に形成された同軸線路として機能する素子
の構成を示したものである。図２は図１の詳細な構成を
示すために図１の構成を分解して示した斜視図である。
なお、図１および図２において、前面および左右の側面
は構成の断面を示したものである。以下、図１および図
２を参照して実施例の説明をする。
【０００８】半導体基板１１の主面側には以下詳述する
同軸線路として機能する素子が形成されており、同一の
半導体基板１１の主面側には集積回路の構成要素、例え
ばＭＯＳトランジスタ等の複数の能動素子やこれらの能
動素子を接続する配線等が形成されている。ここでは、
同一基板上に多層配線構成を有するＣＭＯＳトランジス
タ集積回路部が形成されているものとする。また、同軸
線路として機能する素子はＣＭＯＳトランジスタ集積回
路の製造工程を流用して形成されるものであり、製造工
程の簡略化をはかることが可能となる。
同軸線路として機能する素子が形成されており、同一の
半導体基板１１の主面側には集積回路の構成要素、例え
ばＭＯＳトランジスタ等の複数の能動素子やこれらの能
動素子を接続する配線等が形成されている。ここでは、
同一基板上に多層配線構成を有するＣＭＯＳトランジス
タ集積回路部が形成されているものとする。また、同軸
線路として機能する素子はＣＭＯＳトランジスタ集積回
路の製造工程を流用して形成されるものであり、製造工
程の簡略化をはかることが可能となる。
【０００９】シリコン基板１１上には酸化シリコン等を
用いた絶縁層１２が形成されている。この絶縁層１２に
はフィールド絶縁層が利用される。絶縁層１２上には同
軸線路の下側のシールド層となる導電層１３が形成され
ている。この導電層１３には、同一の半導体基板１１に
形成されたＣＭＯＳトランジスタのゲート材料（ポリシ
リコンやモリブデン等の高融点金属）が用いられ、ＣＭ
ＯＳトランジスタのゲート形成工程と同一の工程で形成
される。絶縁層１２および導電層１３上には酸化シリコ
ン等を用いた絶縁層１４が形成されている。この絶縁層
１４には層間絶縁層が利用される。この絶縁層１４に
は、導電層１３の上面に達する複数の開口部１４ａ〜１
４ａが導電層１３の右端に沿って一定間隔で形成され、
導電層１３の上面に達する複数の開口部１４ｂ〜１４ｂ
が導電層１３の左端に沿って一定間隔で形成されてい
る。互いに隣り合った開口部１４ａ〜１４ａの間隔およ
び互いに隣り合った開口部１４ｂ〜１４ｂの間隔は、取
り扱う信号の波長に対して十分に短くなっている。絶縁
層１４上には、開口部１４ａ〜１４ａを通して導電層１
３に接続される導電層１５ａおよび開口部１４ｂ〜１４
ｂを通して導電層１３に接続される導電層１５ｂが形成
されている。これらの導電層１５ａおよび導電層１５ｂ
は、同軸線路の側部のシールド層となるものである。導
電層１５ａと導電層１５ｂとの間には、同軸線路のコア
層となる導電層１６が形成されている。これらの導電層
１５ａ、導電層１５ｂおよび導電層１６には、同一の半
導体基板１１に形成された多層配線構成を有するＣＭＯ
Ｓトランジスタ集積回路部における第１層めの配線の形
成材料（例えばアルミニウム）が用いられ、第１層めの
配線の形成工程と同一の工程で形成される。絶縁層１４
上並びに導電層１５ａ、１５ｂおよび導電層１６上に
は、酸化シリコン等を用いた絶縁層１７が形成されてい
る。この絶縁層１７には層間絶縁層が利用される。この
絶縁層１７には、導電層１５ａの上面に達する複数の開
口部１７ａ〜１７ａが導電層１５ａに沿って一定間隔で
形成され、導電層１５ｂの上面に達する複数の開口部１
７ｂ〜１７ｂが導電層１５ｂに沿って一定間隔で形成さ
れている。互いに隣り合った開口部１７ａ〜１７ａの間
隔および互いに隣り合った開口部１７ｂ〜１７ｂの間隔
は、取り扱う信号の波長に対して十分に短くなってい
る。絶縁層１７上には、開口部１７ａ〜１７ａを通して
導電層１５ａに接続され開口部１７ｂ〜１７ｂを通して
導電層１５ｂに接続される導電層１８が形成されてい
る。この導電層１８は、同軸線路の上側のシールド層と
なるものである。この導電層１８には、同一の半導体基
板１１に形成された多層配線構成を有するＣＭＯＳトラ
ンジスタ集積回路部における第２層めの配線の形成材料
（例えばアルミニウム）が用いられ、第２層めの配線の
形成工程と同一の工程で形成される。
用いた絶縁層１２が形成されている。この絶縁層１２に
はフィールド絶縁層が利用される。絶縁層１２上には同
軸線路の下側のシールド層となる導電層１３が形成され
ている。この導電層１３には、同一の半導体基板１１に
形成されたＣＭＯＳトランジスタのゲート材料（ポリシ
リコンやモリブデン等の高融点金属）が用いられ、ＣＭ
ＯＳトランジスタのゲート形成工程と同一の工程で形成
される。絶縁層１２および導電層１３上には酸化シリコ
ン等を用いた絶縁層１４が形成されている。この絶縁層
１４には層間絶縁層が利用される。この絶縁層１４に
は、導電層１３の上面に達する複数の開口部１４ａ〜１
４ａが導電層１３の右端に沿って一定間隔で形成され、
導電層１３の上面に達する複数の開口部１４ｂ〜１４ｂ
が導電層１３の左端に沿って一定間隔で形成されてい
る。互いに隣り合った開口部１４ａ〜１４ａの間隔およ
び互いに隣り合った開口部１４ｂ〜１４ｂの間隔は、取
り扱う信号の波長に対して十分に短くなっている。絶縁
層１４上には、開口部１４ａ〜１４ａを通して導電層１
３に接続される導電層１５ａおよび開口部１４ｂ〜１４
ｂを通して導電層１３に接続される導電層１５ｂが形成
されている。これらの導電層１５ａおよび導電層１５ｂ
は、同軸線路の側部のシールド層となるものである。導
電層１５ａと導電層１５ｂとの間には、同軸線路のコア
層となる導電層１６が形成されている。これらの導電層
１５ａ、導電層１５ｂおよび導電層１６には、同一の半
導体基板１１に形成された多層配線構成を有するＣＭＯ
Ｓトランジスタ集積回路部における第１層めの配線の形
成材料（例えばアルミニウム）が用いられ、第１層めの
配線の形成工程と同一の工程で形成される。絶縁層１４
上並びに導電層１５ａ、１５ｂおよび導電層１６上に
は、酸化シリコン等を用いた絶縁層１７が形成されてい
る。この絶縁層１７には層間絶縁層が利用される。この
絶縁層１７には、導電層１５ａの上面に達する複数の開
口部１７ａ〜１７ａが導電層１５ａに沿って一定間隔で
形成され、導電層１５ｂの上面に達する複数の開口部１
７ｂ〜１７ｂが導電層１５ｂに沿って一定間隔で形成さ
れている。互いに隣り合った開口部１７ａ〜１７ａの間
隔および互いに隣り合った開口部１７ｂ〜１７ｂの間隔
は、取り扱う信号の波長に対して十分に短くなってい
る。絶縁層１７上には、開口部１７ａ〜１７ａを通して
導電層１５ａに接続され開口部１７ｂ〜１７ｂを通して
導電層１５ｂに接続される導電層１８が形成されてい
る。この導電層１８は、同軸線路の上側のシールド層と
なるものである。この導電層１８には、同一の半導体基
板１１に形成された多層配線構成を有するＣＭＯＳトラ
ンジスタ集積回路部における第２層めの配線の形成材料
（例えばアルミニウム）が用いられ、第２層めの配線の
形成工程と同一の工程で形成される。
【００１０】以上述べたように、導電層１６によって同
軸線路のコア層が構成され、導電層１３、１５ａ、１５
ｂおよび１８によって同軸線路のシールド層が構成され
る。導電層１３と導電層１５ａおよび１５ｂとはそれぞ
れ一定間隔でリベット打ちされた開口部１４ａ〜１４ａ
および１４ｂ〜１４ｂを通して接続され、導電層１８と
導電層１５ａおよび１５ｂとはそれぞれ一定間隔でリベ
ット打ちされた開口部１７ａ〜１７ａおよび１７ｂ〜１
７ｂを通して接続されている。したがって、絶縁層１４
および１７のリベット打ちされていない部分においては
導電層（シールド層）が存在しない。しかしながら、す
でに述べたように、互いに隣り合った開口部の間隔が取
り扱う信号の波長に対して十分に短くなっているため、
同軸線路の外側からはコア層は十分に不可視となり、ク
ロストークも十分に低減することができる。
軸線路のコア層が構成され、導電層１３、１５ａ、１５
ｂおよび１８によって同軸線路のシールド層が構成され
る。導電層１３と導電層１５ａおよび１５ｂとはそれぞ
れ一定間隔でリベット打ちされた開口部１４ａ〜１４ａ
および１４ｂ〜１４ｂを通して接続され、導電層１８と
導電層１５ａおよび１５ｂとはそれぞれ一定間隔でリベ
ット打ちされた開口部１７ａ〜１７ａおよび１７ｂ〜１
７ｂを通して接続されている。したがって、絶縁層１４
および１７のリベット打ちされていない部分においては
導電層（シールド層）が存在しない。しかしながら、す
でに述べたように、互いに隣り合った開口部の間隔が取
り扱う信号の波長に対して十分に短くなっているため、
同軸線路の外側からはコア層は十分に不可視となり、ク
ロストークも十分に低減することができる。
【００１１】なお、図１および図２に示した実施例では
各開口部１４ａ、１４ｂ、１７ａおよび１７ｂはそれぞ
れ複数設けられていたが、これらの開口部１４ａ、１４
ｂ、１７ａおよび１７ｂは導電層１５ａおよび１５ｂの
線路方向に沿って連続的にそれぞれ単数で構成してもよ
い。
各開口部１４ａ、１４ｂ、１７ａおよび１７ｂはそれぞ
れ複数設けられていたが、これらの開口部１４ａ、１４
ｂ、１７ａおよび１７ｂは導電層１５ａおよび１５ｂの
線路方向に沿って連続的にそれぞれ単数で構成してもよ
い。
【００１２】以上述べた同軸線路として機能する素子を
用いることにより、超高周波信号を低損失で伝送するこ
とが可能となるばかりでなく、これを用いて方向性結合
器や分波器等の受動回路を構成することも可能である。
用いることにより、超高周波信号を低損失で伝送するこ
とが可能となるばかりでなく、これを用いて方向性結合
器や分波器等の受動回路を構成することも可能である。
【００１３】
【発明の効果】本願に係わる発明によれば、導電性のコ
ア層とコア層の周囲に絶縁層を介して形成された導電性
のシールド層とにより同軸線路として機能する素子を形
成したので、伝送損失、分散特性あるいはクロストーク
を小さくすることが可能な半導体装置を得ることが可能
となる。
ア層とコア層の周囲に絶縁層を介して形成された導電性
のシールド層とにより同軸線路として機能する素子を形
成したので、伝送損失、分散特性あるいはクロストーク
を小さくすることが可能な半導体装置を得ることが可能
となる。
【図１】実施例を示した斜視図であり、半導体基板の主
面側に形成された同軸線路として機能する素子の構成を
示したものである。
面側に形成された同軸線路として機能する素子の構成を
示したものである。
【図２】図２は図１の詳細な構成を示すために図１の構
成を分解して示した斜視図である。
成を分解して示した斜視図である。
１１………半導体基板 １２………第１絶縁層 １３………第１導電層（シールド層） １４………第２絶縁層 １４ａ……第１開口部 １４ｂ……第２開口部 １５ａ……第２導電層（シールド層） １５ｂ……第３導電層（シールド層） １６………第４導電層（コア層） １７………第３絶縁層 １７ａ……第３開口部 １７ｂ……第４開口部 １８………第５導電層（シールド層）
Claims (8)
- 【請求項１】 半導体基板の主面側に形成された導電性
のコア層と、上記コア層の周囲に絶縁層を介して形成さ
れた導電性のシールド層とにより、同軸線路として機能
する素子を形成したことを特徴とする半導体装置。 - 【請求項２】 請求項１において、上記半導体基板の主
面側には上記同軸線路として機能する素子の他に、トラ
ンジスタ等の複数の能動素子およびこれらの能動素子を
接続する配線が形成されていることを特徴とする半導体
装置。 - 【請求項３】 半導体基板の主面側に形成された第１絶
縁層と、 上記第１絶縁層上に形成された第１導電層と、 上記第１導電層上に形成され上記第１導電層に達する第
１開口部および第２開口部を有する第２絶縁層と、 上記第２絶縁層上に形成されるとともに上記第１開口部
を通して上記第１導電層に接続される第２導電層と、 上記第２絶縁層上に形成されるとともに上記第２開口部
を通して上記第１導電層に接続される第３導電層と、 上記第２絶縁層上に形成されかつ上記第２導電層と上記
第３導電層との間に形成された第４導電層と、 上記第２絶縁層上、上記第２導電層上、上記第３導電層
上および上記第４導電層上に形成され、上記第２導電層
に達する第３開口部および上記第３導電層に達する第４
開口部を有する第３絶縁層と、 上記第３絶縁層上に形成されるとともに上記第３開口部
を通して上記第２導電層に接続され上記第４開口部を通
して上記第３導電層に接続される第５導電層とにより、 同軸線路として機能する素子を形成したことを特徴とす
る半導体装置。 - 【請求項４】 請求項３において、上記半導体基板の主
面側には上記同軸線路として機能する素子の他に、トラ
ンジスタ等の複数の能動素子およびこれらの能動素子を
接続する配線が形成されていることを特徴とする半導体
装置。 - 【請求項５】 請求項３に記載の第１導電層は請求項４
に記載の能動素子を構成するための電極材料と同一の材
料で形成されていることを特徴とする請求項４に記載の
半導体装置。 - 【請求項６】 請求項３に記載の第２導電層および第３
導電層は請求項４に記載の配線を形成する材料と同一の
材料で形成されていることを特徴とする請求項４に記載
の半導体装置。 - 【請求項７】 請求項３に記載の第４導電層は請求項４
に記載の配線を形成する材料と同一の材料で形成されて
いることを特徴とする請求項４に記載の半導体装置。 - 【請求項８】 請求項３に記載の第５導電層は請求項４
に記載の配線を形成する材料と同一の材料で形成されて
いることを特徴とする請求項４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11431895A JPH08316416A (ja) | 1995-05-12 | 1995-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11431895A JPH08316416A (ja) | 1995-05-12 | 1995-05-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316416A true JPH08316416A (ja) | 1996-11-29 |
Family
ID=14634854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11431895A Pending JPH08316416A (ja) | 1995-05-12 | 1995-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316416A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891261B2 (en) | 2000-12-06 | 2005-05-10 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2014230184A (ja) * | 2013-05-24 | 2014-12-08 | 日本電信電話株式会社 | 低損失伝送線路 |
| JP2017028361A (ja) * | 2015-07-16 | 2017-02-02 | 三菱電機株式会社 | 同軸線路形回路、同軸線路形回路の組立方法、および同軸線路形回路を用いたアレイアンテナ装置 |
| JP2017034155A (ja) * | 2015-08-04 | 2017-02-09 | 大日本印刷株式会社 | 表示装置 |
-
1995
- 1995-05-12 JP JP11431895A patent/JPH08316416A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891261B2 (en) | 2000-12-06 | 2005-05-10 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US7112527B2 (en) | 2000-12-06 | 2006-09-26 | Sharp Kabushiki Kaisha | Manufacturing method for short distance wiring layers and long distance wiring layers in a semiconductor device |
| JP2014230184A (ja) * | 2013-05-24 | 2014-12-08 | 日本電信電話株式会社 | 低損失伝送線路 |
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