JP2001036073A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】
【課題】半導体集積回路を構成するＭＯＳＦＥＴのよう
な半導体素子が微細化しても、半導体素子領域の寄生容
量を容易に低減できるようにする。 【解決手段】半導体素子を構成し互いに隣接する電極の
うち一方の電極のパターンのみが分割されて他方の電極
と同一層に形成される。そして、分割された電極は、別
の層に設けられた配線層に接続される。ここで、半導体
素子がＭＯＳＦＥＴの場合には、互いに隣接する電極は
ソース拡散層上およびドレイン拡散層上に設けられる。
すなわち、それぞれソース電極、ドレイン電極となって
いる。また、分割された電極は１個のコンタクト孔を通
してソース拡散層あるいはドレイン拡散層に接続され
る。
な半導体素子が微細化しても、半導体素子領域の寄生容
量を容易に低減できるようにする。 【解決手段】半導体素子を構成し互いに隣接する電極の
うち一方の電極のパターンのみが分割されて他方の電極
と同一層に形成される。そして、分割された電極は、別
の層に設けられた配線層に接続される。ここで、半導体
素子がＭＯＳＦＥＴの場合には、互いに隣接する電極は
ソース拡散層上およびドレイン拡散層上に設けられる。
すなわち、それぞれソース電極、ドレイン電極となって
いる。また、分割された電極は１個のコンタクト孔を通
してソース拡散層あるいはドレイン拡散層に接続され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に半導体集積回路を構成する絶縁ゲート電界効
果トランジスタの接続部の構造に関する。
関し、特に半導体集積回路を構成する絶縁ゲート電界効
果トランジスタの接続部の構造に関する。
【０００２】
【従来の技術】半導体集積回路を構成している絶縁ゲー
ト電界効果トランジスタ（以下、ＭＯＳＦＥＴという）
のような半導体素子は微細化あるいは高密度化され、半
導体集積回路の高集積化および高速化が図られる。更
に、多層配線により半導体集積回路の高密度化が図られ
る。
ト電界効果トランジスタ（以下、ＭＯＳＦＥＴという）
のような半導体素子は微細化あるいは高密度化され、半
導体集積回路の高集積化および高速化が図られる。更
に、多層配線により半導体集積回路の高密度化が図られ
る。
【０００３】このようなＭＯＳＦＥＴの微細化に伴うゲ
ート長の縮小により、能動素子としての駆動能力は増大
し、半導体集積回路の高速化が促進されれる。しかし、
逆に寄生容量が増加し半導体集積回路の高速化に大きな
阻害要因となってくる。その中でよく知られたものとし
て、複数の半導体素子間を接続する配線層間の寄生容量
の増加があり、この寄生容量による信号の伝達速度の低
下、配線層間のクロストーク（隣接する配線層間で信号
ノイズが発生する現象）等が生じてくる。
ート長の縮小により、能動素子としての駆動能力は増大
し、半導体集積回路の高速化が促進されれる。しかし、
逆に寄生容量が増加し半導体集積回路の高速化に大きな
阻害要因となってくる。その中でよく知られたものとし
て、複数の半導体素子間を接続する配線層間の寄生容量
の増加があり、この寄生容量による信号の伝達速度の低
下、配線層間のクロストーク（隣接する配線層間で信号
ノイズが発生する現象）等が生じてくる。
【０００４】また、ＭＯＳＦＥＴのような半導体素子が
微細構造になってくると、ＭＯＳＦＥＴでの寄生容量の
増加が顕在化してくる。以下、図面を参照して従来のＭ
ＯＳＦＥＴ構造について説明する。図８は、ＣＭＯＳ構
成のインバータの平面図であり、図９は、図９に記すＥ
−Ｆで切断した断面を模式的に示したものである。
微細構造になってくると、ＭＯＳＦＥＴでの寄生容量の
増加が顕在化してくる。以下、図面を参照して従来のＭ
ＯＳＦＥＴ構造について説明する。図８は、ＣＭＯＳ構
成のインバータの平面図であり、図９は、図９に記すＥ
−Ｆで切断した断面を模式的に示したものである。
【０００５】図８に示すように、インバータの負荷部と
なるＰチャネルＭＯＳＦＥＴ１０１、インバータの駆動
部となるＮチャネルＭＯＳＦＥＴ１０２が形成されてい
る。そして、ＰチャネルＭＯＳＦＥＴ１０１にはゲート
電極１０３、ゲート電極１０３を挟んだソース拡散層１
０４（１０４ａ）とドレイン拡散層１０５、が形成され
ている。ここで、ソース拡散層１０４（１０４ａ）は複
数のソースコンタクト孔１０６を通してソース電極１０
７に接続され、ドレイン拡散層１０５も複数のドレイン
コンタクト孔１０８を通してドレイン電極１０９に接続
される。
なるＰチャネルＭＯＳＦＥＴ１０１、インバータの駆動
部となるＮチャネルＭＯＳＦＥＴ１０２が形成されてい
る。そして、ＰチャネルＭＯＳＦＥＴ１０１にはゲート
電極１０３、ゲート電極１０３を挟んだソース拡散層１
０４（１０４ａ）とドレイン拡散層１０５、が形成され
ている。ここで、ソース拡散層１０４（１０４ａ）は複
数のソースコンタクト孔１０６を通してソース電極１０
７に接続され、ドレイン拡散層１０５も複数のドレイン
コンタクト孔１０８を通してドレイン電極１０９に接続
される。
【０００６】同様に、ＮチャネルＭＯＳＦＥＴ１０２に
はゲート電極１０３、ゲート電極１０３を挟んだソース
拡散層１１０（１１０ａ）とドレイン拡散層１１１、が
形成されている。そして、ソース拡散層１１０（１１０
ａ）はソースコンタクト孔１１２を通してソース電極１
１３に接続され、ドレイン拡散層１１１はドレインコン
タクト孔１１４を通してドレイン電極１１５に接続され
る。
はゲート電極１０３、ゲート電極１０３を挟んだソース
拡散層１１０（１１０ａ）とドレイン拡散層１１１、が
形成されている。そして、ソース拡散層１１０（１１０
ａ）はソースコンタクト孔１１２を通してソース電極１
１３に接続され、ドレイン拡散層１１１はドレインコン
タクト孔１１４を通してドレイン電極１１５に接続され
る。
【０００７】このようにして、ＰチャネルＭＯＳＦＥＴ
１０１とＮチャネルＭＯＳＦＥＴ１０２のドレイン電極
１０９，１１５は共にスルーホール（図示せず）を通し
て配線層１１６に接続されている。また、ＰチャネルＭ
ＯＳＦＥＴ１０１のソース電極１０７は電源配線（図示
せず）に、ＮチャネルＭＯＳＦＥＴ１０２のソース電極
１１３はＧＮＤ配線（図示せず）にそれぞれ接続されて
いる。
１０１とＮチャネルＭＯＳＦＥＴ１０２のドレイン電極
１０９，１１５は共にスルーホール（図示せず）を通し
て配線層１１６に接続されている。また、ＰチャネルＭ
ＯＳＦＥＴ１０１のソース電極１０７は電源配線（図示
せず）に、ＮチャネルＭＯＳＦＥＴ１０２のソース電極
１１３はＧＮＤ配線（図示せず）にそれぞれ接続されて
いる。
【０００８】次に、図９に基づいて断面形状を説明す
る。図９に示すように、半導体基板１１７表面にソース
拡散層１０４，１０４ａ、ゲート絶縁膜１１８を介して
ゲート電極１０３が形成されている。そして、ソース拡
散層１０４，１０４ａはそれぞれソースプラグ１１９を
通してソース電極１０７に接続され、ドレイン拡散層１
０５はドレインプラグ１２０通してドレイン電極１０９
に接続されている。また、ドレイン電極１０９はスルー
ホールプラグ１２１を通して配線層１１６に接続され
る。ここで、ソースプラグ１１９、ドレインプラグ１２
０は共にコンタクト孔に充填された導電体で構成され
る。同様に、スルーホールプラグもスルーホールに充填
された導電体で構成される。
る。図９に示すように、半導体基板１１７表面にソース
拡散層１０４，１０４ａ、ゲート絶縁膜１１８を介して
ゲート電極１０３が形成されている。そして、ソース拡
散層１０４，１０４ａはそれぞれソースプラグ１１９を
通してソース電極１０７に接続され、ドレイン拡散層１
０５はドレインプラグ１２０通してドレイン電極１０９
に接続されている。また、ドレイン電極１０９はスルー
ホールプラグ１２１を通して配線層１１６に接続され
る。ここで、ソースプラグ１１９、ドレインプラグ１２
０は共にコンタクト孔に充填された導電体で構成され
る。同様に、スルーホールプラグもスルーホールに充填
された導電体で構成される。
【０００９】このようなインバータを構成するＭＯＳＦ
ＥＴが微細化されてくると、ソース電極１０７とドレイ
ン電極１０９間の距離Ｘ、更にはゲート電極１０３とド
レインプラグ１２０間の距離Ｙは共に小さくなる。
ＥＴが微細化されてくると、ソース電極１０７とドレイ
ン電極１０９間の距離Ｘ、更にはゲート電極１０３とド
レインプラグ１２０間の距離Ｙは共に小さくなる。
【００１０】
【発明が解決しようとする課題】上述した従来のような
技術では、先述したような寄生容量の問題が回避できな
い。以下、図９乃至図１１に基づいて詳細に説明する。
技術では、先述したような寄生容量の問題が回避できな
い。以下、図９乃至図１１に基づいて詳細に説明する。
【００１１】図１０は、横軸にソース電極１０７とドレ
イン電極１０９間の距離Ｘがとられ、縦軸にドレイン電
極１０９の単位長当たりの寄生容量値が示されている。
ここで、ソース電極とドレイン電極間の層間絶縁膜はシ
リコン酸化膜である。図１０から明らかのように、距離
Ｘが小さくなるに従って寄生容量値は増大する。特に、
ソース電極とドレイン電極の距離Ｘが１μｍ以下になる
と、寄生容量値の増大は非常に顕著になることが判る。
イン電極１０９間の距離Ｘがとられ、縦軸にドレイン電
極１０９の単位長当たりの寄生容量値が示されている。
ここで、ソース電極とドレイン電極間の層間絶縁膜はシ
リコン酸化膜である。図１０から明らかのように、距離
Ｘが小さくなるに従って寄生容量値は増大する。特に、
ソース電極とドレイン電極の距離Ｘが１μｍ以下になる
と、寄生容量値の増大は非常に顕著になることが判る。
【００１２】図１１は、横軸にゲート電極１０３とドレ
インプラグ１２０（コンタクト孔）間の距離Ｙがとら
れ、縦軸にゲート電極の単位長当たりの寄生容量値が示
されている。図１１から明らかのように、距離Ｙが小さ
くなるに従って寄生容量値は増大する。この場合は、特
に距離Ｙが０．２μｍ以下になると、寄生容量値の増大
は非常に顕著になる。
インプラグ１２０（コンタクト孔）間の距離Ｙがとら
れ、縦軸にゲート電極の単位長当たりの寄生容量値が示
されている。図１１から明らかのように、距離Ｙが小さ
くなるに従って寄生容量値は増大する。この場合は、特
に距離Ｙが０．２μｍ以下になると、寄生容量値の増大
は非常に顕著になる。
【００１３】このように半導体集積回路の高集積化ある
いは高速化に伴うＭＯＳＦＥＴ構造の微細化により、Ｍ
ＯＳＦＥＴ領域での寄生容量の増加が顕在化してくる。
このような問題は、半導体集積回路の設計寸法の縮小と
ともにより顕在化するようになる。
いは高速化に伴うＭＯＳＦＥＴ構造の微細化により、Ｍ
ＯＳＦＥＴ領域での寄生容量の増加が顕在化してくる。
このような問題は、半導体集積回路の設計寸法の縮小と
ともにより顕在化するようになる。
【００１４】本発明の目的は、半導体集積回路を構成す
る半導体素子、特に、ＭＯＳＦＥＴが微細化されても、
半導体素子領域の寄生容量が容易に低減できる半導体集
積回路を提供することにある。
る半導体素子、特に、ＭＯＳＦＥＴが微細化されても、
半導体素子領域の寄生容量が容易に低減できる半導体集
積回路を提供することにある。
【００１５】
【課題を解決するための手段】このために本発明の半導
体集積回路では、半導体素子を構成し互いに隣接する電
極のうち、一方の電極のパターンのみが分割されて他方
の電極と同一層に形成され、前記一方の電極は別の層に
設けられた配線層に接続されている。ここで、前記半導
体素子がＭＯＳＦＥＴの場合には、前記互いに隣接する
電極はソース拡散層上およびドレイン拡散層上に設けら
れている。すなわち、それぞれソース電極、ドレイン電
極となっている。ここで、前記分割された電極は１個の
コンタクト孔を通して前記ソース拡散層あるいはドレイ
ン拡散層に接続されている。また、前記ソース拡散層あ
るいはドレイン拡散層表面には、シリサイド層が形成さ
れている。
体集積回路では、半導体素子を構成し互いに隣接する電
極のうち、一方の電極のパターンのみが分割されて他方
の電極と同一層に形成され、前記一方の電極は別の層に
設けられた配線層に接続されている。ここで、前記半導
体素子がＭＯＳＦＥＴの場合には、前記互いに隣接する
電極はソース拡散層上およびドレイン拡散層上に設けら
れている。すなわち、それぞれソース電極、ドレイン電
極となっている。ここで、前記分割された電極は１個の
コンタクト孔を通して前記ソース拡散層あるいはドレイ
ン拡散層に接続されている。また、前記ソース拡散層あ
るいはドレイン拡散層表面には、シリサイド層が形成さ
れている。
【００１６】そして、前記電極と前記配線層とは同種の
金属材料で構成され、この金属材料はアルミ系の金属膜
である。あるいは、前記電極と前記配線層とは互いに異
種の金属材料で構成され、電極がアルミ系の金属膜で形
成され配線層がタングステン膜で形成されている。
金属材料で構成され、この金属材料はアルミ系の金属膜
である。あるいは、前記電極と前記配線層とは互いに異
種の金属材料で構成され、電極がアルミ系の金属膜で形
成され配線層がタングステン膜で形成されている。
【００１７】そして、インバータ回路を構成するＰチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのドレイン
電極が分割して形成されている。
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのドレイン
電極が分割して形成されている。
【００１８】このように半導体素子を構成する一方の電
極を分割することで、互いに隣接する電極間に生じる寄
生容量が低減するようになる。また、半導体素子がＭＯ
ＳＦＥＴの場合には、ソースあるいはドレイン用の拡散
層と上記電極とを接続するコンタクトプラグとゲート電
極間に生じる寄生容量も同時に低減するになる。そし
て、寄生容量は低減し半導体集積回路の動作速度が向上
するようになる。このような効果は、半導体素子の微細
化と共により顕著になる。
極を分割することで、互いに隣接する電極間に生じる寄
生容量が低減するようになる。また、半導体素子がＭＯ
ＳＦＥＴの場合には、ソースあるいはドレイン用の拡散
層と上記電極とを接続するコンタクトプラグとゲート電
極間に生じる寄生容量も同時に低減するになる。そし
て、寄生容量は低減し半導体集積回路の動作速度が向上
するようになる。このような効果は、半導体素子の微細
化と共により顕著になる。
【００１９】
【発明の実施の形態】次に、図１と図２に基づいて本発
明の第１の実施の形態について説明する。図１は、ＣＭ
ＯＳで構成されるインバータの平面図であり、図２
（ａ）は、図１に記すＡ−Ｂで切断した断面を、図２
（ｂ）は、図１に記すＣ−Ｄで切断した断面を、それぞ
れ模式的に示したものである。
明の第１の実施の形態について説明する。図１は、ＣＭ
ＯＳで構成されるインバータの平面図であり、図２
（ａ）は、図１に記すＡ−Ｂで切断した断面を、図２
（ｂ）は、図１に記すＣ−Ｄで切断した断面を、それぞ
れ模式的に示したものである。
【００２０】図１に示すように、従来の技術と同様に、
インバータの負荷部となるＰチャネルＭＯＳＦＥＴ１、
インバータの駆動部となるＮチャネルＭＯＳＦＥＴ２が
形成されている。そして、ＰチャネルＭＯＳＦＥＴ１に
はゲート電極３、ゲート電極３を挟んだソース拡散層４
（４ａ）とドレイン拡散層５、が形成されている。ここ
で、これらの拡散層上にはシリサイド層が形成されてい
る。そして、ソース拡散層４（４ａ）は複数のソースコ
ンタクト孔６を通してソース電極７に接続されている。
インバータの負荷部となるＰチャネルＭＯＳＦＥＴ１、
インバータの駆動部となるＮチャネルＭＯＳＦＥＴ２が
形成されている。そして、ＰチャネルＭＯＳＦＥＴ１に
はゲート電極３、ゲート電極３を挟んだソース拡散層４
（４ａ）とドレイン拡散層５、が形成されている。ここ
で、これらの拡散層上にはシリサイド層が形成されてい
る。そして、ソース拡散層４（４ａ）は複数のソースコ
ンタクト孔６を通してソース電極７に接続されている。
【００２１】そして、本発明の特徴として、ドレイン拡
散層５上に分割ドレイン電極８が形成される。この分割
ドレイン電極８は、小さくパターン分割されたドレイン
電極である。このような分割ドレイン電極８下にはドレ
インコンタクト孔９が設けられ、このドレインコンタク
ト孔９を通して、分割ドレイン電極８はドレイン拡散層
５上のシリサイド層に接続されている。
散層５上に分割ドレイン電極８が形成される。この分割
ドレイン電極８は、小さくパターン分割されたドレイン
電極である。このような分割ドレイン電極８下にはドレ
インコンタクト孔９が設けられ、このドレインコンタク
ト孔９を通して、分割ドレイン電極８はドレイン拡散層
５上のシリサイド層に接続されている。
【００２２】図１に示すように、同様に、ＮチャネルＭ
ＯＳＦＥＴ２にはゲート電極３、ゲート電極３を挟んだ
ソース拡散層１０（１０ａ）とドレイン拡散層１１、が
形成されている。そして、ソース拡散層１０（１０ａ）
はソースコンタクト孔１２を通してソース電極１３に接
続されている。
ＯＳＦＥＴ２にはゲート電極３、ゲート電極３を挟んだ
ソース拡散層１０（１０ａ）とドレイン拡散層１１、が
形成されている。そして、ソース拡散層１０（１０ａ）
はソースコンタクト孔１２を通してソース電極１３に接
続されている。
【００２３】そして、ドレイン拡散層１１上に、上述し
たのと同様な分割ドレイン電極１４が形成される。この
ような分割ドレイン電極１４下にもドレインコンタクト
孔１５がそれぞれ設けられ、このドレインコンタクト孔
１５を通して、分割ドレイン電極１４がドレイン拡散層
１１上のシリサイド層に接続されている。
たのと同様な分割ドレイン電極１４が形成される。この
ような分割ドレイン電極１４下にもドレインコンタクト
孔１５がそれぞれ設けられ、このドレインコンタクト孔
１５を通して、分割ドレイン電極１４がドレイン拡散層
１１上のシリサイド層に接続されている。
【００２４】そして、ＰチャネルＭＯＳＦＥＴ１とＮチ
ャネルＭＯＳＦＥＴ２の分割ドレイン電極８，１４は共
にスルーホールを通して配線層１６に接続されている。
ャネルＭＯＳＦＥＴ２の分割ドレイン電極８，１４は共
にスルーホールを通して配線層１６に接続されている。
【００２５】次に、図２（ａ）に基づいて断面形状を説
明する。図２（ａ）に示すように、半導体基板１７表面
にソース拡散層４，４ａ、ゲート絶縁膜１８を介してゲ
ート電極３が形成されている。そして、ソース拡散層
４，４ａはそれぞれソースプラグ１９を通してソース電
極７に接続されている。ここで、ソースプラグ１９はコ
ンタクト孔６に充填された導電体で構成される。
明する。図２（ａ）に示すように、半導体基板１７表面
にソース拡散層４，４ａ、ゲート絶縁膜１８を介してゲ
ート電極３が形成されている。そして、ソース拡散層
４，４ａはそれぞれソースプラグ１９を通してソース電
極７に接続されている。ここで、ソースプラグ１９はコ
ンタクト孔６に充填された導電体で構成される。
【００２６】図２（ａ）に示すように、この領域では、
ドレイン拡散層５上には分割ドレイン電極８は全く形成
されていない。このようにして、図１で説明した配線層
１６は、層間絶縁膜を介してドレイン拡散層５上に形成
されることになる。
ドレイン拡散層５上には分割ドレイン電極８は全く形成
されていない。このようにして、図１で説明した配線層
１６は、層間絶縁膜を介してドレイン拡散層５上に形成
されることになる。
【００２７】これに対して、図２（ｂ）に示すように、
図１のＣ−Ｄの切断領域では、ソース電極７と同層に分
割ドレイン電極８が形成されている。この分割ドレイン
電極８はドレインプラグ２０を通してドレイン拡散層５
に接続される。ここで、図示していないがドレイン拡散
層５表面にはシリサイド層が形成されている。更に、分
割ドレイン電極８上にスルーホールプラグ２１が形成さ
れ、このスルーホールプラグ２１を通して分割ドレイン
電極８は配線層１６に接続される。
図１のＣ−Ｄの切断領域では、ソース電極７と同層に分
割ドレイン電極８が形成されている。この分割ドレイン
電極８はドレインプラグ２０を通してドレイン拡散層５
に接続される。ここで、図示していないがドレイン拡散
層５表面にはシリサイド層が形成されている。更に、分
割ドレイン電極８上にスルーホールプラグ２１が形成さ
れ、このスルーホールプラグ２１を通して分割ドレイン
電極８は配線層１６に接続される。
【００２８】この実施の形態では、ソース電極７，１３
および分割ドレイン電極８，１４が第１層目のアルミ系
金属層で形成され、配線層１６は第２層目のアルミ系金
属層で形成される。あるいは、ソース電極７，１３およ
び分割ドレイン電極８，１４はアルミ系金属層で形成さ
れ、配線層１６が異種材料のタングステンで形成され
る。
および分割ドレイン電極８，１４が第１層目のアルミ系
金属層で形成され、配線層１６は第２層目のアルミ系金
属層で形成される。あるいは、ソース電極７，１３およ
び分割ドレイン電極８，１４はアルミ系金属層で形成さ
れ、配線層１６が異種材料のタングステンで形成され
る。
【００２９】本発明では、上述したように、ドレイン拡
散層５上には分割ドレイン電極が形成される。このため
に、従来の技術で説明したソース電極とドレイン電極と
の間の寄生容量、並びに、ゲート電極とドレインプラグ
間の寄生容量が、共に低減するようになる。これらの効
果については詳細に後述される。
散層５上には分割ドレイン電極が形成される。このため
に、従来の技術で説明したソース電極とドレイン電極と
の間の寄生容量、並びに、ゲート電極とドレインプラグ
間の寄生容量が、共に低減するようになる。これらの効
果については詳細に後述される。
【００３０】次に、図３に基づいて本発明の第２の実施
の形態について説明する。図３は、基本的には第１の実
施の形態と同じである。この場合は、上述した分割ドレ
イン電極の数が少なくなるように形成される点が第１の
実施の形態の場合と異なる。それ以外は第１の実施の形
態と同じである。以下、第１の実施の形態と異なるとこ
ろを説明することにする。
の形態について説明する。図３は、基本的には第１の実
施の形態と同じである。この場合は、上述した分割ドレ
イン電極の数が少なくなるように形成される点が第１の
実施の形態の場合と異なる。それ以外は第１の実施の形
態と同じである。以下、第１の実施の形態と異なるとこ
ろを説明することにする。
【００３１】図２に示すように、図１で説明したのと同
様に、ＰチャネルＭＯＳＦＥＴ１のドレイン拡散層５上
に分割ドレイン電極８が形成される。しかし、この場合
の分割ドレイン電極の数は第１の実施の形態の場合より
少なくなっている。そして、それぞれの分割ドレイン電
極８下にドレインコンタクト孔９が設けられている。同
様に、ＮチャネルＭＯＳＦＥＴ２のドレイン拡散層１１
上に分割ドレイン電極１４が形成される。この場合の分
割ドレイン電極の数も第１の実施の形態の場合より少な
くなっている。そして、それぞれの分割ドレイン電極１
４下にドレインコンタクト孔１５が設けられている。
様に、ＰチャネルＭＯＳＦＥＴ１のドレイン拡散層５上
に分割ドレイン電極８が形成される。しかし、この場合
の分割ドレイン電極の数は第１の実施の形態の場合より
少なくなっている。そして、それぞれの分割ドレイン電
極８下にドレインコンタクト孔９が設けられている。同
様に、ＮチャネルＭＯＳＦＥＴ２のドレイン拡散層１１
上に分割ドレイン電極１４が形成される。この場合の分
割ドレイン電極の数も第１の実施の形態の場合より少な
くなっている。そして、それぞれの分割ドレイン電極１
４下にドレインコンタクト孔１５が設けられている。
【００３２】この第２の実施の形態では、分割ドレイン
電極の数が第１の実施の形態の場合より少なくなってい
る。このために、上述した寄生容量が更に低減するよう
になる。
電極の数が第１の実施の形態の場合より少なくなってい
る。このために、上述した寄生容量が更に低減するよう
になる。
【００３３】次に、本発明の上述した第１および第２の
実施の形態の効果について調べるために、発振回路（リ
ングオシレータ）を作製し検討した。その効果について
図４と図５に基づいて説明する。図４は発振回路を構成
するインバータチェーンの一部すなわちインバータ１と
インバータ２の等価回路となっている。
実施の形態の効果について調べるために、発振回路（リ
ングオシレータ）を作製し検討した。その効果について
図４と図５に基づいて説明する。図４は発振回路を構成
するインバータチェーンの一部すなわちインバータ１と
インバータ２の等価回路となっている。
【００３４】図４で使用されるＭＯＳＦＥＴの設計基準
は０．３μｍである。そして、その構造は第１図乃至第
３図あるいは図８および図９で説明したものとなってい
る。ここで、ＰチャネルＭＯＳＦＥＴであるＰ１、Ｐ２
のゲート長とゲート幅は、それぞれ０．３２μｍ、１０
μｍであり、ゲート絶縁膜の膜厚は６ｎｍである。同様
に、ＮチャネルＭＯＳＦＥＴであるＮ１、Ｎ２のゲート
長とゲート幅は、それぞれ０．３μｍ、１０μｍであ
り、ゲート絶縁膜の膜厚は６ｎｍである。そして、ソー
ス電極と分割ドレイン電極は膜厚０．５μｍの第１層目
のアルミ合金膜で形成され、配線層は第２層目のアルミ
合金膜で形成されている。
は０．３μｍである。そして、その構造は第１図乃至第
３図あるいは図８および図９で説明したものとなってい
る。ここで、ＰチャネルＭＯＳＦＥＴであるＰ１、Ｐ２
のゲート長とゲート幅は、それぞれ０．３２μｍ、１０
μｍであり、ゲート絶縁膜の膜厚は６ｎｍである。同様
に、ＮチャネルＭＯＳＦＥＴであるＮ１、Ｎ２のゲート
長とゲート幅は、それぞれ０．３μｍ、１０μｍであ
り、ゲート絶縁膜の膜厚は６ｎｍである。そして、ソー
ス電極と分割ドレイン電極は膜厚０．５μｍの第１層目
のアルミ合金膜で形成され、配線層は第２層目のアルミ
合金膜で形成されている。
【００３５】図４に示すように、ＰチャネルＭＯＳＦＥ
ＴであるＰ１あるいはＰ２のソース電極−ドレイン電極
（分割ドレイン電極）間には寄生容量Ｃｐｄが形成され
ている。同様に、ＮチャネルＭＯＳＦＥＴであるＮ１あ
るいはＮ２のソース電極−ドレイン電極（分割ドレイン
電極）間にも寄生容量Ｃｎｄが形成されている。
ＴであるＰ１あるいはＰ２のソース電極−ドレイン電極
（分割ドレイン電極）間には寄生容量Ｃｐｄが形成され
ている。同様に、ＮチャネルＭＯＳＦＥＴであるＮ１あ
るいはＮ２のソース電極−ドレイン電極（分割ドレイン
電極）間にも寄生容量Ｃｎｄが形成されている。
【００３６】そして、ＰチャネルＭＯＳＦＥＴであるＰ
１あるいはＰ２のゲート電極−ドレインプラグ間に寄生
容量Ｃｐｇが形成され、ＮチャネルＭＯＳＦＥＴである
Ｎ１あるいはＮ２のゲート電極−ドレインプラグ間に寄
生容量Ｃｎｇが形成されている。ここで、インバータ１
のゲート電極に入力端子ＩＮ１が接続され、インバータ
１の出力が先述した配線層を通ってインバータ２の入力
端子ＩＮ２に接続されている。
１あるいはＰ２のゲート電極−ドレインプラグ間に寄生
容量Ｃｐｇが形成され、ＮチャネルＭＯＳＦＥＴである
Ｎ１あるいはＮ２のゲート電極−ドレインプラグ間に寄
生容量Ｃｎｇが形成されている。ここで、インバータ１
のゲート電極に入力端子ＩＮ１が接続され、インバータ
１の出力が先述した配線層を通ってインバータ２の入力
端子ＩＮ２に接続されている。
【００３７】従来の技術の場合の寄生容量の総計（寄生
容量Ｃｐｄ＋寄生容量Ｃｎｄ＋寄生容量Ｃｐｇ＋寄生容
量Ｃｎｇ）を１とすると、上記の第１の実施の形態の場
合の寄生容量の総計は約１２％削減した。同様に、第２
の実施の形態の場合ではこの寄生容量の総計は２７％削
減した。
容量Ｃｐｄ＋寄生容量Ｃｎｄ＋寄生容量Ｃｐｇ＋寄生容
量Ｃｎｇ）を１とすると、上記の第１の実施の形態の場
合の寄生容量の総計は約１２％削減した。同様に、第２
の実施の形態の場合ではこの寄生容量の総計は２７％削
減した。
【００３８】発明者は、このようなインバータ２３段で
構成した発振回路より、信号の遅延を求めた。その結果
が図５に示されている。ここで、横軸にはインバータ１
段当たりの寄生容量が示されている。この横軸では、従
来の技術の場合、インバータ１段当たりの寄生容量が１
００にしてある。また、縦軸にはインバータ１段当たり
の信号遅延が示され、従来の技術の場合の遅延が１００
にしてある。
構成した発振回路より、信号の遅延を求めた。その結果
が図５に示されている。ここで、横軸にはインバータ１
段当たりの寄生容量が示されている。この横軸では、従
来の技術の場合、インバータ１段当たりの寄生容量が１
００にしてある。また、縦軸にはインバータ１段当たり
の信号遅延が示され、従来の技術の場合の遅延が１００
にしてある。
【００３９】図５から判るように、第１の実施の形態の
場合では、上記信号の遅延は従来の場合より１０％程度
低減し信号伝達が速くなる。同様に、第２の実施の形態
の場合では、信号の遅延は従来の場合より２０％程度低
減するようになる。
場合では、上記信号の遅延は従来の場合より１０％程度
低減し信号伝達が速くなる。同様に、第２の実施の形態
の場合では、信号の遅延は従来の場合より２０％程度低
減するようになる。
【００４０】本発明の効果を実証するための発振回路の
作製は、現状で安定している工程を通して行われてい
る。今後、半導体素子の設計基準が０．１μｍ程度に微
細化されてくると、本発明の効果はより顕著になる。こ
のような微細化での本発明の効果は、従来の技術で図１
０と図１１に基づいて説明したことからも容易に推察で
きる。
作製は、現状で安定している工程を通して行われてい
る。今後、半導体素子の設計基準が０．１μｍ程度に微
細化されてくると、本発明の効果はより顕著になる。こ
のような微細化での本発明の効果は、従来の技術で図１
０と図１１に基づいて説明したことからも容易に推察で
きる。
【００４１】次に、図６および図７に基づいて本発明の
第３の実施の形態および第４の実施の形態について説明
する。第３および第４の実施の形態は、基本的には第１
の実施の形態と同じである。以下、第１の実施の形態と
異なるところを説明することにする。
第３の実施の形態および第４の実施の形態について説明
する。第３および第４の実施の形態は、基本的には第１
の実施の形態と同じである。以下、第１の実施の形態と
異なるところを説明することにする。
【００４２】本発明の第３の実施の形態では、図６に示
すように、ＰチャネルＭＯＳＦＥＴ１のドレイン拡散層
５上に分割ドレイン電極８が形成される。そして、それ
ぞれの分割ドレイン電極８下にドレインコンタクト孔９
が設けられている。同様に、ＮチャネルＭＯＳＦＥＴ２
のドレイン拡散層１１上に分割ドレイン電極１４が形成
され、それぞれの分割ドレイン電極１４下にドレインコ
ンタクト孔１５が設けられている。そして、この実施の
形態では、上記分割ドレイン電極８ａが第１の実施の形
態で説明した配線層の役割をする。このような構成によ
りこの領域での多層配線が可能となり高密度配線が容易
になる。
すように、ＰチャネルＭＯＳＦＥＴ１のドレイン拡散層
５上に分割ドレイン電極８が形成される。そして、それ
ぞれの分割ドレイン電極８下にドレインコンタクト孔９
が設けられている。同様に、ＮチャネルＭＯＳＦＥＴ２
のドレイン拡散層１１上に分割ドレイン電極１４が形成
され、それぞれの分割ドレイン電極１４下にドレインコ
ンタクト孔１５が設けられている。そして、この実施の
形態では、上記分割ドレイン電極８ａが第１の実施の形
態で説明した配線層の役割をする。このような構成によ
りこの領域での多層配線が可能となり高密度配線が容易
になる。
【００４３】以上の第１乃至第３の実施の形態では、分
割ドレイン電極と配線層とを接続するスルーホールはド
レインコンタクト孔上に形成されていた。本発明の第４
の実施の形態では、図７に示すように、このスルーホー
ル２２はドレインコンタクト孔９とは別のところに設け
られる。その他は第２の実施の形態の場合とほぼ同じで
ある。
割ドレイン電極と配線層とを接続するスルーホールはド
レインコンタクト孔上に形成されていた。本発明の第４
の実施の形態では、図７に示すように、このスルーホー
ル２２はドレインコンタクト孔９とは別のところに設け
られる。その他は第２の実施の形態の場合とほぼ同じで
ある。
【００４４】上記の実施の形態では、半導体集積回路を
構成する半導体素子がＭＯＳＦＥＴの場合について説明
されている。本発明はこれに限定されるものではなく、
ダイオード、抵抗体あるいはキャパシタ等でも同様に適
用できる。
構成する半導体素子がＭＯＳＦＥＴの場合について説明
されている。本発明はこれに限定されるものではなく、
ダイオード、抵抗体あるいはキャパシタ等でも同様に適
用できる。
【００４５】これらの半導体素子の場合、半導体素子を
構成する隣接した電極のうち、一つの電極が分割され
る。そして、分割された電極は、別の層に設けられる配
線層で互いに接続されるようになる。
構成する隣接した電極のうち、一つの電極が分割され
る。そして、分割された電極は、別の層に設けられる配
線層で互いに接続されるようになる。
【００４６】
【発明の効果】以上に説明したように、本発明では、半
導体素子を構成し互いに隣接する電極のうち一方の電極
のパターンのみが分割されて他方の電極と同一層に形成
される。そして、分割された電極は、別の層に設けられ
た配線層に接続される。ここで、半導体素子がＭＯＳＦ
ＥＴの場合には、互いに隣接する電極はソース拡散層上
およびドレイン拡散層上に設けられる。すなわち、それ
ぞれソース電極、ドレイン電極となっている。また、分
割された電極は１個のコンタクト孔を通してソース拡散
層あるいはドレイン拡散層に接続される。
導体素子を構成し互いに隣接する電極のうち一方の電極
のパターンのみが分割されて他方の電極と同一層に形成
される。そして、分割された電極は、別の層に設けられ
た配線層に接続される。ここで、半導体素子がＭＯＳＦ
ＥＴの場合には、互いに隣接する電極はソース拡散層上
およびドレイン拡散層上に設けられる。すなわち、それ
ぞれソース電極、ドレイン電極となっている。また、分
割された電極は１個のコンタクト孔を通してソース拡散
層あるいはドレイン拡散層に接続される。
【００４７】このように半導体素子を構成する一方の電
極を分割することで、互いに隣接する電極間に生じる寄
生容量は大幅に低減するようになる。そして、半導体素
子がＭＯＳＦＥＴの場合には、ソースあるいはドレイン
用の拡散層と上記電極とを接続するコンタクトプラグと
ゲート電極間に生じる寄生容量も同時に低減するにな
る。
極を分割することで、互いに隣接する電極間に生じる寄
生容量は大幅に低減するようになる。そして、半導体素
子がＭＯＳＦＥＴの場合には、ソースあるいはドレイン
用の拡散層と上記電極とを接続するコンタクトプラグと
ゲート電極間に生じる寄生容量も同時に低減するにな
る。
【００４８】このために、半導体素子の領域にある寄生
容量は低減し、半導体集積回路の動作速度が向上するよ
うになる。特に、このような効果は、半導体集積回路の
設計寸法が縮小化することにより顕在化するようにな
る。
容量は低減し、半導体集積回路の動作速度が向上するよ
うになる。特に、このような効果は、半導体集積回路の
設計寸法が縮小化することにより顕在化するようにな
る。
【図１】本発明の第１の実施の形態を説明するためのイ
ンバータの平面図である。
ンバータの平面図である。
【図２】本発明の第１の実施の形態を説明するための模
式的な断面図である。
式的な断面図である。
【図３】本発明の第２の実施の形態を説明するためのイ
ンバータの平面図である。
ンバータの平面図である。
【図４】本発明の効果を説明するためのインバータチェ
ーンの等価回路図である。
ーンの等価回路図である。
【図５】本発明の効果を説明するための信号の伝達遅延
を示すグラフである。
を示すグラフである。
【図６】本発明の第３の実施の形態を説明するためのイ
ンバータの平面図である。
ンバータの平面図である。
【図７】本発明の第４の実施の形態を説明するためのイ
ンバータの平面図である。
ンバータの平面図である。
【図８】従来の技術を説明するためのインバータの平面
図である。
図である。
【図９】従来の技術を説明するための模式的な断面図で
ある。
ある。
【図１０】従来の技術の課題を説明するためのグラフで
ある。
ある。
【図１１】従来の技術の課題を説明するためのグラフで
ある。
ある。
１，Ｐ１，Ｐ２ ＰチャネルＭＯＳＦＥＴ ２，Ｎ１，Ｎ２ ＮチャネルＭＯＳＦＥＴ ３ ゲート電極 ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ 配線層 ４，４ａ，１０，１０ａ ソース拡散層 ５，１１ ドレイン拡散層 ６，１２ ソースコンタクト孔 ７，１３ ソース電極 ８，８ａ，１４ 分割ドレイン電極 ９，１５ ドレインコンタクト孔 １６ 配線層 １７ 半導体基板 １８ ゲート絶縁膜 １９ ソースプラグ ２０ ドレインプラグ ２１ スルーホールプラグ ２２ スルーホール ＩＮ１，ＩＮ２ 入力端子 Ｃｐｄ、Ｃｎｄ、Ｃｐｇ、Ｃｎｇ 寄生容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上野 好典 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 4M104 BB24 CC01 GG09 GG10 GG14 5F033 HH09 HH19 JJ09 KK07 KK09 MM05 NN02 XX24 5F040 DA00 DA01 DA11 DB03 EH02 EH08 EJ03 5F048 AA08 AB04 AC03 BA01 BF02 BF06 BF07 BF16
Claims (9)
- 【請求項１】 半導体素子を構成し互いに隣接する電極
のうち、一方の電極のパターンのみが分割されて他方の
電極と同一層に形成され、前記一方の電極は別の層に設
けた配線層に接続されていることを特徴とする半導体集
積回路。 - 【請求項２】 前記半導体素子が絶縁ゲート電界効果ト
ランジスタであり、前記互いに隣接する電極がソース拡
散層上およびドレイン拡散層上に設けられていることを
特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記分割された電極は１個のコンタクト
孔を通して前記ソース拡散層あるいはドレイン拡散層に
接続されていることを特徴とする請求項２記載の半導体
集積回路。 - 【請求項４】 前記ソース拡散層あるいはドレイン拡散
層表面にシリサイド層が形成されていることを特徴とす
る請求項２または請求項３記載の半導体集積回路。 - 【請求項５】 前記電極と前記配線層とは同種の金属材
料で構成されていることを特徴とする請求項１、請求項
２、請求項３または請求項４記載の半導体集積回路。 - 【請求項６】 前記金属材料がアルミ系の金属膜である
ことを特徴とする請求項５記載の半導体集積回路。 - 【請求項７】 前記電極と前記配線層とは互いに異種の
金属材料で構成されていることを特徴とする請求項１、
請求項２、請求項３または請求項４記載の半導体集積回
路。 - 【請求項８】 前記電極はアルミ系の金属膜で形成され
前記配線層はタングステン膜で形成されていることを特
徴とする請求項７記載の半導体集積回路。 - 【請求項９】 インバータを構成するＰチャネルＭＯＳ
ＦＥＴとＮチャネルＭＯＳＦＥＴのドレイン電極が分割
して形成されていることを特徴とする請求項２から請求
項８のうち１つの請求項に記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20345399A JP3415499B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体集積回路 |
| US09/616,538 US6501108B1 (en) | 1999-07-16 | 2000-07-14 | Semiconductor integrated circuit |
| KR10-2000-0040461A KR100376358B1 (ko) | 1999-07-16 | 2000-07-14 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20345399A JP3415499B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036073A true JP2001036073A (ja) | 2001-02-09 |
| JP3415499B2 JP3415499B2 (ja) | 2003-06-09 |
Family
ID=16474380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20345399A Expired - Fee Related JP3415499B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6501108B1 (ja) |
| JP (1) | JP3415499B2 (ja) |
| KR (1) | KR100376358B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147756A (ja) * | 2004-11-18 | 2006-06-08 | Sony Corp | 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ |
| US7106092B2 (en) | 2002-10-23 | 2006-09-12 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
| JP2016171102A (ja) * | 2015-03-11 | 2016-09-23 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ |
Families Citing this family (9)
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|---|---|---|---|---|
| US20040119101A1 (en) * | 2002-12-23 | 2004-06-24 | Gerhard Schrom | Contact layout for MOSFETs under tensile strain |
| US7724424B2 (en) | 2006-04-21 | 2010-05-25 | Sumitomo Electric Industries, Ltd. | Optical module and optical amplification module |
| US9401324B2 (en) * | 2013-07-05 | 2016-07-26 | Kabushiki Kaisha Toshiba | Semiconductor device having an on die termination circuit |
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