JP2006147756A - 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ - Google Patents

Abstract

【課題】高周波半導体回路のトランジスタユニットの各電極引き出しノードまでの配線およびコンタクトを最適化する。
【解決手段】配線およびコンタクトの構成に応じて変化する等価回路パラメータのうち、ゲート配線、ソース配線およびドレイン配線の各配線間の結合容量、ならびに、各配線と半導体基板と間の結合容量について、高周波トランジスタの高周波特性に対する感度を測定する（ステップＳＴ２１）。この感度に基づいて、ゲート配線、ソース配線およびドレイン配線の階層レベルを各々決定する（ステップＳＴ２２）。そして、決定した各階層レベルにおけるゲート配線、ソース配線およびドレイン配線のパターンと、各配線間あるいは配線とトランジスタ部とを接続するコンタクトの配置と大きさとを設計する（ステップＳＴ２３）。
【選択図】図１７

Description

本発明は、高周波半導体回路のトランジスタユニットの各電極引き出しノードまでの配線およびコンタクトを最適化するための高周波トランジスタの設計方法と、マルチフィンガーゲートを有する高周波トランジスタとに関する。

近年、微細ＣＭＯＳ技術においては、電流利得遮断周波数ｆｔが１００ＧＨｚを超える特性が得られるようになってきている。このため、たとえばワイヤレスＬＡＮやＢｌｕｅ−ｔｏｏｔｈ等の高周波通信に、従来の３−５属半導体（ＧａＡｓ、ＩｎＰ）を用いたＭＥＳＦＥＴやバイポーラトランジスタに代わり、ＣＭＯＳトランジスタが使われ始めてきている。
ＣＭＯＳトランジスタは、その低コストに加え、高い電流利得遮断周波数ｆｔや最大発振周波数ｆｍａｘによる周波数特性の改善が進んでいる。また、ＣＭＯＳトランジスタ回路は、デジタル回路の高集積化が容易で、これとアナログ回路の共存ができ、さらにＳＯＣ(System On a Chip)技術が生かせるなどの数々の利点がある。これらの理由から、比較的低い周波数の高周波回路にＣＭＯＳトランジスタが採用され、さらに高い周波数を扱う回路での、その使用が検討されている。

移動体通信用の高周波回路のデザインにおいては、消費電力やノイズのスペックが厳しく、高精度の特性予測に基づく回路設計技術が望まれている。したがって、高周波ＣＭＯＳ半導体回路の実用化には、高周波でのトランジスタ特性の高精度な予測がキーファクターとなっている。

このような高周波トランジスタの分野において、高い電流駆動能力と、高い高周波特性（上記電流利得遮断周波数ｆｔ等やノイズ特性）を確保するために、フィンガーゲートを有する高周波トランジスタが用いられている。
「フィンガーゲート」とは、実効的なゲート部として機能するゲートフィンガー部を、たとえば数十本から百数十本ほど並列かつ略平行に配置し、それらを一方または双方の終端側で連結した平面パターンを有するゲート電極のことである。ゲートフィンガー部を片側で連結したものを、いわゆる櫛形ゲートということがある。
フィンガーゲートを有する高周波トランジスタにおいて、ゲートフィンガー部間の半導体基板部分にソース領域とドレイン領域を交互に配置し、ソース領域同士、ドレイン不純物同士を、それぞれ固有の上層配線により電気的に接続し、ソース配線、ドレイン配線としてトランジスタユニットの外側に引き出す必要がある。また、ゲート電極も上層の配線によりトランジスタユニットの外側に引き出す必要がある。なお、「トランジスタユニット」は、トランジスタ部のほかに、ゲート配線、ドレイン配線およびソース配線、それらのコンタクトを含めたものの総称である。

高周波半導体回路のトランジスタユニットの設計においては、レイアウトにより高周波特性が左右される。ここでレイアウトとしては、トランジスタ部のレイアウトと、配線およびコンタクトを含むトランジスタ部より上層かつ広範囲の部分（以下、配線部という）のレイアウトがある。

とくにフィンガーゲートを有する高周波トランジスタにおいては、複雑なゲート電極形状に起因して、ゲート配線、ドレイン配線およびソース配線を引き出す配線部の構成によって高周波特性が大きく影響されやすい。しかし、いままでのフィンガーゲートを有する高周波トランジスタの設計においては、どのような点に注目して配線部の設計を行ってよいかの指針がなく、したがって最適な高周波特性を得るための設計方法に関する提案もほとんどないのが実情である。
このため、とくにレイアウト変更に際して多大な労力を費やし、このことが高周波トランジスタの設計を困難なものとしている。

本発明の課題は、ソース、ドレインあるいはゲートの配線やコンタクトといった配線部のレイアウトを変更する際に、容易かつ有効に高周波特性の維持あるいは改善が可能な手法を含む高周波トランジスタの設計方法と、高い高周波特性を得ることが可能な構成のフィンガーゲートを有する高周波トランジスタとを提供することにある。

本発明に係る高周波トランジスタの設計方法は、半導体基板に形成されているソース領域およびドレイン領域ならびにゲート電極を有するトランジスタ部と、前記ソース領域に接続されているソース配線と、前記ドレイン領域に接続されているドレイン配線と、前記ゲート電極に接続されているゲート配線とを有する高周波トランジスタに対し、前記ソース領域およびドレイン領域ならびに前記ゲート電極の各電圧供給ノードから高周波半導体回路のトランジスタユニットの各電極引き出しノードまでの配線およびコンタクトを最適化するための高周波トランジスタの設計方法であって、前記配線およびコンタクトの構成に応じて変化する等価回路パラメータのうち、前記ゲート配線、前記ソース配線および前記ドレイン配線の各配線間の結合容量、ならびに、各配線と半導体基板と間の結合容量について、前記高周波トランジスタの高周波特性に対する感度を測定する感度測定ステップと、前記感度に基づいて、前記ゲート配線、前記ソース配線およびドレイン配線の階層レベルを各々決定するレベル決定ステップと、決定した各階層レベルにおける前記ゲート配線、前記ソース配線およびドレイン配線のパターンと、各配線間あるいは配線と前記トランジスタ部とを接続するコンタクトの配置と大きさとを設計する配線部設計ステップとを含む。

本発明の前記レベル決定ステップにおける前記決定の結果、前記ドレイン配線が前記ゲート配線より上層の場合、前記配線部設計ステップにおいて、前記ドレイン配線を前記ドレイン領域に接続するドレインコンタクトの寸法、および、前記ドレインコンタクトと前記ゲート配線との距離に、半導体製造プロセスの最小寸法を適用することが望ましい。
あるいは、前記感度測定ステップにおける前記測定の結果、前記ドレイン配線と前記半導体基板との結合容量を小さくすべきときに、前記レベル決定ステップにおいて、前記ドレイン配線が前記ゲート配線よりも上層となるように各配線の階層レベルを各々決定することが望ましい。
あるいは、前記感度測定ステップにおける前記測定の結果、前記ドレイン配線と前記ソース配線との結合容量を小さくすべきときに、前記レベル決定ステップにおいて、前記ソース配線と前記ドレイン配線が異なる階層となるように各配線の階層レベルを各々決定することが望ましい。

また、本発明において、好適に、前記トランジスタ部を設計するトランジスタ設計ステップをさらに含み、前記感度測定のステップに用いた前記ドレイン配線と半導体基板との結合容量値の下では、前記結合容量と半導体基板の抵抗との直列回路において消費電力が最大値をとる場合、当該最大値から消費電力が小さくなるように半導体基板の抵抗値の修正値、前記ドレイン配線と半導体基板との結合容量の修正値の少なくとも一方を求め、求めた修正値を前記トランジスタ設計ステップ、前記感度測定ステップ、前記接続部設計ステップの少なくとも一つに反映させる。

本発明の前記感度測定ステップにおいて、高周波特性のシミュレーション時に前記高周波トランジスタをコンピュータ上で表現するための高周波トランジスタモデルとして、高周波トランジスタの内在的(intrinsic)トランジスタ部と、前記内在的トランジスタ部に接続され、前記トランジスタユニットの電極、配線およびコンタクトのレイアウトの変更に応じて変化するレイアウトパラメータを含む寄生的回路と、を有する高周波トランジスタモデルを用い、前記レイアウトパラメータを各種変更して行うシミュレーションの結果から当該レイアウトパラメータの前記高周波特性に対する感度を測定することが望ましい。
このとき、前記内在的トランジスタ部に接続され、前記高周波トランジスタのチャネル内走行キャリアの時間遅れを示す非準静的パラメータを含む在外的(extrinsic)回路をさらに含むようにするとよい。
そして、前記寄生的回路は、半導体基板と前記ソース配線との結合容量、半導体基板と前記ドレイン配線との結合容量、各結合容量から半導体基板の基準電位までの基板内抵抗と基板内容量、前記ゲート配線と前記ドレイン配線の結合容量、および、前記ゲート配線と前記ソース配線との結合容量を含むことが望ましい。
また、前記内在的トランジスタ部のパラメータであるゲート・ドレイン容量とゲート・ソース容量がバイアス依存性を有することが望ましい。

以上の高周波トランジスタの設計方法において、高周波特性に大きく影響を与え、かつ変更が容易なパラメータとして、ドレイン配線と他の部分（半導体基板、ソース配線またはゲート配線）との結合容量に着目している。そして、それらの結合容量の高周波特性に与える影響を見積もり、その結果に基づいて、配線の階層レベルを適正化する。
この各結合容量の高周波特性に与える影響を見積もる際に、通常、シミュレーションを行うが、本発明において、より望ましい方法として、そのシミュレーションにレイアウトパラメータを含む高周波トランジスタモデルを用いる。その場合、配線の階層レベル変更などの結果が高周波特性にどのように影響するかが、レイアウトパラメータの変更とシミュレーションで見積られる。

本発明に係る第１のマルチフィンガーゲートを有する高周波トランジスタは、半導体基板に形成されているソース領域およびドレイン領域、ならびに、マルチフィンガーを持つゲート電極を有するトランジスタ部と、前記ソース領域に接続されているソース配線と、前記ドレイン領域に接続されているドレイン配線と、前記ゲート電極に接続されているゲート配線とを有する高周波トランジスタであって、前記ドレイン配線と半導体基板との結合容量を小さくするために、前記ドレイン配線を前記ゲート配線より上層に配置し、前記ドレイン配線を前記ドレイン領域に接続するドレインコンタクトの寸法、および、前記ドレインコンタクトと前記ゲート配線との距離に、半導体製造プロセスの最小寸法を適用している。

本発明に係る第２のマルチフィンガーゲートを有する高周波トランジスタは、半導体基板に形成されているソース領域およびドレイン領域、ならびに、マルチフィンガーを持つゲート電極を有するトランジスタ部と、前記ソース領域に接続されているソース配線と、前記ドレイン領域に接続されているドレイン配線と、前記ゲート電極に接続されているゲート配線とを有する高周波トランジスタであって、前記ドレイン配線と前記ゲート配線との結合容量を小さくするために、前記ドレイン配線が前記ゲート配線よりも上層に配置されている。

本発明に係る第３のマルチフィンガーゲートを有する高周波トランジスタは、半導体基板に形成されているソース領域およびドレイン領域、ならびに、マルチフィンガーを持つゲート電極を有するトランジスタ部と、前記ソース領域に接続されているソース配線と、前記ドレイン領域に接続されているドレイン配線と、前記ゲート電極に接続されているゲート配線とを有する高周波トランジスタであって、
前記ドレイン配線と前記ソース配線との結合容量を小さくするために、前記ソース配線と前記ドレイン配線が異なる階層に配置されている。

本発明に係る第４のマルチフィンガーゲートを有する高周波トランジスタは、半導体基板に形成されているソース領域およびドレイン領域、ならびに、マルチフィンガーを持つゲート電極を有するトランジスタ部と、前記ソース領域に接続されているソース配線と、前記ドレイン領域に接続されているドレイン配線と、前記ゲート電極に接続されているゲート配線とを有する高周波トランジスタであって、前記ゲート配線、前記ドレイン配線または前記ソース配線と前記半導体基板との結合容量値の下では、当該結合容量と半導体基板の抵抗との直列回路において消費電力が最大値をとる場合、当該最大値から消費電力が小さくなるように半導体基板の抵抗値、各配線と半導体基板と間の結合容量値の少なくとも一方が決められている。

本発明に係る高周波トランジスタの設計方法およびマルチフィンガーを有する高周波トランジスタによれば、ソース、ドレインあるいはゲートの配線やコンタクトといった配線部のレイアウトを変更する際に、容易かつ有効に高周波特性の維持あるいは改善が可能な手法を含む高周波トランジスタの設計方法と、高い高周波特性を得ることが可能な構成のフィンガーゲートを有する高周波トランジスタとを提供することが可能となる。

本発明に係る高周波トランジスタの設計方法は、高周波トランジスタがマルチフィンガーゲートを有するか否かに限らず適用可能である。ただし、マルチフィンガーゲートを有する場合、ゲート電極形状が複雑で配線が互いに交差しやすいという理由から、配線間あるいは配線と半導体基板との結合容量が、通常のゲート電極（単一フィンガーの場合）より増大しやすい。とくに、レイアウトを縮小し、あるいはフィンガー数を変更する場合に、それらの結合容量の増減が高周波特性にどのように影響するかが見積もりにくいため、このことが設計を困難なものとしている。したがって、マルチフィンガーゲートを有する高周波トランジスタを設計する場合に、本発明を適用することが望ましい。
また、結合容量の高周波特性への影響を見積もる際に、通常はシミュレーションを行うが、いままでのＭＯＳトランジスタモデルにおいてレイアウトに依存して変化するレイアウトパラメータと、そうでない他のパラメータの分離がなされていないことから、とくに配線部のレイアウト変更に対応したものとなっていない。
このため、マルチフィンガーゲートを有する高周波トランジスタの設計において、本発明者が新たに提案したレイアウトパラメータを備える高周波トランジスタモデルを当該シミュレーション時に用いることが、その高周波特性の予測精度を上げ設計を容易化する意味で最も望ましい。

以下、この最も望ましい場合を例として、本発明の実施の形態を述べる。ここでの説明の順番としては、まず、レイアウトスケーラブルな高周波トランジスタモデルの構成を述べ、次に、そのモデルの作成方法およびレイアウト変更時のモデルの再作成方法を述べる。さらに、パラメータの最適化方法を述べた上で、最後に、これらを前提として、本発明のより直接的な実施の形態部分である、フィンガーゲートを有する高周波トランジスタの構成とその設計方法について述べる。

＜高周波トランジスタモデルの構成例＞
図１は、ソース端子とバックバイアス端子とを相互接続した場合を例として高周波トランジスタモデルを示す図である。なお、ソース端子とバックバイアス端子とを接続しなくてもよく、その場合、図１に示すソース端子Ｓとバックバイアス端子Ｂを直接接続している線を省略する。

この図示例のトランジスタモデルは、内在的(intrinsic)トランジスタ部Ｍｉと、外在的(extrinsic)回路と、寄生的(parasitic)回路とから構成されている。

内在的トランジスタ部Ｍｉはコンパクトモデル、たとえば米国カリフォルニア大学バークレー校で開発された「ＢＳＩＭ３ｖｅｒ３(Berkeley Short Channel IGFET Model3 version3)」および「ＢＳＩＭ４」、フィリップス半導体社が提供する「ＭＯＳ ｍｏｄｅｌ９（商標名）」、スイス国ＥＰＦＬ(Electronics Laboratories, Swiss Federal Institute of Technology)が開発した「ＥＫＶ」などにより提供されるトランジスタのアクティブ動作部分のモデルである。
あるいは、内在的トランジスタ部Ｍｉを、たとえば相互コンダクタンスｇｍ、ドレインコンダクタンスｇｄｓ、内在的ゲート・ドレイン容量Ｃgd_int、内在的ゲート・ソース容量Ｃgs_int、内在的ゲート・基板容量Ｃgb_intなどのパラメータ値を有する等価回路モデルに置き換えることもできる。

内在的トランジスタ部Ｍｉは、ゲート接点（以下、内在的ゲートノードという）ｇｉ、ドレイン接点（以下、内在的ドレインノードという）ｄｉ、ソース接点（以下、内在的ソースノードという）ｓｉ、および、バックバイアス接点（以下、内在的バックバイアスノード）という４つの内部接点を有する。

図１において破線で囲んだ部分のうち、内在的トランジスタ部Ｍｉを除く部分が外在的回路を示す。
外在的回路は、内在的トランジスタ部Ｍｉの内在的ゲートノードｇｉ、内在的ドレインノードｄｉ、内在的ソースノードｓｉ、および、内在的バックバイアスノードｂｉに接続され、本来的にトランジスタに含まれる受動寄生素子のネットワークを形成している。より詳細に外在的回路は、高周波トランジスタの基板回路を構成する受動寄生素子と、非準静的(Non-quasi static）効果（ＮＱＳ効果）を表す受動寄生素子とを含む。

外在的回路は、基板回路の受動寄生素子として、ドレイン・基板接合容量Ｃｊ_db（ダイオードＤｄの容量）、ソース・基板接合容量Ｃｊ_sb（ダイオードＤｓの容量）、ならびに、内在的バックバイアスノードｂｉとバックバイアス端子Ｂとの間に接続されている４つの基板抵抗、すなわちドレイン基板抵抗Ｒsub1、ソース・ドレイン基板抵抗Ｒsub2およびＲsub3ならびにソース基板抵抗Ｒsub4を含んでいる。以下、これら４つの抵抗を単に「基板抵抗」という。基板容量Ｃsub1，Ｃsub2，Ｃsub3およびＣsub4が、図１に示すように４つの基板抵抗Ｒsub1〜Ｒsub4のうち対応する基板抵抗と並列に接続されている。
また外在的回路は、ソース抵抗Ｒｓ、ドレイン抵抗Ｒｄ、ゲートとソースのオーバーラップ結合容量Ｃgs_ovおよびゲートとドレインのオーバーラップ結合容量Ｃgd_ovを含んでいる。
さらに外在的回路は、ＮＱＳ効果を表す受動寄生素子としてＮＱＳゲート抵抗Ｒｇ_NQSを含んでいる。

寄生的回路は、本実施の形態で新たに付加した回路であり、外在的回路よりさらに外側、すなわち高周波半導体回路のトランジスタユニット内において、高周波トランジスタの電極および配線構造ならびにコンタクトを受動寄生素子により近似表現した等価回路モデルである。
寄生的回路は図１においては、破線により囲まれている部分以外の部分により示されている。

具体的に、寄生的回路に含まれる受動素子としては、図１に示すように、前記内在的ゲートノードｇｉと当該トランジスタユニットのゲート引き出し端子Ｇ０との間に前記ＮＱＳゲート抵抗Ｒｇ_NQSとともに直列に接続されているゲート抵抗Ｒｇ０とゲート配線のインダクタンス成分Ｌｇ_layout、前記内在的ソースノードｓｉと当該トランジスタユニットのソース引き出し端子Ｓ０との間に前記ソース抵抗Ｒｓとともに直列に接続されているソース配線抵抗のレイアウト成分Ｒｓ_layoutとソース配線のインダクタンス成分Ｌｓ_layout、および、前記内在的ドレインノードｄｉと当該トランジスタユニットのドレイン引き出し端子Ｄ０との間に前記ドレイン抵抗Ｒｄとともに直列に接続されているドレイン配線抵抗のレイアウト成分Ｒｄ_layoutとドレイン配線のインダクタンス成分Ｌｄ_layoutを含む。
また寄生的回路は、ゲート配線と基板基準電位との間に直列に接続されているゲート配線・基板結合容量Ｃｃ_gbとゲート結合基板抵抗Ｒsub_gb、ならびに、当該ゲート結合基板抵抗Ｒsub_gbと並列に接続されているゲート結合基板容量Ｃsub_gbを含む。同様に寄生的回路は、ドレイン配線と基板基準電位との間に直列に接続されているドレイン配線・基板結合容量Ｃｃ_dbとドレイン結合基板抵抗Ｒsub_db、ならびに、当該ドレイン結合基板抵抗Ｒsub_dbと並列に接続されているドレイン結合基板容量Ｃsub_dbを含む。さらに寄生的回路は、ゲート配線とドレイン配線との間のゲート・ドレイン配線結合容量Ｃｃ_gd、および、ゲート配線とソース配線との間のゲート・ソース配線結合容量Ｃｃ_gsを含む。

ここでゲート抵抗Ｒｇ０は、ゲート抵抗のレイアウト成分Ｒｇ_layoutと、スキンエフェクトなどによる電磁界効果成分Ｒｇ_emとの和となっている。

ここで、前述したＮＱＳ効果およびＮＱＳゲート抵抗Ｒｇ_NQSについて少し説明を要するので、以下に記述する。

チャネル内走行キャリア、すなわちＮ型チャネルの場合は電子、Ｐ型チャネルの場合はホールの速度飽和が顕著に生じている現象が、前記非特許文献１の論文で報告されている。微細化に伴い、ゲート酸化膜が薄くなりゲート電圧の縦方向電界が十分強くなるために、キャリアの移動に速度飽和が現れ、高周波においてキャリアの移動の遅れ時間を無視することができない現象が生じる。この速度飽和に起因して起きるキャリア移動の遅れのことをＮＱＳ効果と称している。

図２に、高周波におけるゲート電極とチャネルの結合とチャネル抵抗を分布定数として示す。また図３に、内在的トランジスタ部Ｍｉを等価回路モデルとした場合の概略的な構成を示す。
図２に示すように、高周波領域においてはゲート電極とチャネルの結合容量（主に酸化膜容量Ｃｏｘ）とチャネル抵抗Ｒｃｈを分布定数として表す必要がある。この場合、ソース側から供給されたキャリアがドレイン側に到達するまでの時間遅れにより、たとえばチャネルとゲートの容量Ｃｏｘを充電する時間が場所によって異なり、これがデバイスの高周波動作に影響する。したがってゲート長が長いほうが電子の遅れ量が大きく、これがＮＱＳ効果としてデバイス動作に影響する。

また、内在的トランジスタ部Ｍｉの等価回路のパラメータとして図３に示すチャネル抵抗Ｒｃｈ，相互コンダクタンスｇｍ，出力抵抗Ｒｄｓ（＝１／ｇｄｓ）といった幾つかのパラメータにＮＱＳ効果の影響が現れてくる。従来のコンパクトモデル（ＢＳＩＭ３ｖｅｒ３、ＥＫＶ等）においては、これらのパラメータ値は周波数が高くなっても一定となっており、このためＮＱＳ効果が表れる周波数以上において、現実の高周波トランジスタの挙動が、パラメータ値により規定した低周波数の場合の挙動からずれている。

いわゆるコンパクトモデル（ＢＳＩＭ３ｖｅｒ３、ＥＫＶ等）においては、ＮＱＳ効果が取り入れられていないＮＱモードと、ＮＱＳ効果を取り入れているＮＱＳモードがあり、ＮＱモードで一般的に低周波の動作を再現している。

ＮＱモードにおいて図２１に示す従来の等価回路に実際の物理量に対応するパラメータ値を設定し、当該等価回路のＳパラメータをシミュレーションにより求め、さらに当該等価回路に対応する実際のトランジスタのＳパラメータを測定し、両者を比較した。
図４（Ａ）〜図４（Ｄ）は、このときの実測値とシミュレーション値（「Sim」と表記）とを比較するＳパラメータのグラフである。これらの図に示すように、図２１に示す従来の等価回路に基づくシミュレーションにおいて、高周波の約１０ＧＨｚ以上で特性にずれが生じることがわかる。これが、ＮＱＳ効果が取り入れられていないために生じるずれ量である。

従来のコンパクトモデルは、ＮＱＳ効果を再現するために、集中定数としてのチャネル抵抗Ｒｃｈ（図３参照）の代わりに、入力側のゲートに対し寄生素子としてゲート抵抗（ゲート電極のシート抵抗等）Ｒｇに加えて、ゲートからみた分布チャネル抵抗を付加することが提案されている。この分布チャネル抵抗はelmoreにより提案されたことから、一般に「elmoreのDelay」あるいは「elmore抵抗」と呼ばれることがある。
本実施の形態において、図１に示すようにゲート抵抗に、elmore抵抗としての分布チャネル抵抗（ＮＱＳゲート抵抗）Ｒｇ_NQSの成分を含ませていることは、以上の理由による。

しかし単に、このＮＱＳゲート抵抗Ｒｇ_NQSを、ゲート電極のシート抵抗およびゲートコンタクト抵抗を表すゲート抵抗に付加しただけでは、シミュレーションと実測とのＳパラメータの比較でずれを正確に修正できない。

たとえば、実際のＳパラメータから抽出されるゲート抵抗の値の周波数特性を、図５に示す。
図５から、Ｓパラメータから抽出されるゲート抵抗Ｒｇ_sparaは周波数が大きくなるにしたがって増大していくことがわかり、この原因としては、電磁界効果によるスキンエフェクトによる抵抗の増大が考えられる。このため、この電磁界効果の影響を考慮することが、正確なＳパラメータの再現に必要である。

そこで、図１に示すように、寄生的回路におけるゲート抵抗Ｒｇ０を、ゲート電極およびゲート配線のシート抵抗およびゲートコンタクト抵抗を含みレイアウトから計算されるゲート抵抗のレイアウト成分Ｒｇ_layoutと、スキンエフェクトなどによる電磁界効果成分Ｒｇ_emとの和で表現している。この抵抗成分の分離手法の具体例については後述する。

実際のデバイスにおいて、ＮＱＳゲート抵抗Ｒｇ_NQSおよびスキンエフェクトなどによる電磁界効果成分Ｒｇ_emは、動作周波数とともに増大する。そこで、ＮＱＳゲート抵抗Ｒｇ_NQSおよびスキンエフェクトなどによる電磁界効果成分Ｒｇ_emの少なくとも一方のパラメータ、望ましくは両方のパラメータに周波数依存性を持たせる。周波数依存性を持たせる方法としては、そのパラメータを周波数の関数で表現してもよいし、あるいは、周波数ごとに各パラメータの最適値をメモリにテーブルとして予め格納しておき、使用周波数が決まると、それに応じて各パラメータの最適値を読み出して自動的に、ＮＱＳゲート抵抗Ｒｇ_NQS、および／または、スキンエフェクトなどによる電磁界効果成分Ｒｇ_emの値を設定する構成としてもよい。

つぎに、出力抵抗について説明する。
実際のデバイスにおいて、上述したＮＱＳ効果によってドレインに到達するキャリアの時間遅れが生じ、これが出力抵抗Ｒｄｓの増大を伴う。ところが、従来のコンパクトモデルは、図３に示す出力抵抗Ｒｄｓを周波数によらず一定としているため、出力側（ドレイン側）でのＮＱＳ現象を再現できていない。
従来は、この出力抵抗Ｒｄｓの増大に伴う高周波特性のずれを修正する方法として、シミュレーションを行い、出力側を特性インピーダンスで終端したときの出力反射係数Ｓ２２が理想カーブと合うように、基板抵抗値をフィッティングさせていた。このため、シミュレーションとパラメータの変更を何度か繰り返す手間を要していた。

図６に示す回路図に、この従来のフィッティングによる特性調整で出力抵抗Ｒｄｓの高周波での増加の影響を抑制するために必要なパラメータを抽出して示す。図７に、図６に示す回路におけるＳパラメータのＳ２２の軌跡を示す。
図６に示す回路は、出力反射係数Ｓ２２に影響するパラメータとして、ドレイン端子Ｄとソース端子Ｓ（バックバイアス端子Ｂと同電位）との間に接続されている内在的トランジスタ部Ｍｉ内の出力抵抗Ｒｄｓのほかに、出力抵抗Ｒｄｓと並列に接続されている基板回路部分（外在的回路部分）を示している。
この基板回路部分は、図６に示すように、ドレイン端子Ｄとソース端子Ｓとの間に直列に接続されているドレイン接合容量Ｃｊ_dbおよび基板抵抗Ｒsub1、ならびに、ドレイン接合容量Ｃｊ_dbと基板抵抗Ｒsub1との接続中点とソース端子Ｓとの間に直列に接続されている基板抵抗Ｒsub2およびソース接合容量Ｃｊ_sbを含む。
ここで図１に示すソース抵抗Ｒｓおよびドレイン抵抗Ｒｄは出力抵抗Ｒｄｓに比べ無視できるほど小さいことから、図６において省略している。ソース側の基板抵抗Ｒsub3およびＲsub4は出力反射係数Ｓ２２への寄与は相対的に小さいことから省略している。また、各基板抵抗に並列な基板容量Ｃsub1〜Ｃsub4も簡略化のため省略している。

出力抵抗Ｒｄｓと、それに並列な基板回路部分を図６に示す構成で代表させた場合、出力反射係数Ｓ２２のスミスチャート上での振舞いは、図７に示すようになる。図７においては、出力抵抗Ｒｄｓを周波数によらず一定としていることから、図６に示す回路のインピーダンスが基板抵抗Ｒsub2を考慮した場合としない場合、すなわち「Ｒｄｓ//(Ｒsub1//Ｒsub2)」と「Ｒｄｓ//Ｒsub1」のいずれの場合でも等抵抗面（理想カーブ）からずれている（インピーダンスが低くなっている）様子がわかる。
これが、図４（Ｄ）において実測値とシミュレーション値とがずれている理由である。

このずれを修正するために、従来のトランジスタモデルを用いる場合は、シミュレーション結果を参照しながら基板抵抗値をフィティングさせる方法が採られていた。
図８は、レイアウトから計算により求めた基板抵抗値（測定値）とＳパラメータのフィッティング後に抽出した基板抵抗値とを比較して示す図表である。
図８において、実測の出力反射係数Ｓ２２から抽出される抵抗Ｒsub1の値２５０［Ω］が、レイアウトから測定される基板抵抗Ｒsub1の値５０［Ω］より大きくなっている。これは、高周波でＮＱＳとして出力抵抗Ｒｄｓが上昇する効果を、コンパクトモデルは出力抵抗Ｒｄｓを固定としているため反映しておらず、そのためＳパラメータのフィッティングを行うと出力反射係数Ｓ２２の総電力を合わせるように、基板抵抗Ｒｓｕｂが大きくなり、これによって基板側の電力の消費を下げることで説明がつく。

そこで、内在的トランジスタ部Ｍｉ内の出力抵抗Ｒｄｓに周波数依存性を持たせる。周波数依存性を持たせる方法としては、そのパラメータ（出力抵抗Ｒｄｓ）を周波数の関数で表現してもよいし、あるいは、周波数ごとに出力抵抗Ｒｄｓの最適値をメモリにテーブルとして予め格納しておき、使用周波数が決まると、それに応じて出力抵抗Ｒｄｓの最適値を読み出して自動的に出力抵抗パラメータを設定する構成としてもよい。
さらに、出力抵抗Ｒｄｓをデフォルト値などの一定値としたまま、周波数に応じて出力抵抗Ｒｄｓの増加分の影響をキャンセルするように、基板抵抗Ｒsub1〜Ｒsub4のすべて、あるいは幾つか、たとえば基板抵抗Ｒsub1とＲsub2に周波数依存性を持たせるようにしてもよい。この場合においても、周波数依存性を持たせる方法としては、そのパラメータ（基板抵抗）を周波数の関数で表現してもよいし、あるいは、周波数ごとに基板抵抗の最適値をメモリにテーブルとして予め格納しておき、使用周波数が決まると、それに応じて基板抵抗の最適値を読み出して自動的に基板抵抗パラメータを設定する構成としてもよい。また、基板抵抗に加えて基板容量にも、上記と同じ様な方法によって周波数依存性を持たせることも可能である。

なお、基板抵抗に周波数依存性を持たせる場合、図１において煩雑となるため記述していないが、基板抵抗Ｒsub1〜Ｒsub4のそれぞれは、レイアウト成分と、上記周波数依存成分（ＮＱＳ成分）とを分離したパラメータ構造とすることが望ましい。つまり、ドレイン基板抵抗Ｒsub1はレイアウト成分Ｒsub1_layoutとＮＱＳ成分Ｒsub1_NQSとの和で示され、ソース・ドレイン基板抵抗Ｒsub2はレイアウト成分Ｒsub2_layoutとＮＱＳ成分Ｒsub2_NQSとの和で示され、ソース・ドレイン基板抵抗Ｒsub3はレイアウト成分Ｒsub3_layoutとＮＱＳ成分Ｒsub3_NQSとの和で示され、さらに、ソース基板抵抗Ｒsub4はレイアウト成分Ｒsub4_layoutとＮＱＳ成分Ｒsub4_NQSとの和で示される。この抵抗成分の分離手法の具体例については後述する。

本実施の形態において、出力抵抗Ｒｄｓ、および／または、外在的回路の基板抵抗Ｒsub1〜Ｒsub4の各パラメータ値を可変とすることによって出力側のＮＱＳ現象を再現し、これにより高周波での現象、すなわち高周波における出力抵抗Ｒｄｓ（＝１／ｇｄｓ）の増加が高周波特性に与える影響を抑制している。

以上より、出力抵抗Ｒｄｓおよび／または基板抵抗Ｒsub1〜Ｒsub4に周波数依存性を持たせることによって、シミュレーション結果を参照しながらパラメータのフィティングを行うことなく、使用周波数の情報を与えるだけで最適なパラメータ値となる。その結果、実デバイスのＳパラメータの測定値に対し、とくに入力反射係数Ｓ１１、順方向伝送係数Ｓ２１、および、主に出力抵抗Ｒｄｓで決まる出力反射係数Ｓ２２において、本実施の形態のトランジスタモデルが実測値と良く整合する。

なお、図１に示すトランジスタモデルは望ましい構成の一例である。
前述したように、内在的トランジスタ部Ｍｉをコンパクトモデルとしてもよいし、等価回路モデルとしてもよい。

ここで、トランジスタモデルに含ませるレイアウト成分の種類や組み合わせは任意である。したがって、高周波トランジスタモデルに、今まで説明した各種レイアウト成分の少なくとも一つが含まれていればよい。
このようなレイアウト成分として図１に示すものでは、ゲート抵抗のレイアウト成分Ｒｇ_layout、配線と基板の結合容量Ｃｃ_gbおよびＣｃ_db、その結合容量に連なる基板抵抗Ｒsub_gb,Ｒsub_dbおよび基板容量Ｃsub_gb,Ｃsub_db、配線間の結合容量Ｃｃ_gdよびゲート・ソース配線結合容量Ｃｃ_gs、配線のインダクタ成分Ｌｇ_layout,Ｌｓ_layoutおよびＬｄ_layoutがある。また、図１に直接示していないレイアウト成分としては、外在的回路内の基板抵抗Ｒsub1〜Ｒsub4のレイアウト成分Ｒsub1_layout〜Ｒsub4_layoutがある。
また、ソース端子Ｓとバックバイアス端子Ｂを短絡しない場合は、ドレイン側と同様に、ソースと基板の結合容量、その基板抵抗および基板容量、さらには、ソース配線とドレイン配線の結合容量なども、このレイアウト成分に追加する必要がある。
なお、外在的回路の基板回路を構成する基板抵抗および基板容量のうち、とくに基板抵抗Ｒsub1およびＲsub4、ならびに、基板容量Ｃsub1およびＣsub4は、トランジスタ本来のレイアウト以外にバックバイアス電圧の印加箇所の位置に応じて異なることから、レイアウトパラメータとして寄生的回路に入れてもよい。

外在的回路は、半導体デバイス構造に応じて図１と異なる構成でもよい。
たとえば、ＳＯＩ(silicon-on-insulator)トランジスタにおいて、図１に示すドレイン接合容量Ｃｊ_dbおよびソース接合容量Ｃｊ_sbを、いわゆるボックス(box)酸化膜などの絶縁膜容量に置き換えることができる。一般に、絶縁膜容量は接合容量に比べかなり大きいことから、基板抵抗Ｒsub1〜Ｒsub4および基板容量Ｃsub1〜Ｃsub4により構成されている基板回路を省略または簡略化することが可能である。半導体基板を電気的フローティング状態とするか、一定電圧で電気的に固定するが、通常、その半導体基板（バックバイアス端子Ｂ）が図１に示すようにソース端子Ｓと接続されることはない。
一方、半導体基板側の影響を無視できる場合において、図１に示す基板回路をＳＯＩボディ領域の等価回路とみなすことも可能である。この場合、基板抵抗や基板容量の値が通常の高周波トランジスタとは大きく異なり、また、ＳＯＩ型トランジスタの動作を部分空乏型とするか完全空乏型とするかの違い、ボディ領域を電気的にフローティングとするか固定とするかの違いに応じて、基板回路の構成も異なる。
さらに、図１に示す２つのオーバーラップ結合容量Ｃgs_ovおよびＣgd_ovを内在的トランジスタ部Ｍｉに含ませ（たとえば、図３に示す等価回路モデル内の容量Ｃｇｄ_intおよびＣgs_intに含ませ）、外在的回路からは省略してもよい。

本実施の形態で用いる高周波トランジスタモデルは以下の利点を有する。
第１に、本実施の形態に用いる高周波トランジスタモデルはレイアウト起因の寄生成分を含む寄生的回路を有し、ある程度レイアウトにより変化するパラメータが最初からトランジスタモデルに組み込まれていることから、より実デバイスに近い高周波トランジスタモデルとなっている。

第２に、本実施の形態に用いる高周波トランジスタモデルは、外在的回路のゲート抵抗Ｒｇ０にチャネル内走行キャリアの時間遅れのゲート制御に対する影響を付与するＮＱＳゲート抵抗Ｒｇ_NQSを含み、かつ、寄生的回路にスキンエフェクトなどの電磁界効果のゲート制御に対する影響を付与する成分として電磁界成分Ｒｇ_emを含み、これにより高周波での現象を再現できることから、より高精度で実デバイスに近い高周波トランジスタモデルとなっている。

第３に、本実施の形態に用いる高周波トランジスタモデルは、外在的回路の基板抵抗Ｒsub1〜Ｒsub4のそれぞれ、または、任意の必要な基板抵抗が、レイアウトから求められる成分Ｒsub1_layout〜Ｒsub4_layoutと、チャネル内走行キャリアの時間遅れの出力抵抗Ｒｄｓに対する影響を付与するドレインＮＱＳ成分Ｒsub1_NQS〜Ｒsub4_NQSとの和で示されている。このため出力抵抗Ｒｄｓを周波数に対し実デバイスとほぼ同じ様に変化させることができ、このため、より高精度で実デバイスに近い高周波トランジスタモデルとなっている。

第４に、内在的トランジスタ部Ｍｉ内の出力抵抗Ｒｄｓを表すパラメータ、外在的回路内の基板抵抗Ｒsub1〜Ｒsub4のそれぞれ、または、任意の必要な基板抵抗の少なくとも一つが周波数依存性を持つことから、とくに出力反射係数Ｓ２２が実デバイスと近い周波数特性を有している。このため、より高精度で実デバイスに近い高周波トランジスタモデルとなっている。

以上の第１〜第４の利点のいずれか一つ、または、その幾つかを組み合わせることによる総合的な利点として、本実施の形態においてレイアウトスケーラブルな高周波トランジスタモデルが実現されている。言い換えると、本実施の形態に用いる高周波トランジスタモデルは、フィッティング手法によりパラメータを決定する必要がないか、必要な場合でも、わずかの変更でパラメータの最適化が可能であることから、レイアウト変更が容易である。

＜高周波トランジスタモデルの作成方法の例＞
つぎに、高周波トランジスタモデルの作成方法の例を、とくにパラメータ値の決定（抽出および確定）の方法を中心に説明する。

高周波トランジスタモデルの作成ステップは、たとえば図１に示すような等価回路を作成することによってモデルのアウトラインを作成するステップと、この作成したアウトライン（等価回路）の各パラメータ値を決定するステップとに大別される。ここでは主に、このパラメータ値を決定するステップを説明する。

図９に、パラメータ値を決定するための主なステップを示す。
この図において便宜上、内在的トランジスタ部のパラメータ決定フロー、外在的回路のパラメータ決定フロー、寄生的回路のパラメータ決定フローを分けて示している。ただし、実際のパラメータ決定はこれに限らず、たとえば測定、計算、シミュレーションなどの作業の種類ごとにパラメータ決定を行うと効率的である。また、パラメータの利用関係に矛盾がない範囲で各ステップの順番は任意である。つまり、当然のことであるが計算等に用いるパラメータ値の決定は、その計算より先に行う必要があり、このことを遵守するかぎり各ステップの順番は任意である。
また、ここに示す具体的なパラメータ抽出方法はあくまで一例であり、これに限らない。さらに、シミュレータの種類（商品名）、すなわちデバイスシミュレータの「Medici」、容量シミュレータの「SENECA」、基板シミュレータの「substrate stream」、「DESISSの３D Sim」も単なる例示にすぎない。

図９に示すように、内在的トランジスタ部について、ステップＳＴ１ａで高周波トランジスタのＤＣ特性の測定（たとえば電流−電圧（Ｉ−Ｖ）特性の測定）を行い、相互コンダクタンスｇｍ、ドレインコンダクタンスｇｄｓ（すなわち出力抵抗Ｒｄｓ）を求める。
また、高周波トランジスタの容量−電圧（Ｃ−Ｖ）測定を行い、内在的ゲート・ドレイン容量Ｃgd_intを求める。

ステップＳＴ４ａで高周波トランジスタのデバイスシミュレーション（D.Sim.）を行い、内在的ゲート・ソース容量Ｃgs_int、内在的ドレイン・ソース容量Ｃds_intおよび内在的ゲート・基板容量Ｃgb_intを求める。ここでは、たとえば「Medici」を用いる。
なお、内在的トランジスタ部のパラメータのうちゲートに接続されている容量、すなわち内在的ゲート・ドレイン容量Ｃgd_int、内在的ゲート・ソース容量Ｃgs_intおよび内在的ゲート・基板容量Ｃgb_intは、コンパクトモデルや等価回路モデルに既に用意されているコマンド値（ｏｐ値）を用いてもよい。

つぎに、外在的回路についてのパラメータ決定を説明する。
ステップＳＴ２ｂにおいて寄生成分抽出のための計算を行い、ドレイン抵抗Ｒｄ、ソース抵抗、ドレイン接合容量Ｃｊ_dbおよびソース接合容量Ｃｊ_sbを求める。
ドレイン抵抗Ｒｄとソース抵抗Ｒｓは、ソース側とドレイン側の拡散層（ソース領域およびドレイン領域）のデザインが対称な場合は同じ計算式から求められる。この計算は、ドレイン抵抗Ｒｄを例にとると次式(１)を用いて行うことができる。

［数１］
Ｒｄ＝(Ｗ／Ｌｄ)・Ｒsheet_ｄ
＋(Ｗ／Ｌext)・Ｒsheet_ext
＋Ｒcon_d／Ｎcon_d …(１)

ここで「Ｗ」はドレイン領域およびそのエクステンション部の幅、「Ｌｄ」はドレイン領域のチャネル側端からコンタクトまでの実効的な長さ、「Ｌext」はエクステンション部の長さ、「Ｒsheet_ｄ」はドレイン領域のシート抵抗、「Ｒsheet_ext」はエクステンション部のシート抵抗、「Ｒcon_d」は１個分のコンタクト抵抗、「Ｎcon_d」はコンタクト数（１以上の整数）を示す。

ドレイン接合容量Ｃｊ_dbとソース接合容量Ｃｊ_sbは、ソース側とドレイン側の拡散層（ソース領域およびドレイン領域）のデザインが対称な場合は同じ計算式から求められる。この計算は、ドレイン拡散容量Ｃｊ_dbを例にとると次式(２)を用いて行うことができる。

［数２］
Ｃｊ_db＝Ｓarea・Ｃunit_area
＋Ｌperi・Ｃunit_peri…(２)

ここで「Ｓarea」はドレイン領域をエリア部とエリア部周囲の周縁部（エクステンション部を含む）とを分けた場合のエリア部の面積、「Ｌperi」は周縁部の幅、「Ｃunit_area」はエリア部の単位面積あたりの接合容量、「Ｃunit_peri」は周縁部の単位幅あたりの接合容量を示す。

図９に示すステップＳＴ３ｂにおいてレイアウト成分抽出のための計算を行い、基板抵抗のレイアウト成分Ｒsuby_layout(y=1,2,3,4)を求める。この計算において、ソース領域とドレイン領域の実効的な基板内距離、ソース領域またはドレイン領域からバックバイアス給電点までの実効的な基板内距離などと、基板シート抵抗とを用いて計算される。なお、基板抵抗のレイアウト成分Ｒsuby_layout(y=1,2,3,4)をシミュレーション（「Substrate strom」または「DESISSの３D Sim.」の結果から求めることも可能である。

ステップＳＴ４ｂで高周波トランジスタのデバイスシミュレーション（D.Sim.）を行い、ＮＱＳゲート抵抗Ｒｇ_NQSを求める。ここでは、たとえば「Medici」を用いる。
また、基板シミュレーション（S.Sim.）を行い、基板抵抗Ｒsubyと基板容量Ｃsuby(y=1,2,3,4)を求める。ここでは、たとえば「substrate stream」または「DESISSの３D Sim.」を用いる。なお、基板抵抗Ｒsubyを、測定値の出力反射係数Ｓ２２から求めてもよい。

ステップＳＴ５ｂで基板抵抗からＮＱＳ成分を分離するための計算を行う。基板抵抗のＮＱＳ成分Ｒsuby_NQS(y=1,2,3,4)は、測定値から抽出された基板抵抗Ｒsubyから、そのレイアウト成分Ｒsuby_layoutを差し引くことにより求められる。
なお、内在的トランジスタ部内の出力抵抗Ｒｄｓに周波数依存性を持たせる場合には、このステップＳＴ５ｂおよびステップＳＴ３ｂは省略可能である。

つぎに、寄生的回路についてのパラメータ決定を説明する。
ステップＳＴ１ｃにおいて高周波トランジスタのＤＣ測定を行い、その全ゲート抵抗Ｒｇ_totalを求める。本例において、後述するゲート抵抗の電磁界効果成分を分離するための計算（ステップＳＴ５ｃ）に必要なことから全ゲート抵抗Ｒｇ_totalを予め求めるが、ステップＳＴ５ｃの電磁界効果成分を、たとえばシミュレーションにより直接求めることができるのであれば、この最初のステップＳＴ１ｃは不要である。

ステップＳＴ３ｃでレイアウト成分抽出のための計算を行い、ゲート抵抗のレイアウト成分Ｒｇ_layout、ドレイン抵抗のレイアウト成分Ｒｄ_layout、および、ソース抵抗のレイアウト成分Ｒｓ_layoutを求める。
ゲート抵抗のレイアウト成分Ｒｇ_layoutは、ゲートコンタクトの取り方によって異なる。ゲート電極のフィンガー数がＭ（Ｍ：１以上の整数）でゲート配線が１層の場合を例とすると、ゲート抵抗のレイアウト成分Ｒｇ_layoutは次式(３)により求めることができる。

［数３］
Ｒｇ_layout＝ｋ・(Ｌｇ／(Ｍ・Ｗfinger))・Ｒsheet_gf
＋Ｒcon_gf／Ｎcon_gf
＋(Ｌ1mg／Ｗ1mf)・Ｒsheet_1mg) …(３)

ここで「ｋ」はコンタクトのとり方に応じた値の数であり、たとえば、ゲートフィンガー部の片側にコンタクトをとる場合は１／３、両側にコンタクトをとる場合は１／１２の値に設定するとよい。また、「Ｌｇ」はゲートフィンガー部の実効的長さ、「Ｌ1mg」はゲート配線の実効的長さ、「Ｗfinger」はゲートフィンガー部の幅、「Ｗ1mg」はゲート配線の実効的幅、「Ｒsheet_gf」はゲートフィンガー部（ゲート電極）のシート抵抗、「Ｒsheet_1mg」はゲート配線のシート抵抗、「Ｒcon_gf」はゲートフィンガー部とゲート配線の１個分のコンタクト抵抗、「Ｎcon_gf」はコンタクト数（１以上の整数）を示す。

ドレイン抵抗のレイアウト成分Ｒｄ_layoutおよびソース抵抗のレイアウト成分Ｒｓ_layoutについても、係数ｋの値がゲート抵抗の場合と異なるが、ほぼ同様な式により計算できる。
また、同じステップＳＴ３ｃにおいて、ゲート配線のインダクタ成分Ｌｇ_layout、ドレイン配線のインダクタ成分Ｌｄ_layout、および、ソース配線のインダクタ成分Ｌｓ_layoutを求める。これらは計算による他に、それぞれ固有の値に固定してもよいし、シミュレーションにより求めてもよい。本例において、高周波動作にともなうゲート配線のインダクタ成分の増加分は、後述するステップＳＴ５ｃで求める電磁界効果成分Ｒｇ_emに含まれる場合、ゲート配線のインダクタ成分を固定とすることが望ましい。なお、とくに詳細に説明しないが、この高周波動作にともなう配線のインダクタ成分の増加分をモデルに反映させるやり方は、ドレイン配線やソース配線に対しても同様に適用できる。

ステップＳＴ４ｃで容量ミュレーション（C.Sim.）を行い、ゲート・ドレイン配線結合容量Ｃｃ_gd、ゲート・ソース配線結合容量Ｃｃ_gs、ゲート配線・基板結合容量Ｃｃ_Gb、および、ドレイン配線・基板結合容量Ｃｃ_dbを求める。ここでは、たとえば「SENECA」を用いる。
また、基板シミュレーション（S.Sim.）を行い、ゲート結合基板抵抗Ｒsub_gbとゲート結合基板容量Ｃsub_gb、および、ドレイン結合基板抵抗Ｒsub_dbとドレイン結合基板容量Ｃsub_dbを求める。ここでは、たとえば「substrate stream」を用いる。

ステップＳＴ５ｃで全ゲート抵抗から電磁界効果成分を分離するための計算を行う。ゲート抵抗の電磁界効果成分Ｒｇ_emは、全ゲート抵抗Ｒｇ_totalから、そのレイアウト成分Ｒｇ_layoutおよびＮＱＳ成分Ｒｇ_NQSを差し引くことにより求められる。

図９に示すパラメータ決定方法は、レイアウト成分を計算により抽出するステップ（たとえばＳＴ３ｂ，ＳＴ３ｃ）を有すること、さらに望ましくは、そのレイアウト成分を用いて周波数依存成分、たとえばＮＱＳ成分あるいは電磁界効果成分を計算により分離するステップ（たとえばＳＴ５ｂ，ＳＴ５ｃ）を有することが特徴である。これらはいずれも簡単な計算により求まられることから、本実施の形態において、第１の実施の形態に構成例を述べたレイアウトスケーラブルな高周波トランジスタを、容易に作成できるという利益が得られる。

図９において４つの基板抵抗Ｒsub1〜Ｒsub4のすべてで、基板抵抗Ｒsubの抽出を行っている。ただし、たとえば基板抵抗Ｒsub1のみ、あるいは、基板抵抗Ｒsub1とＲsub2といった１つから３つまでの個数の基板抵抗を抽出してもよい。

以上のように決定したパラメータの値を、モデルアウトラインの作成ステップで求めた各パラメータに設定することにより、トランジスタ特性が所望の高い周波数で求めるなどの際に、コンピュータ上で当該高周波トランジスタを精度よく表現するモデルの作成が完了する。

なお、ＳＯＩ基板に形成された高周波トランジスタについても、上述したモデル作成方法の基本は同様に適用できる。ただし、基板回路が存在しない、あるいは、存在しても極めて影響が小さい場合があることに注意を要する。そこで、以下の方法が望ましい。

まず、デバイスシミュレータを用いて、出力抵抗Ｒｄｓまたは出力反射係数Ｓ２２を測定する。
つぎに、ボックス酸化膜を介して半導体基板に伝達する信号の等価回路を構成する。この等価回路を出力抵抗Ｒｄｓとボックス酸化膜を介して半導体基板に接続させ、さらにデバイスシミュレーションを行う。この等価回路を接続した場合のシミュレーション結果と、上記未接続時のデバイスシミュレータ結果との差を、電荷の遅れ量を表すＮＱＳ成分として算出する。このＮＱＳ成分に周波数依存性を持たせることが望ましい。周波数依存成分を持たせる方法としては、周波数とともに増加する関数値としてもよいし、あるいは、周波数に応じた値をテーブルとしてもっていてもよい。
そして、他のパラメータを等価回路にいれ、回路動作をさせることで、所望の高周波でのトランジスタ特性が得られる。このようにして、等価回路から高周波ＳＯＩ型トランジスタの特性が算出される。

＜レイアウト変更にともなうモデルの再作成方法の例＞
つぎに、上記方法により高周波トランジスタモデルを作成した後に、レイアウトを変更する場合のモデルの再作成（更新）方法を述べる。

図１０は、レイアウト変更にともなうモデルの再作成（更新）方法の概略を示すフローチャートである。
ステップＳＴ１１において、第１のレイアウトから、各パラメータを抽出する。このパラメータ抽出は、図９に示して説明した方法を好適に用いることができる。これにより、第１のレイアウトについての内在的トランジスタ部、外在的回路および寄生的回路の各パラメータの値が抽出または算出される。

ステップＳＴ１２において、変更しようとする第２のレイアウトの高周波トランジスタにおいて、ＤＣでのトランジスタ特性を測定し、そこから得られるパラメータを抽出する。
ステップＳＴ１２において測定するＤＣでのトランジスタ特性としては、相互コンダクタンスｇｍ、ドレインコンダクタンスｇｄｓ（出力抵抗Ｒｄｓ）などがある。

ステップＳＴ１３において、第２のレイアウトから各種抵抗や各種容量を見積もる。
第２のレイアウトから見積もることができるレイアウト成分としては、ゲート抵抗のレイアウト成分Ｒｇ_layout、ゲート・ソース容量のレイアウト成分Ｃgs_layout、ゲート・ドレイン容量のレイアウト成分Ｃgd_layout、ソース・基板容量のレイアウト成分Ｃsb_layout、ドレイン・基板容量のレイアウト成分Ｃdb_layout、ゲート・基板容量のレイアウト成分Ｃgb_layout、基板抵抗Ｒsub1〜Ｒsub4のレイアウト成分Ｒsub1_layout〜Ｒsub4_layoutがある。

ここでゲート・ソース容量のレイアウト成分Ｃgs_layout、ゲート・ドレイン容量のレイアウト成分Ｃgd_layout、ソース・基板容量のレイアウト成分Ｃsb_layout、ドレイン・基板容量のレイアウト成分Ｃdb_layout、ゲート・基板容量のレイアウト成分Ｃgb_layoutは、前述した方法において実施の形態において用いなかった新たなパラメータであるが、これらは総合的な容量のレイアウト成分のみ抽出したものである。
つまり、ゲート・ソース容量のレイアウト成分Ｃgs_layoutは、内在的ゲート・ソース容量Ｃgs_int、ゲートとソースのオーバーラップ容量Ｃgs_ovおよびゲート・ソース配線結合容量Ｃｃ_gsの和で示す総合的な容量からレイアウト成分のみを抽出して示すものであり、ソース配線の材料や寸法（厚さおよび幅）ならびに配線の引き回しが第１および第２のレイアウトで同じとする前提において、このゲート・ソース容量のレイアウト成分Ｃgs_layoutは、純粋にレイアウトから見積もることができる。

他の新たなレイアウト成分についても同様である。
ゲート・ドレイン容量のレイアウト成分Ｃgd_layoutは、内在的ゲート・ドレイン容量Ｃgd_intとゲート・ドレイン配線結合容量Ｃｃ_gdの和で示す総合的な容量からレイアウト成分のみを抽出して示すものである。
ソース端子Ｓとバックバイアス端子Ｂが接続されていない場合におけるソース・基板容量のレイアウト成分Ｃsb_layoutは、ソース・基板接合容量Ｃｊ_sbと基板容量の一部との和で示す総合的な容量からレイアウト成分のみを抽出して示すものである。
ドレイン・基板容量のレイアウト成分Ｃdb_layoutは、各種容量、すなわちドレイン・基板接合容量Ｃｊ_db、基板容量の一部、ドレイン配線・基板結合容量Ｃｃ_dbおよびドレイン結合基板容量Ｃsub_dbの和で示す総合的な容量からレイアウト成分のみを抽出して示すものである。
さらに、ゲート・基板容量のレイアウト成分Ｃgb_layoutは、内在的ゲート・基板容量Ｃgb_int、ゲート配線・基板結合容量Ｃｃ_gbおよびゲート結合基板容量Ｃsub_gbの和で示す総合的な容量からレイアウト成分のみを抽出して示すものである。

つぎに、このレイアウト成分の見積もりについて、マルチフィンガーゲートを有する高周波トランジスタ例として、具体的に説明する。
図１１（Ａ）は第１のレイアウトの平面図、図１１（Ｂ）は第２のレイアウトの平面図、図１１（Ｃ）はレイアウト変更にともなうパラメータ変化の倍率を示す図表である。これらの図において、ゲートフィンガー長を２倍にするレイアウト変更を示している。

最初に、マルチフィンガーゲートを有する高周波トランジスタについて簡単に説明する。
本例のトランジスタは、Ｐ型の半導体基板（またはＰウェル）にトランジスタの活性領域１００と、基板コンタクト（バックバイアス供給）用のＰ型不純物領域（以下、基板バイアス領域という）１０１とが形成されている。活性領域１００および基板バイアス領域１０１は、半導体基板の表面部分に所定パターンの素子分離絶縁層１０２を形成することにより、それらの幾何学的形状（パターン）が規定されている。

活性領域１００を横切るフィンガー部Ｆ１，Ｆ２，…を有するゲート電極層１０３（図中「Ｇ」で表記）が、たとえばポリシリコンから形成されている。各フィンガー部Ｆ１，Ｆ２，…は活性領域１００に直交することから、活性領域１００の幅が、ゲートフィンガー部の実効的なゲート長（トランジスタにおける、いわゆるゲート幅）Ｗfingerを規定する。この寸法Ｗfingerを、以下、「フィンガー長」という名称で統一する。本例の第１のレイアウトにおいてフィンガー長Ｗfingerが１μｍであり、第２のレイアウトにおいてフィンガー長が２μｍである。トランジスタの全実効ゲート幅はレイアウト変更の前後で同じとする必要があり、このことから第１のレイアウトにおいてフィンガー部の本数が１００本とすると、第２のレイアウトにおいてフィンガー部の本数が５０本と、半減されている。

ゲート電極層１０３をマスクとしたイオン注入によりＮ型不純物が活性領域１００に導入され、これによってＮ型のソース領域ＳＲおよびドレイン領域ＤＲが、活性領域１００の長手方向に交互に形成されている。
ソース領域ＳＲに対し第１メタルからなるソース配線層１０４が接続され、ドレイン領域ＤＲに対し第１メタルからなるドレイン配線層１０５が接続されている。ソース配線層１０４およびドレイン配線層１０５は図において同じ向きに引き出されているが、交互に異なる向きに引き出してもよい。

一方、ゲート電極層１０３に、これを上層メタルに接続するためのゲートコンタクト１０６が所定数設けられている。とくにソース配線層１０４およびドレイン配線層１０５を異なる向きに引き出す場合、このゲートコンタクト１０６を介してゲート電極層１０３が第２メタルのゲート配線層（不図示）に接続される。

図１１（Ａ）および図１１（Ｂ）において、レイアウトから見積もることができるレイアウト成分として、ゲート抵抗のレイアウト成分Ｒｇ_layout、ゲート・ソース容量のレイアウト成分Ｃgs_layout、ゲート・ドレイン容量のレイアウト成分Ｃgd_layout、ソース・基板容量のレイアウト成分Ｃsb_layout、ドレイン・基板容量のレイアウト成分Ｃdb_layout、ゲート・基板容量のレイアウト成分Ｃgb_layout、基板抵抗Ｒsub1〜Ｒsub4のレイアウト成分Ｒsub1_layout〜Ｒsub4_layout（図中、Ｒsuby_layout(y=1,2,3,4)により示す）がある。

これらのパラメータの意味は前述したので繰り返すことはしない。ここでは、フィンガー長Ｗfingerを２倍にしたことにより、これらのパラメータがどのように変化するかを検討する。
ゲート抵抗のレイアウト成分Ｒｇ_layoutについては、１フィンガー当り、フィンガー長が２倍になるとポリシリコン抵抗も２倍となることに加え、単位抵抗あたりのコンタクト数が減るので、それが（取り出し分）として加算される。全体ではフィンガー数が半減することから、１フィンガー当りの変化倍率をさらに２倍にする必要がある。したがって、ゲート抵抗のレイアウト成分Ｒｇ_layoutは、レイアウト変更後に、変更前の［４倍＋（取り出し分）×２］となる。

基板抵抗のレイアウト成分Ｒsuby_layoutについては、フィンガー長が２倍になると、ソース領域ＳＲやドレイン領域ＤＲから基板コンタクト領域１０１までの平均的な距離もおおよそ２倍となると考えられる。そのため、基板抵抗のレイアウト成分Ｒsuby_layoutは、レイアウト変更によって１フィンガー当り２倍、全体では４倍になる。

このように抵抗はフィンガー数が半減すると倍増するが、これとは対照的に容量については、フィンガー数が半減すると容量も半減する。
具体的には、ゲート・ソース容量のレイアウト成分Ｃgs_layout、ゲート・ドレイン容量のレイアウト成分Ｃgd_layout、ソース・基板容量のレイアウト成分Ｃsb_layout、ドレイン・基板容量のレイアウト成分Ｃdb_layoutは、レイアウト変更によって１フィンガー当り２倍、全体では１倍になる。一方、ゲート・基板容量のレイアウト成分Ｃgb_layoutは、レイアウト変更によって１フィンガー当り１倍、全体では１／２倍となる。
以上に述べたパラメータの変化倍率を図１１（Ｃ）の図表にまとめて示す。

図１０に示すステップＳＴ１３において、さらに、第１のレイアウトからレイアウト依存性がないか無視できるほど小さい成分、たとえばＮＱＳ成分や電磁界効果成分など、たとえば周波数依存性がレイアウト依存性より大きな成分を抽出する。このようなレイアウト依存性が(ほとんど)ないか、重視されない成分を、以下、「非レイアウト依存成分」という。

図１２に、非レイアウト依存成分の具体的抽出方法を、ゲート抵抗Ｒｇと基板抵抗Ｒsub1を例として示す。
ここでは、非レイアウト依存成分がレイアウトに全く依存しないことを前提とする。ただし、若干依存することが認められる場合は、求めた非レイアウト依存成分に経験的に求められる「１」前後の補正係数をかけることも可能である。
図１２（Ａ）に示すように、フィンガー長Ｗfingerを１μｍ（第１のレイアウト）から２．５μｍおよび５μｍ（第２のレイアウト）に変化させたときに、ゲート抵抗のレイアウト成分Ｒｇ_layoutが１．０９Ωから、それぞれ３．６９Ωおよび１１．９９Ωに変化している。前述したステップＳＴ１１で、第１のレイアウトについては全ゲート抵抗Ｒｇ_totalが既に求められており、その値を１１．４０Ωとすると、その非レイアウト依存成分、すなわちＮＱＳ成分Ｒｇ_NQSと電磁界効果成分Ｒｇ_emとの和が１０．４Ωと算出できる。この値はレイアウトに依存しない一定値であることから、第２のレイアウトにも適用できる。そこで、フィンガー長Ｗfingerが２．５μｍのときの全ゲート抵抗Ｒｇ_totalが１４．０９Ω、フィンガー長Ｗfingerが５μｍのときの全ゲート抵抗Ｒｇ_totalが２２．３９Ωと、それぞれ算出される。

また、図１２（Ｂ）に示すように、フィンガー長Ｗfingerを１μｍ（第１のレイアウト）から２．５μｍおよび５μｍ（第２のレイアウト）に変化させたときに、基板抵抗のレイアウト成分Ｒsub1_layoutが４．１０Ωから、それぞれ２５．６３Ωおよび１０２．５０Ωに変化している。前述したステップＳＴ１１において、第１のレイアウトについては全基板抵抗Ｒsub1_totalが既に求められており、その値を１００．００Ωとすると、その非レイアウト依存成分、すなわちＮＱＳ成分Ｒsub1_NQSが９５．９Ωと算出できる。この値はレイアウトに依存しない一定値であることから、第２のレイアウトにも適用できる。そこで、フィンガー長Ｗfingerが２．５μｍのときの全基板抵抗Ｒsub1_totalが１２１．５３Ω、フィンガー長Ｗfingerが５μｍのときの全基板抵抗Ｒsub1_totalが１９８．４０Ωと、それぞれ算出される。

図１０に示すステップＳＴ１４において、上述の方法により抽出したパラメータを設定し、さらに、その内訳や残りのパラメータを決定する。
具体的には、内在的ゲート・基板容量Ｃgb_int、内在的ゲート・ドレイン容量Ｃgd_intおよび内在的ゲート・ソース容量Ｃgs_intは、コンパクトモデルの場合に、たとえばＢＳＩＭ３ｖｅｒ．３のコマンド値（ｏｐ値）を用いる。また、ここではフィンガーゲートのレイアウトパターンを変更し、それ以外の配線のレイアウト変更は行わないとの前提の下、パッドインダクタンスを含むドレイン配線のインダクタンス成分Ｌｄ_layoutおよびゲート配線のインダクタンス成分Ｌｇ_layoutを一定値、たとえば３４ｐＨにし、ソース配線のインダクタンス成分Ｌｓ_layoutを一定値、たとえば０．００３ｐＨに設定する。
その他、レイアウト変更により値が変化すると想定されるパラメータ値を、計算または、必要ならデバイスシミュレータにより抽出し直す。たとえば、Ｉｄ−Ｖｄ特性における傾きはアナログ回路には非常に重要であるが、この値はフィンガー長Ｗfingerを変えたことにより変更すべきであることから、この傾きに関与するパラメータをフィンガー長に応じて変更する。

全ての必要なパラメータを設定すると、つぎのステップＳＴ１５において、設定したパラメータ値が適切か否かを、それらの値を用いた回路動作（デバイスシミュレーション）を行い、あるいは、高周波特性（Ｓパラメータ、電流利得遮断周波数ｆｔおよび最大動作周波数ｆmax）を測定することにより検証する。これにより、高周波特性の予測が可能となる。

図１３（Ａ）〜図１３（Ｄ）は、上記方法で計算されたＳパラメータと実測データの比較を示すスミスチャートである。これらの図において、実デバイスのＳパラメータの測定値（実測値）と、本実施の形態のトランジスタモデルでパラメータ設定後のシミュレーション結果（「Sim.」）とを示す。マルチフィンガーゲートを有する高周波トランジスタは、その各フィンガーゲートのフィンガー長Ｗfingerが２．５μｍ、フィンガー数が４０本、各ゲートフィンガー部の幅（ゲート長）Ｌｇが０．０７μｍ、ゲート・ドレイン容量（実測値）が０．０２５ｐＦである。また、測定周波数を１００ＭＨｚから５０ＧＨｚに変化させている。
図より両者がよく一致していることがわかり、上記の方法が妥当であることが理解される。上記の方法をとることにより、フィンガー長Ｗfingerに関するスケーラブルな高周波トランジスタモデルが構築されることが確認できる。

以上のモデルの再作成方法によれば、レイアウト依存成分が明確であることから、あるレイアウトの高周波トランジスタモデルを一度作成しておけば、つぎにレイアウト変更する際に、高周波トランジスタモデルのどのパラメータをどの程度変更すればよいかが明らかである。そのため、レイアウト変更に伴うモデル再作成（変更）の手間が最小限となり、人的および時間的コスト削減ならびにハードウエア資源の有効利用が図れるという利益が得られる。

＜パラメータの最適化手法の例＞
つぎに、高周波トランジスタのパラメータを最適化する手法の例を述べる。
この最適化手法において、高周波特性の維持・改善に寄与するパラメータを特定する感度分析を行い、その結果から、最適化すべきパラメータを特定する。

図１４は、感度分析結果をまとめた図表である。
ここでは図１４に示す２３個のパラメータについて感度分析を行った。今までに説明していないパラメータとしては、主にゲートフィンガー部以外のゲート電極部分からなるゲート取り出し部の基板との容量Ｃgb_layoutと、この容量に直列接続される基板内抵抗Ｒsub_gb_layoutとがある。ここでは、容量Ｃgb_layoutは容量シミュレータ「SENECA」を用いて計算し、基板内抵抗Ｒsub_gb_layoutは基板シミュレータ「substrate storm」を用いて計算している。他のパラメータについては既に説明したので、ここで説明を繰り返すことはしない。

これら２３個のパラメータについて、フィンガー長Ｗfingerが１．０μｍ、２．５μｍおよび５．０μｍの３パターンで求めた。また、感度分析において、電流利得遮断周波数ｆｔおよび最大動作周波数ｆmaxのそれぞれについて、フィンガー長Ｗfingerが１．０μｍと５．０μｍのときで、どの程度周波数差が生じるかの指標として、当該周波数差をセンター値で規格化したものを用いた。
その結果、レイアウト変更によって電流利得遮断周波数ｆｔに与える影響が大きいパラメータは、その影響が大きい順に、ゲート取り出し部の基板との容量Ｃgb_layout、内在的ゲート・ドレイン容量Ｃgd_int、ゲート配線・基板結合容量Ｃｃ_gbであることがわかった。また、最大動作周波数ｆmaxに与える影響が大きいパラメータは、その影響が大きい順に、全ゲート抵抗Ｒｇ_total、内在的ゲート・ドレイン容量Ｃgd_int、基板抵抗Ｒsub1であることがわかった。
なお、パラメータの感度分析を行う高周波特性としては、上記以外に、Ｓパラメータであってもよい。

以上のパラメータの最適化手法によれば、高周波特性に対するパラメータの感度分析結果から高周波特性、たとえば電流利得遮断周波数ｆｔ、最大動作周波数ｆmaxに影響を与える主要なパラメータに基づいて、レイアウトをどのように改善すればよいかが容易にわかる。その結果、レイアウト改善点が予め予想でき、レイアウト変更に伴う手間が最小限となり、人的および時間的コスト削減ならびにハードウエア資源の有効利用が図れるという利益が得られる。

今までの記載において、パラメータの一部に周波数依存性を持たせることを言及した。これに加え、幾つかの主要なパラメータにバイアス依存性を持たせることができる。以下、その方法について述べる。

一般に、既存のコンパクトモデルにおいて、その容量成分（容量パラメータ）が適切でないことから、あらゆるバイアス（バイアス電圧またはバイアス電流）で動作させた場合に誤差を生じる。ここでは、その誤差成分をバイアスごとに求める。
具体的には、抽出したパラメータが設定された高周波トランジスタモデルを、たとえばデバイスシミュレータ等で、あるバイアスにて動作させ、そのとき得られたパラメータ値とコンパクトモデルのパラメータ値とを比較し、その差分を求める。この作業を、全ての、あるいは必要なパラメータごとに、全てのバイアス（より現実的には、離散的な代表点）で実行する。この差分または正しいパラメータ値をバイアスごとに、たとえばテーブルとして記憶しておく。実際の高周波トランジスタモデルをシミュレータなどで動作させる際に、要求される動作時のバイアスに応じて、そのバイアスに対応した各パラメータ値の差分または正しいパラメータ値を読み出し、それによって各パラメータの値を自動で補正する。なお、差分を用いる場合は、コンパクトモデルの既存のパラメータ値に、この差分を付加することになる。一方、正しいパラメータ値を用いる場合は、コンパクトモデルの既存のパラメータ値をゼロとして、正しいパラメータ値で事実上、置き換えることになる。

このようなバイアス依存性を持たせないと誤差要因となるパラメータの代表的なものとして、内在的ゲート・ドレイン容量Ｃgd_intおよび内在的ゲート・ソース容量Ｃgs_intを挙げることができる。また、必要なら他のパラメータにもバイアス依存性を持たせることが可能である。

このようにして、必要なパラメータにバイアス依存性を持たせることにより、あらゆるバイアスで動くいわゆるコンパクトモデル(ＢＳＩＭ３ｖｅｒ．３、ＭＯＳ ｍｏｄｅｌ９，ＥＫＶ)を用いたシミュレータに組み込む高周波トランジスタモデルを、より適切に動作させ、精度が高いシミュレーションが可能となる。ここで、当該高周波トランジスタモデルを利用したものであれば、シミュレータの種類、コンパクトモデルの種類は任意であり、本質的でない。

また、今までの記載において消費電力については言及しなかったが、とくに基板結合容量と基板抵抗とで構成するＣＲ直列回路において、消費電力のピーク点から、より消費電力が低い領域で動作するように、これらのパラメータを設定することが望ましい。
より詳細には、図１に示すゲート配線・基板結合容量Ｃｃ_gbとゲート結合基板抵抗Ｒsub_gbとによりＣＲ直列回路が構成され、また、ドレイン配線・基板結合容量Ｃｃ_dbとゲート結合基板抵抗Ｒsub_dbとによりＣＲ直列回路が構成されている。これらのＣＲ直列回路において消費電力がピークを持ち、そのピーク時の基板抵抗は１／（２πＣ）により計算できる。ここで「Ｃ」はゲート配線・基板結合容量Ｃｃ_gbまたはドレイン配線・基板結合容量Ｃｃ_dbの値である。実施の形態において基板における消費電力を抑制するためには、配線構造や基板抵抗などの制約があるが、この制約の範囲内で上記ピーク点よりできるだけ離れた基板抵抗となるように、あるいは、十分に消費電力が低減されるように、ゲート配線・基板結合容量Ｃｃ_gbまたはドレイン配線・基板結合容量Ｃｃ_dbの値を設定することが望ましい。

以上のパラメータの最適化手法において、実施の形態において前述したようにシミュレーションの精度が上がる利益に加え、特性の予測が容易に達成できる。つまり、従来は、トランジスタモデルのパラメータが特性に及ぼす影響を知ることができなかったことから、一度試作（実際のデバイス作製）を行い、その特性を測定し、測定結果を所望の特性にフィティングさせることにより正しいパラメータを求めていた。これに対し、このパラメータの最適化を行うと各パラメータの高周波特性に及ぼす影響をある程度知ることができ、そのため従来のように試作を行うことなく、高周波回路のトランジスタユニットの特性が予測できるという利益が得られる。また、求める特性を最適化するための原因が明確になり、レイアウトの最適化も容易になる。

＜高周波トランジスタの構造および設計方法の例＞
以上のことを前提として、本発明に係る高周波トランジスタの構造および設計方法について、その実施の形態を、配線のレイヤ（階層）を変更する場合を例として説明する。

最初に、変更前のレイアウトおよび断面構造について説明する。
図１５に、変更前のマルチフィンガーを有する高周波トランジスタの平面図を示す。また、図１６に、図１５におけるＡ−Ａ線の概略的な断面を示す。なお、図１６に示す断面では簡略化のため絶縁材料からなる部分を一切省略している。
図１５に示すように矩形枠状の平面パターンを有する素子分離絶縁層２が半導体基板１に形成され、素子分離絶縁層２によって囲まれた基板領域に、矩形パターンを有する活性領域１Ａが形成されている。高周波トランジスタのゲートＧとして、活性領域１Ａを各フィンガー部Ｆが横切るようにゲート電極２が形成されている。各フィンガー部Ｆは、活性領域１Ａを熱酸化して形成されている薄いゲート絶縁膜（不図示）上に形成されている。ゲート電極２はたとえばポリシリコンからなり、ほぼ平行に配置されている複数のフィンガー部Ｆと、隣り合う２本のフィンガー部Ｆをつなぐ幅広の連結部とによって平面パターンとしては１本のライン状に形成されている。

図１６は、２つの連結部間の部分を中心とした断面を示している。このゲート電極２の連結部上に第１ゲートコンタクト３が形成され、第１ゲートコンタクト３上に、ほぼ連結部と同じ平面パターンを有する中間接続層４が、第１層メタル（１ＭＴ）により形成されている。さらに中間接続層４は、第２ゲートコンタクト５を介して、第２層メタル（２ＭＴ）からなるゲート配線６に接続されている。ゲート配線６は、図１５に示すように、活性領域１Ａより一回り大きい矩形枠状の部分６Ａと、この部分６Ａから一方側に伸びる複数の太い配線部分６Ｂとを有する。図示を省略しているが、これら太い配線部分６Ｂは、トランジスタユニットの外部ゲート端子Ｇ０（図１参照）に共通に接続されている。

図１６に示すように、ゲート電極の中間接続層４の間を、これと同じ２ＭＴから形成されているドレイン配線７が通っている。ドレイン配線７は複数形成され（図１５参照）、その各々が数個のドレインコンタクト８によって活性領域１Ａに形成されているドレイン領域（不純物拡散層）９に接続されている。なお、このドレイン領域とドレインコンタクト８は、図１６には現れていない。複数のドレイン配線７は、ゲート電極の太い配線部分６Ｂとは反対の側に延び、トランジスタユニットの外部ドレイン端子Ｄ０（図１参照）に共通に接続されている。

図１６に示す断面には現れていないが、ドレイン配線７と同じ２ＭＴからソース配線８が形成されている。ソース配線１０は、図１５に示すように、ゲート配線６より一回り外側を通る基板コンタクト部分１０Ａと、基板コンタクト部分１０からゲート配線の太い配線部分６Ｂと同じ向きに伸びる配線部分１０Ｂとを有する。ソース配線の基板コンタクト部分１０Ａは、素子分離絶縁層２の周囲に沿って形成されている基板コンタクト領域１１の上方を通っており、両者が多数のソース・基板間コンタクト１２によって接続されている。

このような配線部を有する高周波トランジスタにおいては、図１６に示すように、レイアウト成分として高周波特性への影響が大きいゲート・ドレイン配線結合容量Ｃｃ_gd（図１参照）が、主に、３つの結合容量の値Ｃ１１、Ｃ１２およびＣ２の合成値によって決定される。結合容量の値Ｃ１１とＣ１２は、同一階層の１ＭＴ内において隣り合うドレイン配線７とゲート電極の中間接続層４との間の容量値である。また、結合容量の値Ｃ２は、１ＭＴからなるドレイン配線７と、その上層の２ＭＴからなるゲート配線６（厳密には、その配線部分６Ａ）との間の容量値である。図１６に示す配線部の構造においては、ドレイン配線がゲート配線やゲートコンタクトに囲まれており、その結果、ゲート・ドレイン配線結合容量Ｃｃ_gdが比較的大きくなりやすい。ゲート・ドレイン配線結合容量Ｃｃ_gdを小さくしたい場合に、隣接する配線間や配線とコンタクトとの距離を大きくする必要があることから、トランジスタ占有面積の縮小の要請と矛盾する。
また、他のレイアウト成分としてのドレイン配線・基板結合容量Ｃｃ_db（図１参照）は、図１６における結合容量の値Ｃ３により決まる。結合容量値Ｃ３は、ドレイン配線７が１ＭＴからなること比較的大きく、これを下げることが難しい。

つぎに、このような構成の高周波トランジスタの設計方法例を説明する。
ここでは、図１５および図１６に示す構成を第１レイアウトとし、この第１レイアウトの等価回路パラメータのうち、主に配線間、あるいは、配線と基板との間の結合容量に関して感度測定を行い、その結果から、第１レイアウトを新たな第２レイアウトに設計変更する場合について説明する。

図１７は、高周波トランジスタの設計方法における各ステップを示すフローチャートである。
ステップＳＴ２０において、トランジスタ部を設計し（トランジスタ部設計ステップ）、その配線部を設計し、これにより第１レイアウトの設計がすでに完了しているものとする。

つぎのステップＳＴ２１において、第１レイアウトの高周波トランジスタに対し、その感度測定を行う。より詳細には、配線およびコンタクトの構成（配線部の構成）に応じて変化する等価回路パラメータのうち、ゲート配線６、ソース配線１０およびドレイン配線７の各配線間の結合容量、ならびに、各配線と半導体基板１と間の結合容量について、高周波トランジスタの高周波特性に対する感度を測定する。
測定対象となる配線間の結合容量として、ゲート・ドレイン配線結合容量Ｃｃ_gdおよびゲート・ソース配線結合容量Ｃｃ_gs（図１参照）と、図１において省略しているドレイン・ソース配線結合容量Ｃｃ_dsとがある。
測定対象となる配線と半導体基板との間の結合容量として、ドレイン配線・基板結合容量Ｃｃ_dbとゲート配線・基板結合容量Ｃｃ_gbとがある（図１参照）。また、ソース端子Ｓとバックバイアス端子Ｂとを接続しない場合は、ソース配線・基板結合容量Ｃｃ_sbを測定対象とする。

感度の測定を、たとえば＜パラメータの最適化手法の例＞で述べた方法と同様な方法により行うことができる。＜パラメータの最適化手法の例＞ではフィンガー長Ｗfingerの値を変えて感度測定を行ったが、ここでは上記各結合容量の値を順次変えて感度測定を行う。このとき結合容量値の影響を見積もる高周波特性を、上記例と同様に電流利得遮断周波数ｆｔや最大発振周波数ｆｍａｘとすることができる。
この感度測定により、高周波特性に影響が大きい順に、変更すべき結合容量の優先順位が決まる。

つぎのステップＳＴ２２において、各配線の階層レベルを上記優先順位に基づいて決定する（レベル決定ステップ）。
そして、つぎのステップＳＴ２３において、決定した階層レベルを遵守しながら配線部を設計する（配線部設計ステップ）。たとえば、決定した各階層レベルにおける前記ゲート配線、前記ソース配線およびドレイン配線のパターンと、各配線間あるいは配線と前記トランジスタ部とを接続するコンタクトの配置と大きさとを設計する。また、配線間の上下関係を変えることなく、配線の階層レベルを変更してもよい。

その後、図１０に示す方法と同様にしてモデル再作成を行うようにしてもよい。このときの検証結果に応じて、変更すべきパラメータが判明する場合は、そのパラメータの変更をトランジスタ部および配線の設計ステップＳＴ２０にフィードバックすることが望ましい。
また、＜高周波トランジスタの構造および設計方法の例＞の項で既に述べたように、基板シミュレータ等を用いて半導体基板におけるＲＣ直列回路における消費電力が最大値をとる場合は、その最大値から消費電力が低くなるように基板抵抗などのデバイスパラメータあるいは配線部のパラメータを変更することが望ましい。このときも配線間の上下関係を変えることなく、配線の階層レベルを変更してもよい。変更後は、さらに検証を行って半導体基板におけるＲＣ直列回路の消費電力が最大値から下がっていることを確認する。

以下、ドレイン配線に関する結合容量の低減を最優先する場合のレイアウト変更の結果得られる本発明に係る高周波トランジスタの実施の形態（構造例）を幾つか説明する。

［構造例１］
本実施の形態に係る高周波トランジスタの設計方法において、ドレイン配線のゲート配線との結合容量、ドレイン配線の基板との結合容量を、トランジスタサイズを変えることなく低減するには、ドレイン配線をゲート配線より上層にすることが望ましい（構造例１）。
図１８は、構造例１の断面図である。この場合において、平面パターンそのものは図１５と同様に設計することができる。つまり、図１８においては、ゲート配線の矩形枠状の部分６Ａが１ＭＴにより形成され、その中間接続層４および第２ゲートコンタクト５（図１６）は省略され、第１ゲートコンタクト３は、ゲート電極２のフィンガー部Ｆを連結する幅広部とゲート配線の矩形枠状の部分６Ａとを接続するために用いられている。ドレイン配線７は２ＭＴから形成されている。

構造例１において、ドレイン配線７とゲート配線６との結合容量の値Ｃ２０は、図１６における合成された結合容量の値（Ｃ２＋Ｃ１１＋Ｃ１２）より十分に小さく、その分、当該トランジスタの高周波特性が改善されている。
また、構造例１におけるドレイン配線７と半導体基板１との結合容量の値Ｃ３０は、図１６に示す構造例の場合に比べ、両者の距離が大きくなることから、その結合容量の値Ｃ３０は、図１６に示す結合容量の値Ｃ３より十分に小さく、その分、当該トランジスタの高周波特性が改善されている。

［構造例２］
図１９に、構造例２の高周波トランジスタの図１５におけるＢ−Ｂ線と同じ箇所の断面図を示す。
構造例２において、ドレイン配線７をゲート配線６より上層としたことに加え、ドレイン領域のコンタクト部分を最適化している。
より詳細には、２ＭＴから形成されているドレイン配線７は、深いドレインコンタクト８によって半導体基板１に形成されているドレイン領域ＤＲに接続されている。ドレイン領域ＤＲは、隣り合う２つのフィンガー部Ｆをマスク層としたイオン注入により半導体基板１に形成されている。深いドレインコンタクト８の径が、当該トランジスタの形成に用いる半導体製造プロセスのコンタクトに関する最小寸法Ｗｃを有する。また、深いドレインコンタクト８からフィンガー部Ｆまでの距離が、上記半導体製造プロセスのコンタクトと他の導電層との距離に関する最小寸法Ｗｃ_ｃとなっている。したがって、ドレイン領域ＤＲの幅が（２Ｗｃ_ｃ＋Ｗｃ）と小さく、その分、トランジスタの占有面積が小さくなっている。なお、フィンガー部Ｆと深いドレインコンタクト８との距離を縮めると、その部分での結合容量も大きくなるが、水平方向において一方から他方を見たときの投影重なり面積は、配線同士が交差する場合の投影面積より元々十分に小さく、その結合面積の増加が高周波特性に与える影響は比較的小さい。

［構造例３］
上記構造例１および構造例２において、ドレイン配線７はゲート配線６より上層であればよく、ドレイン配線７を第３層メタル（３ＭＴ）以上の階層レベルとする変形が可能である。
構造例３は、構造例２においてドレイン配線７を３ＭＴにより形成した場合を示すものであり、その断面図を図２０に示す。
ソース構造例３において、ドレイン配線７とソース配線１０との結合容量Ｃ４１とＣ４２が図１６の場合より小さくなることから、構造例１より、さらにトラジスタの高周波特性が改善される可能性がある。

本発明は、高周波回路のシミュレーション、高周波トランジスタユニットのデバイスシミュレーションなどのソフトウエアに組み込んで使用され、トランジスタユニットをコンピュータ上で表現するための高周波トランジスタモデルの用途に適用できる。

本発明の実施の形態に係る高周波トランジスタモデルの等価回路図である。 高周波におけるゲート電極とチャネルの結合とチャネル抵抗を分布定数として示すＮＱＳ効果の説明図である。 内在的トランジスタ部を等価回路モデルとした場合の概略的な構成を示す等価回路図である。 （Ａ）〜（Ｄ）は、高周波トランジスタモデルを用いたシミュレーション結果を実測値と比較して示すＳパラメータのグラフである。 実際のＳパラメータから抽出されるゲート抵抗値の周波数特性を示すグラフである。 従来のフィッティングによる特性調整で出力抵抗の高周波での増加の影響を抑制するために必要なパラメータを抽出して示す回路図である。 図６に示す回路における出力反射係数の軌跡を示すスミスチャートである。 レイアウト計算により求めた基板抵抗値（測定値）とＳパラメータのフィッティング後に抽出した基板抵抗値とを比較して示す図表である。 高周波トランジスタモデルの作成において、パラメータ値を決定するための主なステップを示すフローチャートである。 高周波トランジスタモデルの作成において、レイアウト変更にともなうモデルの再作成（更新）方法の概略を示すフローチャートである。 （Ａ）は第１のレイアウトの平面図、（Ｂ）は第２のレイアウトの平面図、（Ｃ）はレイアウト変更にともなうパラメータ変化の倍率を示す図表である。 非レイアウト依存成分の具体的な値を、ゲート抵抗と基板抵抗を例として示す説明図である。 （Ａ）〜（Ｄ）は、実施の形態に係る方法で計算されたＳパラメータと実測データの比較を示すスミスチャートである。 高周波トランジスタモデルの作成方法において、感度分析結果をまとめた図表である。 本発明の実施の形態に係る高周波トランジスタの設計において、変更前のマルチフィンガーを有する高周波トランジスタの平面図である。 図１５におけるＡ−Ａ線の概略的な断面を示す図である。 本発明の実施の形態に係る高周波トランジスタの設計方法の各ステップを示すフローチャートである。 本発明の実施の形態に係る高周波トランジスタの構造例１の断面図である。 本発明の実施の形態に係る高周波トランジスタの構造例２の断面図である。 本発明の実施の形態に係る高周波トランジスタの構造例３の断面図である。 背景技術の高周波トランジスタの動作を再現する外在的回路を含んだ等価回路モデルを示す等価回路図である。

符号の説明

１…半導体基板、１Ａ…活性領域、２…ゲート電極、３…第１ゲートコンタクト、４…ゲート電極の中間接続層、５…第２ゲートコンタクト、６…ゲート配線、６Ａ…矩形枠状の部分、６Ｂ…太い配線部分、７…ドレイン配線、８…ドレインコンタクト、９…ソースコンタクト、１０…ソース配線、１０Ａ…基板コンタクト部分、１０Ｂ…配線部分、１１…基板コンタクト領域、１２…ソース・基板コンタクト、Ｃsub_db…ドレイン結合基板容量、Ｃsub_gb…ゲート結合基板容量、Ｃｃ_db…ドレイン配線・基板結合容量、Ｃｃ_gb…ゲート配線・基板結合容量、Ｃｃ_gd…ゲート・ドレイン配線結合容量、Ｃｃ_gs…ゲート・ソース配線結合容量、Ｃgb_int…内在的ゲート・基板容量、Ｃgd_int…内在的ゲート・ドレイン容量、Ｃgs_int…内在的ゲート・ソース容量、Ｃgd_ov…ゲートとドレインのオーバーラップ結合容量、Ｃgs_ov…ゲートとソースのオーバーラップ結合容量、Ｃｊ_db…ドレイン・基板接合容量、Ｃｊ_sb…ソース・基板接合容量、Ｄ０…ドレイン引き出し端子、Ｇ０…ゲート引き出し端子、Ｌｄ_layout…ドレイン配線のインダクタンス成分、Ｌｇ_layout…ゲート配線のインダクタンス成分、Ｌｓ_layout…ソース配線のインダクタンス成分、Ｍｉ…内在的トランジスタ部、Ｒsub1…ドレイン基板抵抗、Ｒsub2,Ｒsub3…ソース・ドレイン基板抵抗、Ｒsub4…ソース基板抵抗、Ｒsub1y_layout(y=1,2,3,4)…基板抵抗のレイアウト成分、Ｒsuby_NQS(y=1,2,3,4)…基板抵抗のＮＱＳ成分、Ｒsub_db…ドレイン結合基板抵抗、Ｒsub_gb…ゲート結合基板抵抗、Ｒｃｈ…チャネル抵抗、Ｒｄ…ドレイン抵抗、Ｒｄ_layout…ドレイン配線抵抗のレイアウト成分、Ｒｄｓ…出力抵抗、Ｒｇ_NQS…ＮＱＳゲート抵抗、Ｒｇ_em…ゲート抵抗の電磁界効果成分、Ｒｇ_layout…ゲート抵抗のレイアウト成分、Ｒｇ_total…全ゲート抵抗、Ｒｇ０…ゲート抵抗、Ｒｓ…ソース抵抗、Ｒｓ_layout…ソース配線抵抗のレイアウト成分、Ｓ０…ソース引き出し端子、ｂｉ…内在的バックバイアスノード、ｄｉ…内在的ドレインノード、ｇｄｓ…ドレインコンダクタンス、ｇｉ…内在的ゲートノード、ｇｍ…相互コンダクタンス、ｓｉ…内在的ソースノード

Claims (14)

1. 半導体基板に形成されているソース領域およびドレイン領域ならびにゲート電極を有するトランジスタ部と、前記ソース領域に接続されているソース配線と、前記ドレイン領域に接続されているドレイン配線と、前記ゲート電極に接続されているゲート配線とを有する高周波トランジスタに対し、前記ソース領域およびドレイン領域ならびに前記ゲート電極の各電圧供給ノードから高周波半導体回路のトランジスタユニットの各電極引き出しノードまでの配線およびコンタクトを最適化するための高周波トランジスタの設計方法であって、
   前記配線およびコンタクトの構成に応じて変化する等価回路パラメータのうち、前記ゲート配線、前記ソース配線および前記ドレイン配線の各配線間の結合容量、ならびに、各配線と半導体基板と間の結合容量について、前記高周波トランジスタの高周波特性に対する感度を測定する感度測定ステップと、
   前記感度に基づいて、前記ゲート配線、前記ソース配線およびドレイン配線の階層レベルを各々決定するレベル決定ステップと、
   決定した各階層レベルにおける前記ゲート配線、前記ソース配線およびドレイン配線のパターンと、各配線間あるいは配線と前記トランジスタ部とを接続するコンタクトの配置と大きさとを設計する配線部設計ステップと
   を含む高周波トランジスタの設計方法。
2. 前記レベル決定ステップにおける前記決定の結果、前記ドレイン配線が前記ゲート配線より上層の場合、前記配線部設計ステップにおいて、前記ドレイン配線を前記ドレイン領域に接続するドレインコンタクトの寸法、および、前記ドレインコンタクトと前記ゲート配線との距離に、半導体製造プロセスの最小寸法を適用する
   請求項１に記載の高周波トランジスタの設計方法。
3. 前記感度測定ステップにおける前記測定の結果、前記ドレイン配線と前記半導体基板との結合容量を小さくすべきときに、前記レベル決定ステップにおいて、前記ドレイン配線が前記ゲート配線よりも上層となるように各配線の階層レベルを各々決定する
   請求項１に記載の高周波トランジスタの設計方法。
4. 前記感度測定ステップにおける前記測定の結果、前記ドレイン配線と前記ソース配線との結合容量を小さくすべきときに、前記レベル決定ステップにおいて、前記ソース配線と前記ドレイン配線が異なる階層となるように各配線の階層レベルを各々決定する
   請求項１に記載の高周波トランジスタの設計方法。
5. 前記トランジスタ部を設計するトランジスタ設計ステップをさらに含み、
   前記感度測定のステップに用いた前記ドレイン配線と半導体基板との結合容量値の下では、前記結合容量と半導体基板の抵抗との直列回路において消費電力が最大値をとる場合、当該最大値から消費電力が小さくなるように半導体基板の抵抗値の修正値、前記ドレイン配線と半導体基板との結合容量の修正値の少なくとも一方を求め、求めた修正値を前記トランジスタ設計ステップ、前記感度測定ステップ、前記接続部設計ステップの少なくとも一つに反映させる
   請求項１に記載の高周波トランジスタの設計方法。
6. 前記感度測定ステップにおいて、高周波特性のシミュレーション時に前記高周波トランジスタをコンピュータ上で表現するための高周波トランジスタモデルとして、高周波トランジスタの内在的(intrinsic)トランジスタ部と、前記内在的トランジスタ部に接続され、前記トランジスタユニットの電極、配線およびコンタクトのレイアウトの変更に応じて変化するレイアウトパラメータを含む寄生的回路と、を有する高周波トランジスタモデルを用い、前記レイアウトパラメータを各種変更して行うシミュレーションの結果から当該レイアウトパラメータの前記高周波特性に対する感度を測定する
   請求項１に記載の高周波トランジスタの設計方法。
7. 前記内在的トランジスタ部に接続され、前記高周波トランジスタのチャネル内走行キャリアの時間遅れを示す非準静的パラメータを含む在外的(extrinsic)回路を
   さらに含む請求項６に記載の高周波トランジスタの設計方法。
8. 前記寄生的回路は、半導体基板と前記ソース配線との結合容量、半導体基板と前記ドレイン配線との結合容量、各結合容量から半導体基板の基準電位までの基板内抵抗と基板内容量、前記ゲート配線と前記ドレイン配線の結合容量、および、前記ゲート配線と前記ソース配線との結合容量を含む
   請求項６に記載の高周波トランジスタの設計方法。
9. 前記内在的トランジスタ部のパラメータであるゲート・ドレイン容量とゲート・ソース容量がバイアス依存性を有する
   請求項６に記載の高周波トランジスタの設計方法。
10. 前記高周波トランジスタのゲート電極は、それぞれが実効的なゲート部となる複数のフィンガー部を有する
    請求項１に記載の高周波トランジスタの設計方法。
11. 半導体基板に形成されているソース領域およびドレイン領域、ならびに、マルチフィンガーを持つゲート電極を有するトランジスタ部と、前記ソース領域に接続されているソース配線と、前記ドレイン領域に接続されているドレイン配線と、前記ゲート電極に接続されているゲート配線とを有する高周波トランジスタであって、
    前記ドレイン配線と半導体基板との結合容量を小さくするために、前記ドレイン配線を前記ゲート配線より上層に配置し、前記ドレイン配線を前記ドレイン領域に接続するドレインコンタクトの寸法、および、前記ドレインコンタクトと前記ゲート配線との距離に、半導体製造プロセスの最小寸法を適用している
    マルチフィンガーゲートを有する高周波トランジスタ。
12. 半導体基板に形成されているソース領域およびドレイン領域、ならびに、マルチフィンガーを持つゲート電極を有するトランジスタ部と、前記ソース領域に接続されているソース配線と、前記ドレイン領域に接続されているドレイン配線と、前記ゲート電極に接続されているゲート配線とを有する高周波トランジスタであって、
    前記ドレイン配線と前記ゲート配線との結合容量を小さくするために、前記ドレイン配線が前記ゲート配線よりも上層に配置されている
    マルチフィンガーゲートを有する高周波トランジスタ。
13. 半導体基板に形成されているソース領域およびドレイン領域、ならびに、マルチフィンガーを持つゲート電極を有するトランジスタ部と、前記ソース領域に接続されているソース配線と、前記ドレイン領域に接続されているドレイン配線と、前記ゲート電極に接続されているゲート配線とを有する高周波トランジスタであって、
    前記ドレイン配線と前記ソース配線との結合容量を小さくするために、前記ソース配線と前記ドレイン配線が異なる階層に配置されている
    マルチフィンガーゲートを有する高周波トランジスタ。
14. 半導体基板に形成されているソース領域およびドレイン領域、ならびに、マルチフィンガーを持つゲート電極を有するトランジスタ部と、前記ソース領域に接続されているソース配線と、前記ドレイン領域に接続されているドレイン配線と、前記ゲート電極に接続されているゲート配線とを有する高周波トランジスタであって、
    前記ゲート配線、前記ドレイン配線または前記ソース配線と前記半導体基板との結合容量値の下では、当該結合容量と半導体基板の抵抗との直列回路において消費電力が最大値をとる場合、当該最大値から消費電力が小さくなるように半導体基板の抵抗値、各配線と半導体基板と間の結合容量値の少なくとも一方が決められている
    マルチフィンガーゲートを有する高周波トランジスタ。
    

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