JP2000223584A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 ノイズ特性の良好な半導体装置を提供する。 【解決手段】 信号入力パッド（１１６）と、この信号
入力パッドに入力された信号を増幅する増幅段とを半導
体基板（１０１）またはウェル上に備えた半導体装置に
おいて、入力パッドの下方、および入力パッドから増幅
段の素子までの配線（１１５）の下方に、半導体基板ま
たはウェルと同電位を与えられた低抵抗層（１２１）、
特にシリサイド層を備える。この低抵抗層はその電位を
グランドに落しているので、基板抵抗が減少し、基板の
熱雑音が低減し、層間膜容量を介して増幅段に入る雑音
を減少でき、半導体装置全体としての低雑音化を達成で
きる。低抵抗層は基板に直接接することなく、ゲートポ
リシリコン膜（１４１）上のシリサイド膜（１４２）で
あってもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
もので、特に低雑音用途のトランジスタ、例えばＭＯＳ
ＦＥＴおよびその集積回路に好適なものである。
【０００２】
【従来の技術】半導体装置に含まれる各種回路のうち、
例えば増幅回路においては低雑音特性が特に要求され
る。
【０００３】このような低雑音特性を実現したトランジ
スタとして、従来から櫛形構造のトランジスタが用いら
れている。
【０００４】この櫛形構造トランジスタは、その平面図
である図９に示されるようにソース領域３およびドレイ
ン領域４がゲート電極７を隔てて交互に形成され、全体
として横長矩形状に形成されている。すなわち、複数の
ゲート電極７はこの矩形形状の長辺間を交互に横断する
ように設けられており、ソース／ドレイン領域の長辺の
両側に隣接するゲート電極どうしを接続するように、コ
ンタクト孔９および電極１０が設けられている。
【０００５】このような櫛形構造トランジスタの場合、
ゲート電極７の低抵抗化を図るため、ポリシリコン層の
上にシリサイド膜を積層させて低抵抗化を図り、ノイズ
の低減化が行われている。
【０００６】ところで、このような低雑音が要求される
櫛形構造トランジスタを含む増幅回路内においては、そ
の入力段に接続されている配線からパッドの下に存在す
る層間膜容量を経由して基板コンタクトまでの基板抵抗
よりなる直列回路が入力段に接続された等価回路が存在
する。その様子を図１０を参照して説明する。
【０００７】図１０によれば、半導体基板１の表面部に
形成された素子分離用のフィールド酸化膜２が素子領域
３、４を取り囲むように形成されるとともに、フィール
ド酸化膜２の一部には基板取り出しのための開口部５が
形成され、この開口部５の基板表面には基板あるいはウ
ェルの電位を決定するための、ウェルと同一導電型の高
濃度層６が形成されている。
【０００８】素子領域３、４およびその周囲のフィール
ド酸化膜２上にはゲートポリシリコン層７が形成され、
全体は層間絶縁膜８で覆われている。
【０００９】層間絶縁膜８にはフィールド酸化膜２上の
ゲートポリシリコン層７に対応してコンタクト孔９が形
成され、メタル配線１０と接続されている。また、ウェ
ル電位取り出し用高濃度層６に対応してコンタクト孔１
１が形成され、このコンタクト孔１１によりウェル電位
取出配線１２に接続されている。
【００１０】また、これらの上に第２層の層間絶縁膜１
３が形成され、ゲート配線１０に対応したコンタクト孔
１４が設けられ、第２層の層間絶縁膜上にゲート取り出
し配線１５が形成されている。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、図１０に示されるように、ウェル電位取
出配線１２とゲート取り出し配線１５との間には基板抵
抗Ｒ１と層間膜容量Ｃ１が直列接続されたような等価回
路が形成される。
【００１２】そしてこの基板抵抗Ｒ１で発生する熱雑音
が、層間膜容量Ｃ１を介してトランジスタの入力段に注
入され、ノイズ特性を劣化させる。特に、ゲート入力イ
ンピーダンスが大きいＭＯＳＦＥＴでは基板抵抗による
ノイズ特性劣化は顕著である。
【００１３】そこで、本発明は、ノイズ特性の良好な半
導体装置を提供することを目的とする。
【００１４】
【課題を解決する手段】本発明によれば、信号入力パッ
ドと、この信号入力パッドに入力された信号を増幅する
増幅段とを半導体基板またはウェル上に備えた半導体装
置において、前記入力パッドの下方、および入力パッド
から前記増幅段の素子までの配線の下方に、前記半導体
基板またはウェルと同電位を与えられた低抵抗層、特に
シリサイド層を備えたことを特徴とする。
【００１５】低雑音特性が要求されるトランジスタの入
力パッドおよび入力パッドに接続されている配線層の下
に低抵抗のシリサイド層を備え、かつその電位をグラン
ドに落しているので、基板抵抗が減少し、基板の熱雑音
が低減し、層間膜容量を介して増幅段に入る雑音を減少
でき、半導体装置全体としての低雑音化を達成できる。
【００１６】このシリサイド層は前記入力パッドあるい
は前記配線の下方に位置するシリコン基板表面上あるい
はウェル上に形成されたものであるか、素子分離膜上に
形成されたポリシリコン層上にサリサイドプロセスによ
り形成されたものであると良い。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態のいくつかを詳細に説明する。
【００１８】図１は本発明にかかる半導体装置の第１の
実施の形態のレイアウトを示す平面図、図２はその素子
断面図であり、これらは低雑音増幅器の入力段のＭＯＳ
ＦＥＴのゲート部を示している。これらの図面におい
て、図９および図１０で説明した従来技術にかかる部分
に対応する部分には１００番台の対応する参照番号を付
することとする。
【００１９】シリコン基板１０１の表面はフィールド酸
化膜１０２で分離されて、素子領域と基板電位取り出し
領域が形成されている。基板電位取り出し領域の基板表
面部にはウェル電位を決定するためのウェルと同一導電
型の不純物高濃度拡散領域１０６が形成され、その表面
には金属シリサイド膜によるシールド膜１２１が形成さ
れている。
【００２０】また、素子領域の半導体基板上にはゲート
酸化膜（図示せず）を介してポリシリコン膜によるゲー
ト１０７が形成され、このゲート１０７の表面も金属シ
リサイド膜１２２に覆われている。
【００２１】全体は層間絶縁膜１０８で覆われ、ゲート
１０７と接続するためのコンタクト孔１０９が層間絶縁
膜１０８に形成され、アルミニウム等で充填されて第１
層配線１１０が形成され、さらに絶縁膜１１３が堆積さ
れ、そこに設けられたコンタクト孔１１４に充填された
アルミニウム等により絶縁膜１１３上にゲート入力部取
り出し配線１１５およびゲート入力用パッド１１６が形
成されている。
【００２２】また、図２には示されていないが、図１に
示すようにシールド膜１２１にはコンタクト１１８によ
り基板コンタクト取り出しパッド１１７が接続されてお
り、さらに電源電圧パッド１１９も設けられている。こ
のように、シリサイド層は基板コンタクト部を兼ねてい
る。
【００２３】この実施の形態では図１および図２にハッ
チングで図示されるように、入力段のＭＯＳＦＥＴのゲ
ート部の配線上およびその取り出し用パッドの下部のシ
リコン基板表面にシリサイド層が形成されており、基板
抵抗を下げ、熱雑音を低減させている。
【００２４】図３および図４はこのシリサイド層の形成
を示す工程別断面図である。まず、半導体基板１０１の
表面部にウエル形成後、ＬＯＣＯＳ法等の選択酸化法に
より素子分離のためのフィールド酸化膜１０２を形成し
（図３）、素子部Ａと、ゲート部の配線およびゲート入
力用パッドの下方位置に相当する部分に当たる基板電位
取り出し領域Ｂを分離する。
【００２５】次に、熱酸化により素子領域にはゲート酸
化膜１２３を形成し、その上にポリシリコンを堆積させ
てパターニングすることによりゲート電極１０７を得る
（図４）。図４の例ではゲート電極およびその周囲の不
純物拡散領域は良く知られたＬＤＤ構造となっている。
すなわち、ゲート電極１０７形成後、このゲート電極を
イオン注入マスクとして比較的弱いエネルギーで素子領
域にイオン注入を行って浅く低濃度の拡散層１３１を形
成し、続いて全体にシリコン窒化膜、シリコン酸化膜な
どの絶縁膜を堆積してこれを異方性エッチングによりエ
ッチバックすることによりゲート電極の側面に側壁１３
２を形成し、これをマスクにして比較的高いエネルギー
でイオン注入を行うことにより深く高濃度の拡散層１３
３を形成する。この際、基板電位取り出し領域には、基
板と同一導電型のイオン注入を行なって不純物拡散層１
０６を形成する。例えばｎチャネルＭＯＳの場合、素子
部にリン等のｎ型不純物のイオン注入を行い、基板電位
取り出し領域ではホウ素等のｐ型不純物のイオン注入を
行なう。
【００２６】その後サリサイドプロセスにより、素子部
と基板コンタクト部にシリサイド層１２２及び１２１を
形成する（図４）。ここで形成されるシリサイド膜とし
ては、例えばＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、Ｐｔ
Ｓｉ２などが好適である。
【００２７】その後層間絶縁膜をＣＶＤ法等により成膜
し、必要箇所にコンタクト孔を形成し、アルミニウム等
の金属の蒸着、パターニングにより金属配線を形成し、
図２のような構造を得る。
【００２８】以上のように、この第１の実施の形態によ
れば、入力パッドおよびこの入力パッドから増幅段への
配線の下方に基板電位取り出し部が形成され、その表面
にシリサイド膜を形成して抵抗値を下げて熱雑音の発生
を防止している。
【００２９】また、ＭＯＳＦＥＴの場合、ゲート幅の小
さいＭＯＳＦＥＴほど、入力インピーダンスが大きくな
って基板の効果を大きく受け、ノイズ特性が劣化するた
め、低雑音回路には用いにくいが、このシールドを用い
ることにより小サイズのトランジスタでも低雑音が実現
できるようになるため、電流を絞った回路構成にするこ
とができ、消費電力低減が実現できる。
【００３０】また、シリサイドのシールド層は、素子部
と同じ工程で形成されるため、工程数の増加を招くこと
はない。
【００３１】図５は本発明にかかる半導体装置の第２の
実施の形態のレイアウトを示す平面図、図６はその素子
断面図であり、図１および図２と同じ部分には同じ参照
番号を付してある。
【００３２】この実施の形態と第１の実施の形態との相
違は、第１の実施の形態においては、低雑音増幅器の入
力段のＭＯＳＦＥＴのゲート部の配線およびその取り出
し用パッドの下部に基板電位取り出し領域のシリサイド
膜１２１が位置していたのに対し、この実施の形態では
素子分離用酸化膜（フィールド酸化膜）上に形成された
ポリシリコン膜１４１上のシリサイド層１４２が位置し
ている点である。このポリシリコン膜１４１はゲート電
極と同じ層でなるポリシリコン膜で実現可能であり、こ
の場合、パターニングにより同時に形成される。
【００３３】また、基板電位取り出し領域１２１は図１
に示される第１の実施の形態の場合のようにゲート取り
出しパッド１１６やその配線１１５の直下ではなく、図
５に示されるようにシリサイド膜１４２の形成領域外の
場所１２１に設けられる。そしてゲートポリシリコン膜
１４１上のシリサイド膜１４２は基板電位取り出し領域
１２１に接続されているため、基板電位と同電位となっ
ており、これらは金属配線により基板電位取り出しパッ
ド１１７に接続されて外部への電位の取り出しが可能と
なっている。
【００３４】図７および図８はこの実施の形態における
シリサイド層の形成を示す工程別断面図である。
【００３５】まず、半導体基板１０１の表面部にウエル
形成後、ＬＯＣＯＳ法等の選択酸化法により素子分離の
ためのフィールド酸化膜１０２を形成し、素子部Ａを分
離する（図７）。なお、基板電位取り出し領域Ｂも形成
されるが、図７には図示されていない。
【００３６】次に、熱酸化によりゲート酸化膜１２３を
形成し、その上にポリシリコンを堆積させてパターニン
グすることにより素子領域ではゲート電極１０７、フィ
ールド酸化膜１０２上では予定のゲート部の配線および
その取り出し用パッド下部に対応してゲートポリシリコ
ン膜１４１を形成する（図７）。
【００３７】次に素子領域Ａに素子を形成する。この実
施の形態でも形成されるトランジスタはＬＤＤ構造とな
っており、その製造工程は第１の実施の形態と同じであ
り、素子部のトランジスタの拡散層形成用のイオン注入
を行なうとともに基板電位取り出し領域１２１に基板と
同タイプのイオン注入を行なう。例えば、トランジスタ
がｎチャネルＭＯＳトランジスタであれば、素子部には
ｎタイプのイオン注入を行い、基板コンタクト部にｐタ
イプのイオン注入を行なう。
【００３８】その後、サリサイドプロセスにより、素子
部の基板表面とゲート電極上にシリサイド膜を形成する
とともに、同一工程でゲートポリシリコン膜１４１上に
シリサイド膜１４２を形成する（図８）。
【００３９】その後層間絶縁膜をＣＶＤ法等により成膜
し、必要箇所にコンタクト孔を形成し、アルミニウム等
の金属の蒸着、パターニングにより金属配線を形成し、
素子が完成される。
【００４０】この第２の実施の形態でも入力パッドおよ
びこの入力パッドから増幅段への配線の下方にゲートポ
リシリコン膜上に形成されたシリサイド膜が形成され、
その電位は基板電位とされているので、第１の実施の形
態と同様に基板抵抗が下がり、熱雑音が減少して低雑音
化を達成できる。
【００４１】また、ゲートポリシリコン上のシリサイド
膜は素子部と同一工程で形成されるため、工程数の増加
を招かない。
【００４２】以上の実施の形態では入力パッドおよび入
力パッドから増幅段への配線の下に設けられる基板と同
電位の膜は特定のものであったが、半導体装置の特性上
必要な種々の領域、配線とすることができる。
【００４３】
【発明の効果】以上のように、請求項１にかかる本発明
の半導体装置によれば、信号入力パッドおよびこれから
増幅段までの配線の下に低抵抗層を具備しているので、
その低抵抗層により基板抵抗が減少し、基板抵抗で発生
する熱雑音を低減させることができ、半導体装置として
の雑音特性を改善することができる。
【００４４】低抵抗層として基板またはウェルの電位を
与えられたシリサイド層を用いた場合には、理想的な低
抵抗シールドが容易に得られ、層間容量の低減による高
利得と配線の単純化が実現できる。
【００４５】またシールド層形成による配線層数増大も
なく、工程数の増大もない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体装置
の入力部の配置を示す平面図。
【図２】図１に対応する素子断面図。
【図３】図１および２の構成を得るための１工程の断面
図。
【図４】図３の工程に続く工程を示す断面図。
【図５】本発明の第２の実施の形態にかかる半導体装置
の入力部の配置を示す平面図。
【図６】図５に対応する素子断面図。
【図７】図５および６の構成を得るための１工程の断面
図。
【図８】図７の工程に続く工程を示す断面図。
【図９】従来用いられている低雑音トランジスタとして
の櫛形構造トランジスタを示す平面図。
【図１０】従来の入力トランジスタの問題を示す素子断
面図。
【符号の説明】
１、１０１ 半導体基板 ２、１０２ フィールド酸化膜 ３、４ ソース・ドレイン領域 ５ 基板電位取り出し用開口部 ６、１０６ 基板電位取り出し領域 ７、１０７ ゲート電極 ８、１０８ 層間絶縁膜 ９、１１、１４、１０９、１１４、１１８ コンタクト
孔 １０ パッド １３、１１３ 絶縁膜 １５、１１５ 入力パッドからの配線 １６、１１６ 入力パッド １１０ 第１層配線 １１７ 電位取り出しパッド １１９ 電源電圧パッド １２１ 基板電位取り出し領域 １２２、１４２ シリサイド １２３ ゲート絶縁膜 １３１ 浅い拡散層 １３２ 側壁 １３３ 深い拡散層 １４１ ゲートポリシリコン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 JJ01 JJ08 KK01 KK04 KK08 KK26 KK27 MM07 PP19 QQ08 QQ09 QQ10 QQ37 SS11 TT08 VV06 XX09 XX10 XX23 5F048 AA00 AA09 AB06 AB10 BB02 BB05 BB08 BB12 BC01 BC06 BE04 BF02 BF06 BF17 BG12 DA25 DA27

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】信号入力パッドと、この信号入力パッドに
    入力された信号を増幅する増幅段とを半導体基板または
    ウェル上に備えた半導体装置において、 前記入力パッドの下方、および入力パッドから前記増幅
    段の素子までの配線の下方に、前記半導体基板またはウ
    ェルと同電位を与えられた低抵抗層を備えたことを特徴
    とする半導体装置。
  2. 【請求項２】前記低抵抗層が低抵抗化されたシリサイド
    層であることを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】前記シリサイド層は前記入力パッドあるい
    は前記配線の下方に位置するシリコン基板表面上あるい
    はウェル上に形成されたものであることを特徴とする請
    求項２に記載の半導体装置。
  4. 【請求項４】前記シリサイド層は素子分離膜上に形成さ
    れたポリシリコン層上にサリサイドプロセスにより形成
    されたものであることを特徴とする請求項２に記載の半
    導体装置。
  5. 【請求項５】前記増幅段は、櫛形ＭＯＳトランジスタで
    構成されることを特徴とする請求項１に記載の半導体装
    置。
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