JPH05267660A - 絶縁ゲート電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲート電界効果トランジスタおよびその製造方法Info
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- JPH05267660A JPH05267660A JP5868292A JP5868292A JPH05267660A JP H05267660 A JPH05267660 A JP H05267660A JP 5868292 A JP5868292 A JP 5868292A JP 5868292 A JP5868292 A JP 5868292A JP H05267660 A JPH05267660 A JP H05267660A
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- source
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- film
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Abstract
(57)【要約】
【目的】ＭＯＳ型電界効果トランジスタ、特にＮチャン
ネルＭＯＳ電界効果トランジスタにおいて、ソース・ド
レイン間のブレイクダウンの発生を防止するＭＯＳ電界
効果トランジスタの構造を提供する。 【構成】ＭＯＳ電界効果トランジスタのソース拡散層に
接するように基板コンタクト用拡散層を形成し、拡散層
表面を金属シリサイド化し、ソース拡散層とアルミ配線
層との接続用コンタクト孔を前記基板コンタクト用拡散
層上のみに形成する。
ネルＭＯＳ電界効果トランジスタにおいて、ソース・ド
レイン間のブレイクダウンの発生を防止するＭＯＳ電界
効果トランジスタの構造を提供する。 【構成】ＭＯＳ電界効果トランジスタのソース拡散層に
接するように基板コンタクト用拡散層を形成し、拡散層
表面を金属シリサイド化し、ソース拡散層とアルミ配線
層との接続用コンタクト孔を前記基板コンタクト用拡散
層上のみに形成する。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート電界効果ト
ランジスタ（以下、ＭＯＳ電界効果トランジスタと称
す）およびその製造方法に係わり、特にソース・ドレイ
ン間に生じるブレイクダウン現象の防止構造に関する。
ランジスタ（以下、ＭＯＳ電界効果トランジスタと称
す）およびその製造方法に係わり、特にソース・ドレイ
ン間に生じるブレイクダウン現象の防止構造に関する。
【０００２】
【従来の技術】ＭＯＳ電界効果トランジスタ特にＮチャ
ンネルＭＯＳ電界効果トランジスタでは、比較的低いソ
ース・ドレイン間電圧ＶDSの領域からドレイン・ソース
間電流ＩDSが急激に流れ始める現象、いわゆるソース・
ドレインブレイクダウンが生じやすい。
ンネルＭＯＳ電界効果トランジスタでは、比較的低いソ
ース・ドレイン間電圧ＶDSの領域からドレイン・ソース
間電流ＩDSが急激に流れ始める現象、いわゆるソース・
ドレインブレイクダウンが生じやすい。
【０００３】この現象を図面を用いて説明する。図６
は、従来のＮチャンネルＭＯＳ電界効果トランジスタの
断面図であり、Ｐ型シリコン基板１に選択的にフィール
ド絶縁膜２が形成され、素子領域のＮ+ 型のソースおよ
びドレイン拡散層３，４間のチャンネル領域上にゲート
絶縁膜５を介してゲート電極６が形成されている。又、
Ｐ+ 型の基板コンタクト用拡散層７が形成され、層間絶
縁膜８に形成されたコンタクト孔を通して、ソース拡散
層３，ドレイン拡散層４および基板コンタクト用拡散層
７にアルミ配線層９がそれぞれ接続されている。
は、従来のＮチャンネルＭＯＳ電界効果トランジスタの
断面図であり、Ｐ型シリコン基板１に選択的にフィール
ド絶縁膜２が形成され、素子領域のＮ+ 型のソースおよ
びドレイン拡散層３，４間のチャンネル領域上にゲート
絶縁膜５を介してゲート電極６が形成されている。又、
Ｐ+ 型の基板コンタクト用拡散層７が形成され、層間絶
縁膜８に形成されたコンタクト孔を通して、ソース拡散
層３，ドレイン拡散層４および基板コンタクト用拡散層
７にアルミ配線層９がそれぞれ接続されている。
【０００４】このトランジスタの動作において、まず、
トランジスタが飽和領域に入り、チャンネルがピンチオ
フすると、このピンチオフ領域には高電界が加わる。従
って、チャンネル部分を流れてきてピンチオフ領域に入
った電子は、この高電界によって加速されて非常に大き
なエネルギーを有する。この大きなエネルギーの電子が
Ｐ型シリコン基板１の半導体格子に衝突すると、その共
有結合を破壊して多量の電子ホール対を発生する、いわ
ゆる衝突電離現象がおこる。ここで発生した電子は、ド
レイン拡散層４に入るが、ホール（図６で白丸内に＋で
示す）は、行き場所がないため、Ｐ型シリコン基板１内
を基板コンタクト用拡散層７のＰ+ 層へ向かって点線で
示すように流れて行く。このホール流は通常基板電流Ｉ
SUB と呼ばれているが、Ｐ型シリコン基板１は、元々比
較的高抵抗（ＲSUB ）に作られているので、この基板電
流ＩSUB が流れたソース拡散層３近傍の基板電位が上昇
する。この基板電流ＩSUB はドレイン電圧ＶD の上昇と
共に指数関数的に上昇し急激に増加して行くので、この
結果ソース拡散層３が順方向バイアスされると、そこか
ら多量の電子が半導体基板１内に注入されることになり
ＩDSが急激に増加し、ソースドレイン間ブレークダウン
が発生する。
トランジスタが飽和領域に入り、チャンネルがピンチオ
フすると、このピンチオフ領域には高電界が加わる。従
って、チャンネル部分を流れてきてピンチオフ領域に入
った電子は、この高電界によって加速されて非常に大き
なエネルギーを有する。この大きなエネルギーの電子が
Ｐ型シリコン基板１の半導体格子に衝突すると、その共
有結合を破壊して多量の電子ホール対を発生する、いわ
ゆる衝突電離現象がおこる。ここで発生した電子は、ド
レイン拡散層４に入るが、ホール（図６で白丸内に＋で
示す）は、行き場所がないため、Ｐ型シリコン基板１内
を基板コンタクト用拡散層７のＰ+ 層へ向かって点線で
示すように流れて行く。このホール流は通常基板電流Ｉ
SUB と呼ばれているが、Ｐ型シリコン基板１は、元々比
較的高抵抗（ＲSUB ）に作られているので、この基板電
流ＩSUB が流れたソース拡散層３近傍の基板電位が上昇
する。この基板電流ＩSUB はドレイン電圧ＶD の上昇と
共に指数関数的に上昇し急激に増加して行くので、この
結果ソース拡散層３が順方向バイアスされると、そこか
ら多量の電子が半導体基板１内に注入されることになり
ＩDSが急激に増加し、ソースドレイン間ブレークダウン
が発生する。
【０００５】図７はＭＯＳ電界効果トランジスタのソー
ス・ドレイン間電圧ＶDSとソース・ドレイン電流ＩDSの
関係を表わす動作特性図であり、以上の説明を補完する
意味で示したものである。
ス・ドレイン間電圧ＶDSとソース・ドレイン電流ＩDSの
関係を表わす動作特性図であり、以上の説明を補完する
意味で示したものである。
【０００６】この現象は、チャンネル長が短かくなると
より顕著になりＩDSが急激に増加し始めるＶDSの値、す
なわちブレークダウン電圧ＶB は低下する傾向を示す。
また、相補型半導体集積回路装置においては、ソース拡
散層から注入されるこの順方向電流が、ラッチアップ発
生のトリガとなるためブレークダウン電圧ＶB の向上は
特に重要な課題となっている。
より顕著になりＩDSが急激に増加し始めるＶDSの値、す
なわちブレークダウン電圧ＶB は低下する傾向を示す。
また、相補型半導体集積回路装置においては、ソース拡
散層から注入されるこの順方向電流が、ラッチアップ発
生のトリガとなるためブレークダウン電圧ＶB の向上は
特に重要な課題となっている。
【０００７】以上説明した様に、ソース・ドレインブレ
ークダウン現象は基板電流ＩSUB が、ソース拡散層３の
部分から基板電位の固定点すなわち基板コンタクト用拡
散層７までを見込んだ実効的な基板抵抗ＲSUB 内を流れ
ることによって基板電位が（ＩSUB ×ＲSUB ）だけ上昇
し、ソース拡散層３が順方向にバイアスされることによ
って発生する。
ークダウン現象は基板電流ＩSUB が、ソース拡散層３の
部分から基板電位の固定点すなわち基板コンタクト用拡
散層７までを見込んだ実効的な基板抵抗ＲSUB 内を流れ
ることによって基板電位が（ＩSUB ×ＲSUB ）だけ上昇
し、ソース拡散層３が順方向にバイアスされることによ
って発生する。
【０００８】従って、ブレークダウン電圧ＶB を大きく
するためには、基板電流ＩSUB あるいは基板抵抗ＲSUB
の何れかを低減すればよいことになるので、従来から種
々の提案がなされている。
するためには、基板電流ＩSUB あるいは基板抵抗ＲSUB
の何れかを低減すればよいことになるので、従来から種
々の提案がなされている。
【０００９】前者のＩSUB の低減手段としては、ドレイ
ン拡散層４を一般にＬＤＤ，ＤＤＤ等の呼び名で知られ
るような２重拡散構造を取ることによりピンチオフ領域
の電界を緩和したものがあり、また後者のＲSUB 低減手
段としては、低抵抗のエピ基板を用いたもの或いは、ソ
ース拡散層３に隣接させて基板コンタクト用拡散層７を
配置したもがある。
ン拡散層４を一般にＬＤＤ，ＤＤＤ等の呼び名で知られ
るような２重拡散構造を取ることによりピンチオフ領域
の電界を緩和したものがあり、また後者のＲSUB 低減手
段としては、低抵抗のエピ基板を用いたもの或いは、ソ
ース拡散層３に隣接させて基板コンタクト用拡散層７を
配置したもがある。
【００１０】図８（ａ）及び（ｂ）は、それぞれ半導体
基板の実効抵抗ＲSUB 低減によるソース・ドレインブレ
イクダウン防止対策を講じた従来ＭＯＳ電界効果トラン
ジスタの平面図（ａ）及びそのＢ−Ｂ断面図（ｂ）であ
る。尚、図８で図６と同じ機能のところは同じ符号で示
している。この図８は、ソース拡散層３と基板コンタク
ト用拡散層７を互いに隣接配置した構造のトランジスタ
である。
基板の実効抵抗ＲSUB 低減によるソース・ドレインブレ
イクダウン防止対策を講じた従来ＭＯＳ電界効果トラン
ジスタの平面図（ａ）及びそのＢ−Ｂ断面図（ｂ）であ
る。尚、図８で図６と同じ機能のところは同じ符号で示
している。この図８は、ソース拡散層３と基板コンタク
ト用拡散層７を互いに隣接配置した構造のトランジスタ
である。
【００１１】次に上記構造の製造フローを図を用いて説
明する。
明する。
【００１２】図９（ａ）は、Ｐ型シリコン基板上１にい
わゆるＬＯＣＯＳ法によって選択的に、フィールド酸化
膜２を形成しその後、ゲート酸化膜５を成長した図であ
る。その後、図９（ｂ）に示すように、ゲート電極６を
多結晶シリコン等によって形成する。次に図９（ｃ）い
示すように、レジスト等のマスク材料１２を用いてソー
ス拡散層３と、ドレイン拡散層４のＮ+ 拡散層を選択的
に形成する。次に図１０（ａ）に示すように、同様のマ
スク材料１３を用いて基板コンタクト用拡散層７を選択
的に形成する。このＰ+ 拡散層は、ＰチャンネルＭＯＳ
トランジスタ（図示せず）のソース，ドレイン拡散層と
同時に形成されることは言うまでもない。その後、図１
０（ｂ）に示すように、層間絶縁膜８を形成し、コンタ
クト孔を、それぞれソース拡散層３，、ドレイン拡散層
４，基板コンタクト用拡散層７上に形成する。そして図
１０（ｃ）に示ように、アルミ配線層９によって配線
し、ＭＯＳトランジスタが形成される。
わゆるＬＯＣＯＳ法によって選択的に、フィールド酸化
膜２を形成しその後、ゲート酸化膜５を成長した図であ
る。その後、図９（ｂ）に示すように、ゲート電極６を
多結晶シリコン等によって形成する。次に図９（ｃ）い
示すように、レジスト等のマスク材料１２を用いてソー
ス拡散層３と、ドレイン拡散層４のＮ+ 拡散層を選択的
に形成する。次に図１０（ａ）に示すように、同様のマ
スク材料１３を用いて基板コンタクト用拡散層７を選択
的に形成する。このＰ+ 拡散層は、ＰチャンネルＭＯＳ
トランジスタ（図示せず）のソース，ドレイン拡散層と
同時に形成されることは言うまでもない。その後、図１
０（ｂ）に示すように、層間絶縁膜８を形成し、コンタ
クト孔を、それぞれソース拡散層３，、ドレイン拡散層
４，基板コンタクト用拡散層７上に形成する。そして図
１０（ｃ）に示ように、アルミ配線層９によって配線
し、ＭＯＳトランジスタが形成される。
【００１３】
【発明が解決しようとする課題】しかしながら近年ＭＯ
Ｓ電界効果トランジスタの短チャンネル化が進むにつれ
て基板電流ＩSUB が増加するようになり、基板電位の上
昇は増々大きくなる傾向にある。従って図８（ａ）およ
び（ｂ）のようにソース拡散層３の近傍で基板電位を固
定する構造をとったとしても、実際最初に順方向にバイ
アスされるのは基板コンタクト用拡散層７から最も遠い
Ｄ点であると考えられ、この部分のＲSUBが無視できな
いので著しい効果を期待できない状態となっている。特
に図８のような構造の場合、ソース拡散層３と基板コン
タクト用拡散層７の各々の領域に別のコンタクト孔を開
孔しアルミ配線層９で接続する必要があり、ソース拡散
層３の幅ｄ2 を大きく取らざるを得ないため、Ｄ点と、
基板コンタクト用拡散層７とを近づけることが不可能と
なっていた。
Ｓ電界効果トランジスタの短チャンネル化が進むにつれ
て基板電流ＩSUB が増加するようになり、基板電位の上
昇は増々大きくなる傾向にある。従って図８（ａ）およ
び（ｂ）のようにソース拡散層３の近傍で基板電位を固
定する構造をとったとしても、実際最初に順方向にバイ
アスされるのは基板コンタクト用拡散層７から最も遠い
Ｄ点であると考えられ、この部分のＲSUBが無視できな
いので著しい効果を期待できない状態となっている。特
に図８のような構造の場合、ソース拡散層３と基板コン
タクト用拡散層７の各々の領域に別のコンタクト孔を開
孔しアルミ配線層９で接続する必要があり、ソース拡散
層３の幅ｄ2 を大きく取らざるを得ないため、Ｄ点と、
基板コンタクト用拡散層７とを近づけることが不可能と
なっていた。
【００１４】
【課題を解決するための手段】本発明の特徴は、一導電
型の半導体基板の主表面に形成された逆導電型のソース
拡散層と、該ソース拡散層と接して該主表面に形成され
た該半導体基板より高不純物濃度の一導電型の基板コン
タクト用拡散層と、該ソース拡散層および該基板コンタ
クト用拡散層を被覆して形成された層間絶縁膜とを有す
るＭＯＳ電界効果トランジスタにおいて、前記ソース拡
散層と前記基板コンタクト用拡散層とを電気的に接続す
る金属シリサイド膜が該ソース拡散層の表面から該基板
コンタクト用拡散層の表面にかけて連続的に形成され、
かつ前記ソース拡散層上および前記基板コンタクト用拡
散層上のうち該基板コンタクト用拡散層上の前記金属シ
リサイド膜の部分のみに配線層例えばアルミ配線層が前
記層間絶縁膜に形成された接続用コンタクト孔を通して
接続され、前記ソース拡散層上の前記金属シリサイド膜
の部分は全て前記層間絶縁膜によって被覆されているＭ
ＯＳ電界効果トランジスタにある。
型の半導体基板の主表面に形成された逆導電型のソース
拡散層と、該ソース拡散層と接して該主表面に形成され
た該半導体基板より高不純物濃度の一導電型の基板コン
タクト用拡散層と、該ソース拡散層および該基板コンタ
クト用拡散層を被覆して形成された層間絶縁膜とを有す
るＭＯＳ電界効果トランジスタにおいて、前記ソース拡
散層と前記基板コンタクト用拡散層とを電気的に接続す
る金属シリサイド膜が該ソース拡散層の表面から該基板
コンタクト用拡散層の表面にかけて連続的に形成され、
かつ前記ソース拡散層上および前記基板コンタクト用拡
散層上のうち該基板コンタクト用拡散層上の前記金属シ
リサイド膜の部分のみに配線層例えばアルミ配線層が前
記層間絶縁膜に形成された接続用コンタクト孔を通して
接続され、前記ソース拡散層上の前記金属シリサイド膜
の部分は全て前記層間絶縁膜によって被覆されているＭ
ＯＳ電界効果トランジスタにある。
【００１５】本発明の他の特徴は、第１導電型の半導体
基板の主表面の部分に厚いフィールド絶縁膜を形成する
工程と、前記厚いフィールド絶縁膜が形成された前記主
表面の部分以外の部分に薄いゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上にゲート電極を形成する工程
と、前記ゲート電極の側壁上に側壁絶縁膜を形成する工
程と、将来拡散層が形成される基板表面のみを露出せし
める工程と、全面に金属薄膜を形成する工程と、シンタ
ー処理を行って前記露出した基板表面に披着する前記金
属膜の部分のみをシリサイド化してそこに金属シリサイ
ド膜を形成する工程と、シリサイド化されなかった前記
金属膜の残りの部分を除去する工程と、前記金属シリサ
イド膜下に第２導電型のソースおよびドレイン拡散層を
形成する工程と、前記金属シリサイド膜下に前記ソース
拡散層に接する第１導電型の基板コンタクト用拡散層を
形成する工程と、全面に層間絶縁膜を形成する工程と、
前記ソースおよびドレイン拡散層上ならびに前記基板コ
ンタクト用拡散層上のうちソース拡散層上を除くドレイ
ン拡散層上および基板コンタクト用拡散層上のみの前記
金属シリサイド膜の部分をそれぞれ露出する第１および
第２のコンタクト孔を前記層間絶縁膜に形成する工程
と、第１および第２のコンタクト孔を通して前記ドレイ
ン拡散層上および基板コンタクト用拡散層上の前記金属
シリサイド膜の部分に接続する配線層をそれぞれ形成す
る工程とを有するＭＯＳ電界効果トランジスタの製造方
法にある。
基板の主表面の部分に厚いフィールド絶縁膜を形成する
工程と、前記厚いフィールド絶縁膜が形成された前記主
表面の部分以外の部分に薄いゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上にゲート電極を形成する工程
と、前記ゲート電極の側壁上に側壁絶縁膜を形成する工
程と、将来拡散層が形成される基板表面のみを露出せし
める工程と、全面に金属薄膜を形成する工程と、シンタ
ー処理を行って前記露出した基板表面に披着する前記金
属膜の部分のみをシリサイド化してそこに金属シリサイ
ド膜を形成する工程と、シリサイド化されなかった前記
金属膜の残りの部分を除去する工程と、前記金属シリサ
イド膜下に第２導電型のソースおよびドレイン拡散層を
形成する工程と、前記金属シリサイド膜下に前記ソース
拡散層に接する第１導電型の基板コンタクト用拡散層を
形成する工程と、全面に層間絶縁膜を形成する工程と、
前記ソースおよびドレイン拡散層上ならびに前記基板コ
ンタクト用拡散層上のうちソース拡散層上を除くドレイ
ン拡散層上および基板コンタクト用拡散層上のみの前記
金属シリサイド膜の部分をそれぞれ露出する第１および
第２のコンタクト孔を前記層間絶縁膜に形成する工程
と、第１および第２のコンタクト孔を通して前記ドレイ
ン拡散層上および基板コンタクト用拡散層上の前記金属
シリサイド膜の部分に接続する配線層をそれぞれ形成す
る工程とを有するＭＯＳ電界効果トランジスタの製造方
法にある。
【００１６】
【実施例】本発明の実施例を図を参照して説明する。図
１は本発明の一実施例を示すＮチャンネルＭＯＳ電界効
果トランジスタの平面図（ａ）及びこの平面図（ａ）の
Ａ−Ａ部の断面図（ｂ）である。
１は本発明の一実施例を示すＮチャンネルＭＯＳ電界効
果トランジスタの平面図（ａ）及びこの平面図（ａ）の
Ａ−Ａ部の断面図（ｂ）である。
【００１７】本実施例によれば、Ｎチャンネル電界効果
トランジスタは、Ｐ型シリコン基板１と、フィールド絶
縁膜２と、ゲート絶縁膜５およびゲート電極６と、ソー
ス拡散層３と、ドレイン拡散層４と、基板電流ＩSUB が
流れた場合に最も順方向にバイアスされやすいＣ点に極
めて接近した基板コンタクト用拡散層７を含んでいる。
トランジスタは、Ｐ型シリコン基板１と、フィールド絶
縁膜２と、ゲート絶縁膜５およびゲート電極６と、ソー
ス拡散層３と、ドレイン拡散層４と、基板電流ＩSUB が
流れた場合に最も順方向にバイアスされやすいＣ点に極
めて接近した基板コンタクト用拡散層７を含んでいる。
【００１８】又、これら拡散層上は、金属シリサイド膜
１１が形成されており、金属シリサイド膜１１とゲート
電極６はゲート拡散層分離用の側壁酸化膜１６によって
絶縁分離されている。ここで拡散層３，４，７とアルミ
配線層９との接続は金属シリサイド膜１１を介して行な
われることになる。すなわち、ソース拡散層３上にはコ
ンタクト孔１０は存在せず基板コンタクト用拡散層７上
のコンタクト孔１０内のアルミ配線層７から金属シリサ
イド膜１１を通してソース拡散層３が電気的に接続され
る。
１１が形成されており、金属シリサイド膜１１とゲート
電極６はゲート拡散層分離用の側壁酸化膜１６によって
絶縁分離されている。ここで拡散層３，４，７とアルミ
配線層９との接続は金属シリサイド膜１１を介して行な
われることになる。すなわち、ソース拡散層３上にはコ
ンタクト孔１０は存在せず基板コンタクト用拡散層７上
のコンタクト孔１０内のアルミ配線層７から金属シリサ
イド膜１１を通してソース拡散層３が電気的に接続され
る。
【００１９】このような構造を用いれば、ソース拡散層
３と基板コンタクト用拡散層７との接続は、金属シリサ
イド１１によって行なわれるため、従来例のごとくソー
ス拡散層３上と基板コンタクト用拡散層７上にそれぞれ
コンタクト孔を形成し、アルミ配線で接続するという必
要がなくなる。
３と基板コンタクト用拡散層７との接続は、金属シリサ
イド１１によって行なわれるため、従来例のごとくソー
ス拡散層３上と基板コンタクト用拡散層７上にそれぞれ
コンタクト孔を形成し、アルミ配線で接続するという必
要がなくなる。
【００２０】したがって、コンタクト孔は、図１
（ａ），（ｂ）に示すように、基板コンタクト用拡散層
７上のみに形成すればよいことになる。これによりソー
ス拡散層３の幅ｄ1 は極めて小さくてよく、前記のごと
くＣ点と基板コンタクト用拡散層７の距離も非常に小さ
くできるわけである。
（ａ），（ｂ）に示すように、基板コンタクト用拡散層
７上のみに形成すればよいことになる。これによりソー
ス拡散層３の幅ｄ1 は極めて小さくてよく、前記のごと
くＣ点と基板コンタクト用拡散層７の距離も非常に小さ
くできるわけである。
【００２１】現状のＭＯＳ半導体集積回路装置のレイア
ウト設計基準で考えると、従来例のソース拡散層幅ｄ2
（図８）に対して本実施例のソース拡散層幅ｄ1 （図
１）は約１／３程度にすることが可能であり実効的な基
板抵抗ＲSUB も１／３程度にすることができる。従っ
て、ソースドレインブレイクダウン防止に対して著しい
効果が得られるわけである。
ウト設計基準で考えると、従来例のソース拡散層幅ｄ2
（図８）に対して本実施例のソース拡散層幅ｄ1 （図
１）は約１／３程度にすることが可能であり実効的な基
板抵抗ＲSUB も１／３程度にすることができる。従っ
て、ソースドレインブレイクダウン防止に対して著しい
効果が得られるわけである。
【００２２】次に、第１の実施例の製造フローを図を用
いて説明する。まず図２（ａ）に示すように、Ｐ型シリ
コン基板１にいわゆるＬＯＣＯＳ法を用いて、選択的に
フィールド酸化膜２を形成し、その後形成したゲート酸
化膜の上にゲート電極６を形成する。次に図２（ｂ）に
示すように、ゲート・拡散層分離用の側壁酸化膜１６
を、エッチバック法によりゲート電極６の側壁に形成
し、その後、酸化膜１５を形成する。その後シリサイド
化を行ないたい部分のみを選択的にエッチングしてその
個所の基板表面を露出させ、チタン等の金属薄膜１３を
形成し（図２（ｃ））、その後シンター処理を行なう。
その時、シリコンと接した部分の金属のみがシリサイド
化して金属シリサイド膜を形成し、その後、シリサイド
化していない金属をエッチングする（図３（ａ））。そ
の後、マスク材料１２、ゲート電極６、側壁酸化膜１６
およびフィールド酸化膜２をマスクとしてＮ型不純物を
金属シリサイド膜１１を通してイオン注入し、熱活性を
行ってＮチャンネルＭＯＳトランジスタのＮ+ 型のソー
スおよびドレイン拡散層３，４を形成する（図３
（ｂ））。
いて説明する。まず図２（ａ）に示すように、Ｐ型シリ
コン基板１にいわゆるＬＯＣＯＳ法を用いて、選択的に
フィールド酸化膜２を形成し、その後形成したゲート酸
化膜の上にゲート電極６を形成する。次に図２（ｂ）に
示すように、ゲート・拡散層分離用の側壁酸化膜１６
を、エッチバック法によりゲート電極６の側壁に形成
し、その後、酸化膜１５を形成する。その後シリサイド
化を行ないたい部分のみを選択的にエッチングしてその
個所の基板表面を露出させ、チタン等の金属薄膜１３を
形成し（図２（ｃ））、その後シンター処理を行なう。
その時、シリコンと接した部分の金属のみがシリサイド
化して金属シリサイド膜を形成し、その後、シリサイド
化していない金属をエッチングする（図３（ａ））。そ
の後、マスク材料１２、ゲート電極６、側壁酸化膜１６
およびフィールド酸化膜２をマスクとしてＮ型不純物を
金属シリサイド膜１１を通してイオン注入し、熱活性を
行ってＮチャンネルＭＯＳトランジスタのＮ+ 型のソー
スおよびドレイン拡散層３，４を形成する（図３
（ｂ））。
【００２３】次に、マスク材料１３およびフィールド酸
化膜２をマスクとしてＰ型不純物を金属シリサイド１１
を通してイオン注入し、熱活性を行ってＰ+ 型の基板コ
ンタクト用拡散層７を形成する（図３（ｃ））。前記の
ごとくこのＰ+ 型拡散層７は、ＰチャンネルＭＯＳトラ
ンジスタ（図示せず）のソース・ドレイン拡散層形成と
同時に行なわれる。次に図３（ｄ）に示すごとく層間絶
縁膜８を形成し、ドレイン拡散層４と基板コンタクト用
拡散層７上のみにコンタクト孔１０を開孔し、アルミ配
線層９によって配線される。
化膜２をマスクとしてＰ型不純物を金属シリサイド１１
を通してイオン注入し、熱活性を行ってＰ+ 型の基板コ
ンタクト用拡散層７を形成する（図３（ｃ））。前記の
ごとくこのＰ+ 型拡散層７は、ＰチャンネルＭＯＳトラ
ンジスタ（図示せず）のソース・ドレイン拡散層形成と
同時に行なわれる。次に図３（ｄ）に示すごとく層間絶
縁膜８を形成し、ドレイン拡散層４と基板コンタクト用
拡散層７上のみにコンタクト孔１０を開孔し、アルミ配
線層９によって配線される。
【００２４】以上説明したごとく本発明の構造は、拡散
層をシリサイド化した通常のプロセスに対し、フォトレ
ジスト工程等の増加もなく実現できる。
層をシリサイド化した通常のプロセスに対し、フォトレ
ジスト工程等の増加もなく実現できる。
【００２５】この実施例は、ドレインおよびソース拡散
層かＮ+ 拡散層のみで形成されたいわゆるシングルドレ
イン（ＳＤ）構造の場合について説明したが、前に記述
したＬＤＤ，ＤＤＤの構造であっても同様の効果を示す
ことは明らかである。
層かＮ+ 拡散層のみで形成されたいわゆるシングルドレ
イン（ＳＤ）構造の場合について説明したが、前に記述
したＬＤＤ，ＤＤＤの構造であっても同様の効果を示す
ことは明らかである。
【００２６】すなわち図４に示す様に、ゲート電極６直
下にＮ- 型拡散層２２，２５を形成し、ソース拡散層を
Ｎ+ 型拡散層２３とＮ- 型拡散層２２とから構成させ、
ドレイン拡散層をＮ+ 型拡散層２４とＮ- 型拡散層２５
とから構成させてもよい。また、図５に示す様にＮ+ 型
拡散層３２を囲むようにＮ- 型拡散層３３を形成して両
者でソース拡散層を構成させ、Ｎ+ 型拡散層３４を囲む
ようにＮ- 型拡散層３５を形成して両者でドレイン拡散
層を構成させてもよい。これら構造の場合、ＩSUB 自体
も減らすことができるため、前記の基板抵抗低減効果と
合わせてさらにソースドレインブレイクダウン電圧を上
昇できる。尚、図３，図４において図１，図２と同一の
機能もしくは類似の機能の個所は同じ符号で示してい
る。
下にＮ- 型拡散層２２，２５を形成し、ソース拡散層を
Ｎ+ 型拡散層２３とＮ- 型拡散層２２とから構成させ、
ドレイン拡散層をＮ+ 型拡散層２４とＮ- 型拡散層２５
とから構成させてもよい。また、図５に示す様にＮ+ 型
拡散層３２を囲むようにＮ- 型拡散層３３を形成して両
者でソース拡散層を構成させ、Ｎ+ 型拡散層３４を囲む
ようにＮ- 型拡散層３５を形成して両者でドレイン拡散
層を構成させてもよい。これら構造の場合、ＩSUB 自体
も減らすことができるため、前記の基板抵抗低減効果と
合わせてさらにソースドレインブレイクダウン電圧を上
昇できる。尚、図３，図４において図１，図２と同一の
機能もしくは類似の機能の個所は同じ符号で示してい
る。
【００２７】
【発明の効果】以上説明したように本発明は、ＭＯＳ電
界効果トランジスタのソース拡散層の幅を小さくし、基
板電流の通路における基板の実効抵抗を著しく低減する
ことができ、ソース・ドレイン間ブレークダウン現象の
発生を有効に防止できるという効果を有する。
界効果トランジスタのソース拡散層の幅を小さくし、基
板電流の通路における基板の実効抵抗を著しく低減する
ことができ、ソース・ドレイン間ブレークダウン現象の
発生を有効に防止できるという効果を有する。
【図１】本発明の一実施例のＮチャンネルＭＯＳ電界効
果トランジスタを示す図であり、（ａ）は平面図、
（ｂ）は平面図（ａ）のＡ−Ａ部における断面図であ
る。
果トランジスタを示す図であり、（ａ）は平面図、
（ｂ）は平面図（ａ）のＡ−Ａ部における断面図であ
る。
【図２】本発明の一実施例の製造方法を工程順に示した
断面図である。
断面図である。
【図３】本発明の一実施例の製造方法を工程順に示した
断面図である。
断面図である。
【図４】本発明の一実施例のＮチャンネルＭＯＳ電界効
果トランジスタの変更例を示す断面図である。
果トランジスタの変更例を示す断面図である。
【図５】本発明の一実施例のＮチャンネルＭＯＳ電界効
果トランジスタの変更例を示す断面図である。
果トランジスタの変更例を示す断面図である。
【図６】従来技術のＮチャンネルＭＯＳ電界効果トラン
ジスタを示す断面図である。
ジスタを示す断面図である。
【図７】ＮチャンネルＭＯＳ電界効果トランジスタのソ
ース・ドレイン間電圧ＶDSとソース・ドレイン間電流Ｉ
DSとの関係を示す動作特性図である。
ース・ドレイン間電圧ＶDSとソース・ドレイン間電流Ｉ
DSとの関係を示す動作特性図である。
【図８】他の従来技術のＮチャンネルＭＯＳ電界効果ト
ランジスタを示す図であり、（ａ）は平面図、（ｂ）は
平面図（ａ）のＢ−Ｂ部における断面図である。
ランジスタを示す図であり、（ａ）は平面図、（ｂ）は
平面図（ａ）のＢ−Ｂ部における断面図である。
【図９】図８に示す従来技術のＮチャンネルＭＯＳ電界
効果トランジスタの製造方法を工程順に示した断面図で
ある。
効果トランジスタの製造方法を工程順に示した断面図で
ある。
【図１０】図８に示す従来技術のＮチャンネルＭＯＳ電
界効果トランジスタの製造方法を工程順に示した断面図
である。
界効果トランジスタの製造方法を工程順に示した断面図
である。
１ Ｐ型シリコン基板 ２ フィールド絶縁膜 ３ ソース拡散層 ４ ドレイン拡散層 ５ ゲート絶縁膜 ６ ゲート電極 ７ Ｐ+ 型基板コンタクト用拡散層 ８ 層間絶縁膜 ９ アルミ配線層 １０ コンタクト孔 １１ 金属シリサイド膜 １２，１３ マスク材料 １５ 酸化膜 １６ 側壁酸化膜 ２３，２４，３３，３４ Ｎ+ 型拡散層 ２２，２５，３２，３５ Ｎ- 型拡散層
Claims (3)
- 【請求項１】 一導電型の半導体基板の主表面に形成さ
れた逆導電型のソース拡散層と、該ソース拡散層と接し
て該主表面に形成された該半導体基板より高不純物濃度
の一導電型の基板コンタクト用拡散層と、該ソース拡散
層および該基板コンタクト用拡散層を被覆して形成され
た層間絶縁膜とを有する絶縁ゲート電界効果トランジス
タにおいて、前記ソース拡散層と前記基板コンタクト用
拡散層とを電気的に接続する金属シリサイド膜が該ソー
ス拡散層の表面から該基板コンタクト用拡散層の表面に
かけて連続的に形成され、かつ前記ソース拡散層上およ
び前記基板コンタクト用拡散層上のうち該基板コンタク
ト用拡散層上の前記金属シリサイド膜の部分のみに配線
層が前記層間絶縁膜に形成された接続用コンタクト孔を
通して接続され、前記ソース拡散層上の前記金属シリサ
イド膜の部分は全て前記層間絶縁膜によって被覆されて
いることを特徴とする絶縁ゲート電界効果トランジス
タ。 - 【請求項２】 前記配線層はアルミ配線層であることを
特徴とする請求項１に記載の絶縁ゲート電界効果トラン
ジスタ。 - 【請求項３】 第１導電型の半導体基板の主表面の部分
に厚いフィールド絶縁膜を形成する工程と、前記厚いフ
ィールド絶縁膜が形成された前記主表面の部分以外の部
分に薄いゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
の側壁上に側壁絶縁膜を形成する工程と、将来拡散層が
形成される基板表面のみを露出せしめる工程と、全面に
金属薄膜を形成する工程と、シンター処理を行って前記
露出した基板表面に披着する前記金属膜の部分のみをシ
リサイド化してそこに金属シリサイド膜を形成する工程
と、シリサイド化されなかった前記金属膜の残りの部分
を除去する工程と、前記金属シリサイド膜下に第２導電
型のソースおよびドレイン拡散層を形成する工程と、前
記金属シリサイド膜下に前記ソース拡散層に接する第１
導電型の基板コンタクト用拡散層を形成する工程と、全
面に層間絶縁膜を形成する工程と、前記ソースおよびド
レイン拡散層上ならびに前記基板コンタクト用拡散層上
のうちソース拡散層上を除くドレイン拡散層上および基
板コンタクト用拡散層上のみの前記金属シリサイド膜の
部分をそれぞれ露出する第１および第２のコンタクト孔
を前記層間絶縁膜に形成する工程と、第１および第２の
コンタクト孔を通して前記ドレイン拡散層上および基板
コンタクト用拡散層上の前記金属シリサイド膜の部分に
接続する配線層をそれぞれ形成する工程とを有すること
を特徴とする絶縁ゲート電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058682A JP2808968B2 (ja) | 1992-03-17 | 1992-03-17 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058682A JP2808968B2 (ja) | 1992-03-17 | 1992-03-17 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267660A true JPH05267660A (ja) | 1993-10-15 |
| JP2808968B2 JP2808968B2 (ja) | 1998-10-08 |
Family
ID=13091331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058682A Expired - Lifetime JP2808968B2 (ja) | 1992-03-17 | 1992-03-17 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808968B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133611A (en) * | 1998-07-15 | 2000-10-17 | Kabushiki Kaisha Toshiba | MOS semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120571A (ja) * | 1983-12-05 | 1985-06-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
-
1992
- 1992-03-17 JP JP4058682A patent/JP2808968B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120571A (ja) * | 1983-12-05 | 1985-06-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133611A (en) * | 1998-07-15 | 2000-10-17 | Kabushiki Kaisha Toshiba | MOS semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2808968B2 (ja) | 1998-10-08 |
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