JP2992312B2 - 半導体装置 - Google Patents
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- JP2992312B2 JP2992312B2 JP2179621A JP17962190A JP2992312B2 JP 2992312 B2 JP2992312 B2 JP 2992312B2 JP 2179621 A JP2179621 A JP 2179621A JP 17962190 A JP17962190 A JP 17962190A JP 2992312 B2 JP2992312 B2 JP 2992312B2
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- gate electrode
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置に係わり、特にゲート絶縁膜の構
造に改良を加えたMIS（Metal Insulator Semiconducto
r）型構造の半導体装置に関する。
造に改良を加えたMIS（Metal Insulator Semiconducto
r）型構造の半導体装置に関する。
（従来の技術） 近年、コンピュータや通信機器の重要部分には大規模
集積回路（LSI）が多用されている。これらのLSIは、数
ミリ角の半導体基板上に多数のトランジスタを集積して
形成されている。最近ではこのLSIは、多種多様の機能
を果たすためにより一層の集積化がなされている。
集積回路（LSI）が多用されている。これらのLSIは、数
ミリ角の半導体基板上に多数のトランジスタを集積して
形成されている。最近ではこのLSIは、多種多様の機能
を果たすためにより一層の集積化がなされている。
DRAMを初めとして最も集積化が進んでいるシリコンの
半導体集積回路においては、MIS型電界効果トランジス
タ（MISFET）が主たる構成素子である。例えば、ｎ−MI
SFETの一般的な構造は、ｐ型Si基板上にSiO2等の絶縁膜
を介して金属（ポリシリコンを含む）のゲート電極が形
成され、このゲート電極下部の前記基板表面部分を挟む
形でｎ型のソース及びドレインがこの基板表面に形成さ
れる。この構造において、ゲート電極に印加する電圧に
より、ソースとドレイン間にｎ型チャネルを誘起すると
ともに、これを流れる電流を制御するものである。高集
積化と高速化を実現するために、これらのトランジスタ
の微細化が進んできており、すでに実効チャネル長が0.
1ミクロンの素子も開発されている。
半導体集積回路においては、MIS型電界効果トランジス
タ（MISFET）が主たる構成素子である。例えば、ｎ−MI
SFETの一般的な構造は、ｐ型Si基板上にSiO2等の絶縁膜
を介して金属（ポリシリコンを含む）のゲート電極が形
成され、このゲート電極下部の前記基板表面部分を挟む
形でｎ型のソース及びドレインがこの基板表面に形成さ
れる。この構造において、ゲート電極に印加する電圧に
より、ソースとドレイン間にｎ型チャネルを誘起すると
ともに、これを流れる電流を制御するものである。高集
積化と高速化を実現するために、これらのトランジスタ
の微細化が進んできており、すでに実効チャネル長が0.
1ミクロンの素子も開発されている。
素子の形状を決めるスケーリング則にしたがって素子
の微細化をしていくと、0.5ミクロンのゲート長でゲー
ト絶縁膜は高々100Å或はそれ以下となってしまう。こ
のようなFETではゲート絶縁膜が薄いので、特に動作中
にゲート電極下部のエッジ部近傍で高い電界がかかる。
その結果、このエッジ部とソース，ドレイン領域間の絶
縁膜で耐圧（ゲート耐圧）が低下し、さらには絶縁破壊
が発生してしまう。第６図はこの問題に対処するための
従来の方法を説明する説明図である。この図に示すよう
にシリコン基板51上にSiO2からなるゲート酸化膜52が形
成され、さらにその上にポリシリコンからなるゲート電
極53が形成される。ここで、51aはドレイン領域、51bは
チャネル領域である。従来の方法ではゲート電極53形成
後に酸化雰囲気中で加熱することによって、ゲート電極
52下部のエッジ部直下の酸化膜部分52aを厚く成長させ
て、耐圧の低下を防いでいた。
の微細化をしていくと、0.5ミクロンのゲート長でゲー
ト絶縁膜は高々100Å或はそれ以下となってしまう。こ
のようなFETではゲート絶縁膜が薄いので、特に動作中
にゲート電極下部のエッジ部近傍で高い電界がかかる。
その結果、このエッジ部とソース，ドレイン領域間の絶
縁膜で耐圧（ゲート耐圧）が低下し、さらには絶縁破壊
が発生してしまう。第６図はこの問題に対処するための
従来の方法を説明する説明図である。この図に示すよう
にシリコン基板51上にSiO2からなるゲート酸化膜52が形
成され、さらにその上にポリシリコンからなるゲート電
極53が形成される。ここで、51aはドレイン領域、51bは
チャネル領域である。従来の方法ではゲート電極53形成
後に酸化雰囲気中で加熱することによって、ゲート電極
52下部のエッジ部直下の酸化膜部分52aを厚く成長させ
て、耐圧の低下を防いでいた。
しかしながら、この酸化膜成長工程は、原理的にゲー
ト電極下部のエッジ部直下の酸化膜の成長を促進するも
のであり、微細化が進みゲート長が短くなると、この工
程による新たな酸化膜の成長が、前記エッジ部直下だけ
でなくゲート電極の中央部に近いところまで進行してし
まう。その結果、ゲート電極によるチャネル51bの電位
の制御性は著しく損なわれるという問題があった。
ト電極下部のエッジ部直下の酸化膜の成長を促進するも
のであり、微細化が進みゲート長が短くなると、この工
程による新たな酸化膜の成長が、前記エッジ部直下だけ
でなくゲート電極の中央部に近いところまで進行してし
まう。その結果、ゲート電極によるチャネル51bの電位
の制御性は著しく損なわれるという問題があった。
また、微細なMISFETでは一般にドレインとチャネルの
接合部での横方向電界が強くなり、エネルギーの高いキ
ャリアが発生して絶縁膜中に飛び込む場合が多い。その
結果、この絶縁膜中にキャリアをトラップしやすい箇所
が生じたり、同じくキャリアをトラップする界面準位が
発生したりするため、素子動作の信頼性の点で問題があ
った。この対策として、LDD（Lightly Doped Drain）構
造と呼ばれるドレイン部分の不純物プロファイルに改良
を加えたFET構造が提案されMISFETに実際に使われてい
る。
接合部での横方向電界が強くなり、エネルギーの高いキ
ャリアが発生して絶縁膜中に飛び込む場合が多い。その
結果、この絶縁膜中にキャリアをトラップしやすい箇所
が生じたり、同じくキャリアをトラップする界面準位が
発生したりするため、素子動作の信頼性の点で問題があ
った。この対策として、LDD（Lightly Doped Drain）構
造と呼ばれるドレイン部分の不純物プロファイルに改良
を加えたFET構造が提案されMISFETに実際に使われてい
る。
第７図はこのLDD構造が用いられた従来のMISFETの断
面図である。この図に示すようにｐ型シリコン基板61表
面にn+型のソース領域62a及びドレイン領域22bが形成さ
れ、これらの領域間の基板61表面にはこのソース及びド
レイン領域62a,62bより不純物濃度が低いｎ型領域63a,6
3bがそれぞれソース，ドレイン領域62a,62bに接して形
成される。このｎ型領域63a,63bの間はｎ型チャネル64
となっており、この上にゲート絶縁膜65が、さらにその
上にゲート電極66が形成される。さらにゲート絶縁膜65
及びゲート電極66の側部には窒化シリコンからなる側壁
67a,67bがそれぞれソース，ドレイン領域側に形成さ
れ、また、ソース，ドレイン領域62a,62bに対して電極
配線68a,68bが接続する。一方、これら電極配線68a,68b
とソース，ドレイン領域62a,62bとゲート電極66と側壁6
7a,67bの間には隙間なく絶縁層69が形成される。
面図である。この図に示すようにｐ型シリコン基板61表
面にn+型のソース領域62a及びドレイン領域22bが形成さ
れ、これらの領域間の基板61表面にはこのソース及びド
レイン領域62a,62bより不純物濃度が低いｎ型領域63a,6
3bがそれぞれソース，ドレイン領域62a,62bに接して形
成される。このｎ型領域63a,63bの間はｎ型チャネル64
となっており、この上にゲート絶縁膜65が、さらにその
上にゲート電極66が形成される。さらにゲート絶縁膜65
及びゲート電極66の側部には窒化シリコンからなる側壁
67a,67bがそれぞれソース，ドレイン領域側に形成さ
れ、また、ソース，ドレイン領域62a,62bに対して電極
配線68a,68bが接続する。一方、これら電極配線68a,68b
とソース，ドレイン領域62a,62bとゲート電極66と側壁6
7a,67bの間には隙間なく絶縁層69が形成される。
この構成を有するMISFETであれば、不純物濃度の低い
ｎ型領域63a,63bが形成されているので、素子動作時の
空乏層の領域が拡がり、この部分にかかる電界が緩和さ
れる。
ｎ型領域63a,63bが形成されているので、素子動作時の
空乏層の領域が拡がり、この部分にかかる電界が緩和さ
れる。
しかしながら、このLDD構造が用いられるMISFETには
次の問題がある。即ち、この構造ではドレイン62b側に
ゲート電極66の制御しきれない低濃度ｎ型領域63bが存
在するため、寄生抵抗が大きくなり、このため駆動力が
小さくなるという問題が生じていた。また、ゲートの制
御性を高めるために、ゲートの側壁67a,67bをゲート絶
縁膜65より誘電率の高い物質にすると、ゲート電極66下
部のエッジ部66aでの電界集中がより促進され、ゲート
耐圧が低下してしまう問題が生じていた。
次の問題がある。即ち、この構造ではドレイン62b側に
ゲート電極66の制御しきれない低濃度ｎ型領域63bが存
在するため、寄生抵抗が大きくなり、このため駆動力が
小さくなるという問題が生じていた。また、ゲートの制
御性を高めるために、ゲートの側壁67a,67bをゲート絶
縁膜65より誘電率の高い物質にすると、ゲート電極66下
部のエッジ部66aでの電界集中がより促進され、ゲート
耐圧が低下してしまう問題が生じていた。
（発明が解決しようとする課題） 以上述べてきたように、トランジスタの微細化が進ん
できた現在、従来の半導体装置例えばMIS型FETは、ゲー
ト電極下部のエッジ部近傍での高い電界によりゲート耐
圧が低下し、さらには絶縁破壊が生じてしまうという問
題があった。また、この問題を解決しようとする場合
に、ゲート電極の制御性が損なわれる問題が生じてい
た。
できた現在、従来の半導体装置例えばMIS型FETは、ゲー
ト電極下部のエッジ部近傍での高い電界によりゲート耐
圧が低下し、さらには絶縁破壊が生じてしまうという問
題があった。また、この問題を解決しようとする場合
に、ゲート電極の制御性が損なわれる問題が生じてい
た。
本発明は上記実情に鑑みてなされたもので、ゲート耐
圧が高くしかもゲートの制御性も損なわれない半導体装
置を提供することを目的とする。
圧が高くしかもゲートの制御性も損なわれない半導体装
置を提供することを目的とする。
（課題を解決するための手段） 前述した課題を解決するため本発明は、表面に導電層
が形成された半導体基板と、この導電層を被覆して形成
された第１の絶縁膜と、この第１の絶縁膜の表面上に形
成され、前記半導体基板表面に平行な底面、その底面に
対してほぼ垂直に形成された側面、及びその底面とその
側面とが接合している端部を有する電極と、 前記電極の底面と前記第１の絶縁膜との間に介在し、且
つ、前記電極の端部を覆って、形成され、前記第１の絶
縁膜の誘電率よりも大きな誘電率を有する第２の絶縁膜
とを備えたことを特徴とする半導体装置を提供する。
が形成された半導体基板と、この導電層を被覆して形成
された第１の絶縁膜と、この第１の絶縁膜の表面上に形
成され、前記半導体基板表面に平行な底面、その底面に
対してほぼ垂直に形成された側面、及びその底面とその
側面とが接合している端部を有する電極と、 前記電極の底面と前記第１の絶縁膜との間に介在し、且
つ、前記電極の端部を覆って、形成され、前記第１の絶
縁膜の誘電率よりも大きな誘電率を有する第２の絶縁膜
とを備えたことを特徴とする半導体装置を提供する。
（作用） 本発明によれば、MIS型電極を備えた半導体装置を構
成するに当たり、第１の絶縁膜表面に形成した導電性電
極のうち、その側面或は底面に存在して電界集中を起こ
しやすい状態となった凸状の角部にのみ、第１の絶縁膜
と異なる第２の絶縁膜をもこれに重ねて介在する様にし
ており、しかもこの第２の絶縁膜は、前記第１の絶縁膜
の誘電率よりも大きな誘電率を有する様にしている。一
般に電束密度ＤはＤ＝εＥ（ここで、εは誘電率、Ｅは
電界の大きさ。）で与えられ、このＤが異なる物質の界
面に垂直な方向で連続となるように電界は決まる。前述
したように、第１の絶縁膜の誘電率より第２の絶縁膜の
誘電率が大きく、このため第２の絶縁膜中の電界の大き
さは第１の絶縁膜中の電界の大きさより小さくなる。そ
の結果、前記制御電極の角部での電界の大きさを小さく
抑えることができる。このため、例えばMIS型FETでは、
ゲート耐圧を増加させることができるとともに、前記ソ
ース，ドレインでの電界の大きさを大きくせしめ、ゲー
トの制御性を向上させるということができる。
成するに当たり、第１の絶縁膜表面に形成した導電性電
極のうち、その側面或は底面に存在して電界集中を起こ
しやすい状態となった凸状の角部にのみ、第１の絶縁膜
と異なる第２の絶縁膜をもこれに重ねて介在する様にし
ており、しかもこの第２の絶縁膜は、前記第１の絶縁膜
の誘電率よりも大きな誘電率を有する様にしている。一
般に電束密度ＤはＤ＝εＥ（ここで、εは誘電率、Ｅは
電界の大きさ。）で与えられ、このＤが異なる物質の界
面に垂直な方向で連続となるように電界は決まる。前述
したように、第１の絶縁膜の誘電率より第２の絶縁膜の
誘電率が大きく、このため第２の絶縁膜中の電界の大き
さは第１の絶縁膜中の電界の大きさより小さくなる。そ
の結果、前記制御電極の角部での電界の大きさを小さく
抑えることができる。このため、例えばMIS型FETでは、
ゲート耐圧を増加させることができるとともに、前記ソ
ース，ドレインでの電界の大きさを大きくせしめ、ゲー
トの制御性を向上させるということができる。
（実施例） 本発明による半導体装置の詳細を実施例を用いて説明
する。
する。
第１の実施例 第１図は本発明による半導体装置の第１の実施例に係
わるｎチャネルMOSFETのゲート電極下部のエッジ部分を
拡大した断面図、第２図は第１図に示す本発明による半
導体装置の一実施例の製造工程を示す断面図である。
わるｎチャネルMOSFETのゲート電極下部のエッジ部分を
拡大した断面図、第２図は第１図に示す本発明による半
導体装置の一実施例の製造工程を示す断面図である。
まず最初に、第１図に示す半導体装置の一実施例を説
明する前に第２図の製造工程断面図について詳細に説明
する。第２図（ａ）に示すように、ｐ型半導体基板１
（これはｎ型半導体基板の表面に形成されたｐ型ウェル
領域でもよい。）表面に選択的に素子分離用のフィール
ド絶縁膜２を形成した後、例えば加熱しながら塩酸希釈
酸化を行い、この第１の絶縁膜として70Å厚の薄い熱酸
化膜（SiO2）３をフィールド絶縁膜２に囲まれた素子形
成領域に形成する。この熱酸化膜３はゲート酸化膜とな
る。次いで前面にLPCVD（Low Pressure Chemical Vapou
r Deposition）法により多結晶シリコン膜４を約4000Å
堆積する。次ぎに燐イオン20をドーズ量２×1015cm-2、
加速電圧30keVの条件で注入することにより、多結晶シ
リコン膜４にn+型の導電性を持たせる。
明する前に第２図の製造工程断面図について詳細に説明
する。第２図（ａ）に示すように、ｐ型半導体基板１
（これはｎ型半導体基板の表面に形成されたｐ型ウェル
領域でもよい。）表面に選択的に素子分離用のフィール
ド絶縁膜２を形成した後、例えば加熱しながら塩酸希釈
酸化を行い、この第１の絶縁膜として70Å厚の薄い熱酸
化膜（SiO2）３をフィールド絶縁膜２に囲まれた素子形
成領域に形成する。この熱酸化膜３はゲート酸化膜とな
る。次いで前面にLPCVD（Low Pressure Chemical Vapou
r Deposition）法により多結晶シリコン膜４を約4000Å
堆積する。次ぎに燐イオン20をドーズ量２×1015cm-2、
加速電圧30keVの条件で注入することにより、多結晶シ
リコン膜４にn+型の導電性を持たせる。
次ぎにレジストをパターニングして、ゲート電極形成
用のレジストパターン５を形成し（第２図（ｂ））、こ
のレジストパターン５の上から例えば異方性エッチング
を行い、多結晶シリコン膜４を選択的に除去して、n+型
のゲート電極4aをゲート長0.5μｍ以下で形成する（第
２図（ｃ））。
用のレジストパターン５を形成し（第２図（ｂ））、こ
のレジストパターン５の上から例えば異方性エッチング
を行い、多結晶シリコン膜４を選択的に除去して、n+型
のゲート電極4aをゲート長0.5μｍ以下で形成する（第
２図（ｃ））。
この後、レジストパターン５を除去し、例えばウェッ
トエッチング法により、第２図（ｄ）に示すようにゲー
ト電極4a下部のエッジ4b直下のゲート酸化膜３を除去
し、ゲート電極4a下部のエッジ部4bを露出させる。この
工程の後、続けて第２の絶縁膜として窒化シリコン膜６
をLPCVD法により堆積し、ゲート電極4a下部のエッジ部4
bを窒化シリコン膜６で覆う（第２図（ｅ））。
トエッチング法により、第２図（ｄ）に示すようにゲー
ト電極4a下部のエッジ4b直下のゲート酸化膜３を除去
し、ゲート電極4a下部のエッジ部4bを露出させる。この
工程の後、続けて第２の絶縁膜として窒化シリコン膜６
をLPCVD法により堆積し、ゲート電極4a下部のエッジ部4
bを窒化シリコン膜６で覆う（第２図（ｅ））。
次ぎに、n+型のゲート電極4aをマスクにして自己整合
的にn+型のソース領域7a及びドレイン領域7bを形成し、
さらにCVD法により、層間絶縁膜８としてSiO2膜、或はP
SG膜、BPSG膜などを堆積する。最後に、ソース領域7a及
びドレイン領域7b上にそれぞれ開口部A,Bを設け、これ
らの開口部A,Bを埋め込むように電極配線9a,9bをそれぞ
れ形成した後、全面に保護膜10を形成する（第２図
（ｆ））。
的にn+型のソース領域7a及びドレイン領域7bを形成し、
さらにCVD法により、層間絶縁膜８としてSiO2膜、或はP
SG膜、BPSG膜などを堆積する。最後に、ソース領域7a及
びドレイン領域7b上にそれぞれ開口部A,Bを設け、これ
らの開口部A,Bを埋め込むように電極配線9a,9bをそれぞ
れ形成した後、全面に保護膜10を形成する（第２図
（ｆ））。
以上のような工程を経ることによって、本発明による
半導体装置の一実施例として第１図に示すｎチャネルMO
SFETを形成できる。この図において、ゲート電極4a下部
のエッジ部4bはゲート酸化膜を構成するSiO2（誘電率ε
＝3.9）よりも誘電率の高い窒化シリコン膜６（ε＝7.
5）で囲まれる。
半導体装置の一実施例として第１図に示すｎチャネルMO
SFETを形成できる。この図において、ゲート電極4a下部
のエッジ部4bはゲート酸化膜を構成するSiO2（誘電率ε
＝3.9）よりも誘電率の高い窒化シリコン膜６（ε＝7.
5）で囲まれる。
なお、本発明による半導体装置のｎチャネルMOSFET
とソース，ドレイン領域とゲート電極間の絶縁膜がSi
O2のみからなる従来のｎチャネルMOSFETとゲート側壁
に窒化シリコン膜を用いた従来のｎチャネルMOSFETと
で、ゲート電極下部のエッジ部における電界の値を測定
した。第３図はその結果を示す特性図である。この図に
示すようにゲート電極下部のエッジ付近の電界強度のゲ
ート酸化膜中央部の電界強度に対する比は，，の
順に小さくなっており、はに比べ27％改善される結
果を得た。すなわち、ゲート電極4a下部のエッジ付近の
電界は弱まり、ゲート耐圧を増加させることができる。
また、ソース領域7a、ドレイン領域7b部での電界の大き
さを大きくし、ゲートの制御性を増加させることができ
る。
とソース，ドレイン領域とゲート電極間の絶縁膜がSi
O2のみからなる従来のｎチャネルMOSFETとゲート側壁
に窒化シリコン膜を用いた従来のｎチャネルMOSFETと
で、ゲート電極下部のエッジ部における電界の値を測定
した。第３図はその結果を示す特性図である。この図に
示すようにゲート電極下部のエッジ付近の電界強度のゲ
ート酸化膜中央部の電界強度に対する比は，，の
順に小さくなっており、はに比べ27％改善される結
果を得た。すなわち、ゲート電極4a下部のエッジ付近の
電界は弱まり、ゲート耐圧を増加させることができる。
また、ソース領域7a、ドレイン領域7b部での電界の大き
さを大きくし、ゲートの制御性を増加させることができ
る。
第２の実施例 第４図は本発明による半導体装置の第２の実施例を説
明するためのこの実施例装置の製造工程を示す断面図で
ある。この図において第１図及び第２図と同一の部分に
は同一の符号を付して示し詳細な説明は省略する。
明するためのこの実施例装置の製造工程を示す断面図で
ある。この図において第１図及び第２図と同一の部分に
は同一の符号を付して示し詳細な説明は省略する。
まず、前述した第１の実施例における第２図（ａ）〜
（ｄ）の工程を行った後、第４図（ａ）に示すように、
ゲート電極4aをマスクとして例えば燐イオン40をドーズ
量１×1013cm-2、加速電圧20keVの条件で注入して、低
濃度のｎ型ソース領域41a及びドレイン領域41bをつく
る。
（ｄ）の工程を行った後、第４図（ａ）に示すように、
ゲート電極4aをマスクとして例えば燐イオン40をドーズ
量１×1013cm-2、加速電圧20keVの条件で注入して、低
濃度のｎ型ソース領域41a及びドレイン領域41bをつく
る。
次に第４図（ｂ）に示すように、CVD（Chemical Vapo
ur Deposition）法で窒化シリコン膜42を堆積し、ゲー
ト電極4a下部のエッジ部4bを窒化シリコン膜42で覆う。
ur Deposition）法で窒化シリコン膜42を堆積し、ゲー
ト電極4a下部のエッジ部4bを窒化シリコン膜42で覆う。
次にこの窒化シリコン膜を異方性エッチングすること
により、第４図（ｃ）に示すようにゲート電極4aに第２
の絶縁膜に対応する側壁42a,42bを形成する。さらに、
このゲート電極4aと側壁42a,42bをマスクにして、例え
ばヒ素イオン43を５×1015cm-2、加速電圧40keVで注入
して、高濃度のｎ型領域44a,44bをそれぞれソース41a及
びドレスイン41bと重なるように形成する（第４図
（ｄ））。
により、第４図（ｃ）に示すようにゲート電極4aに第２
の絶縁膜に対応する側壁42a,42bを形成する。さらに、
このゲート電極4aと側壁42a,42bをマスクにして、例え
ばヒ素イオン43を５×1015cm-2、加速電圧40keVで注入
して、高濃度のｎ型領域44a,44bをそれぞれソース41a及
びドレスイン41bと重なるように形成する（第４図
（ｄ））。
最後に、第２図（ｆ）と同様の方法で層間絶縁膜45、
電極配線9a,9b、保護膜10を形成し、本発明による半導
体装置の第２の実施例を完成する（第４図（ｅ））。
電極配線9a,9b、保護膜10を形成し、本発明による半導
体装置の第２の実施例を完成する（第４図（ｅ））。
この実施例装置であれば、前述した第１の実施例と同
様の効果がある。特に低濃度のｎ型ソース領域41a及び
ドレイン領域41b部分での電界の大きさを大きくするこ
とができるので、トランジスタとしての駆動力を大きく
することが可能であり、ゲートの制御性を向上させるこ
とができる。
様の効果がある。特に低濃度のｎ型ソース領域41a及び
ドレイン領域41b部分での電界の大きさを大きくするこ
とができるので、トランジスタとしての駆動力を大きく
することが可能であり、ゲートの制御性を向上させるこ
とができる。
なお、前述した第１及び第２の実施例ではNMOSFETを
例に挙げて説明したが、不純物を変えた同様の製造方法
により、同様の構造のPMOSFETを実現できる。
例に挙げて説明したが、不純物を変えた同様の製造方法
により、同様の構造のPMOSFETを実現できる。
さらに、十分なゲート長がある場合は、ゲート電極形
成後、酸化性雰囲気中でアニールすることにより、ゲー
ト電極下部のエッジ部直下の酸化膜を成長させ、ゲート
耐圧を向上させる方法を併用してもよい。
成後、酸化性雰囲気中でアニールすることにより、ゲー
ト電極下部のエッジ部直下の酸化膜を成長させ、ゲート
耐圧を向上させる方法を併用してもよい。
さらにまた、本発明による半導体装置の他の実施例と
して、MOS型キャパシタが挙げられる。第５図はその構
造を示す断面図である。この図に示すように、ｎ型（ｐ
型,i型でもよい。）の半導体基板48aの表面には第１の
絶縁膜として例えば酸化シリコン膜48bが形成され、さ
らにその上には電極として導電層例えばポリシリコン層
48cが形成される。ここでポリシリコン層48cの下部のエ
ッジ部48dは酸化シリコン膜48bとは接しておらず、酸化
シリコン膜48bとの間に間隙を形成している。この間隙
を埋め込むように第２の絶縁膜として例えば窒化シリコ
ン膜48eが形成される。
して、MOS型キャパシタが挙げられる。第５図はその構
造を示す断面図である。この図に示すように、ｎ型（ｐ
型,i型でもよい。）の半導体基板48aの表面には第１の
絶縁膜として例えば酸化シリコン膜48bが形成され、さ
らにその上には電極として導電層例えばポリシリコン層
48cが形成される。ここでポリシリコン層48cの下部のエ
ッジ部48dは酸化シリコン膜48bとは接しておらず、酸化
シリコン膜48bとの間に間隙を形成している。この間隙
を埋め込むように第２の絶縁膜として例えば窒化シリコ
ン膜48eが形成される。
一方、基板48aの裏面には電極48fが形成され、前記ポ
リシリコン層48c及びこの電極48fにはそれぞれ入出力配
線48g及び48hが設けられる。
リシリコン層48c及びこの電極48fにはそれぞれ入出力配
線48g及び48hが設けられる。
この構造を有するMOS型キャパシタであれば、窒化シ
リコン膜48eの誘電率が酸化シリコン膜48bの誘電率より
も大きいので、前記エッジ部48dでの電界の大きさを小
さく抑え、MOS型キャパシタの耐圧を高めることができ
る。
リコン膜48eの誘電率が酸化シリコン膜48bの誘電率より
も大きいので、前記エッジ部48dでの電界の大きさを小
さく抑え、MOS型キャパシタの耐圧を高めることができ
る。
さらに、本発明は半導体装置全般に対して適用するこ
とができ、例えばMOS型ダイオード、MOS型パワートラン
ジスタ等に適用することができる。
とができ、例えばMOS型ダイオード、MOS型パワートラン
ジスタ等に適用することができる。
その他、第１の絶縁膜の誘電率より第２の絶縁膜の誘
電率が大きいような絶縁膜の組み合わせに対して本発明
は適用可能である。例えば絶縁膜の材料として、上記実
施例の他に酸化物例えばTa2O5（ε＝11.6）やAl2O3（ε
＝9.3）等、さらには窒化物例えばAlN等を組み合わせて
用いることが可能である。
電率が大きいような絶縁膜の組み合わせに対して本発明
は適用可能である。例えば絶縁膜の材料として、上記実
施例の他に酸化物例えばTa2O5（ε＝11.6）やAl2O3（ε
＝9.3）等、さらには窒化物例えばAlN等を組み合わせて
用いることが可能である。
ここでは導電層にｎ型或はｐ型等を呈する半導体層を
挙げて説明したが、これに限るものではなく、例えば金
属や金属と半導体の合金等でも良く、要は低比抵抗で電
流を流せる材料であれば構わない。この導電層を用いた
デバイスとしてソース・ドレイン領域が特になく、この
領域をソース・ドレイン電極で兼ねた様なFET等が挙げ
られる。
挙げて説明したが、これに限るものではなく、例えば金
属や金属と半導体の合金等でも良く、要は低比抵抗で電
流を流せる材料であれば構わない。この導電層を用いた
デバイスとしてソース・ドレイン領域が特になく、この
領域をソース・ドレイン電極で兼ねた様なFET等が挙げ
られる。
また、ここでは半導体基板に向って凸な角部を有する
電極を挙げて説明したが、この角部は基板の表面とやや
平行な方向から基板側へ90゜から180゜の範囲で傾けた
方向に凸となる様なものであれば、全て良い。
電極を挙げて説明したが、この角部は基板の表面とやや
平行な方向から基板側へ90゜から180゜の範囲で傾けた
方向に凸となる様なものであれば、全て良い。
さらに、ここでいう角部とは極めて電界が集中し易
く、先述した問題となる形状のものを指し、先が鋭く尖
ったものから、直角のもの、さらにはやや丸みのついた
ものでも良い。
く、先述した問題となる形状のものを指し、先が鋭く尖
ったものから、直角のもの、さらにはやや丸みのついた
ものでも良い。
なお、本発明は上記実施例に限定されるものではな
く、その趣旨を逸脱しない範囲で種々変形して実施でき
ることは言うまでもない。
く、その趣旨を逸脱しない範囲で種々変形して実施でき
ることは言うまでもない。
以上述べたように本発明による半導体装置によれば、
制御電極の角部での電界の大きさを小さく抑えることが
でき、例えばMISFETでは、ゲート耐圧を増加させること
ができるとともにゲートの制御性を向上させることがで
きる。
制御電極の角部での電界の大きさを小さく抑えることが
でき、例えばMISFETでは、ゲート耐圧を増加させること
ができるとともにゲートの制御性を向上させることがで
きる。
第１図は本発明による半導体装置の第１の実施例に係わ
るｎチャネルMOSFETのゲート電極下部のエッジ部分を拡
大した断面図、第２図は第１図に示す本発明による半導
体装置の一実施例の製造工程を示す断面図、第３図は本
発明による半導体装置のｎチャネルMOSFETと従来のｎチ
ャネルMOSFETで、ゲート電極下部のエッジ部における電
界の値を測定した結果を示す特性図、第４図は本発明に
よる半導体装置の第２の実施例を説明するためのこの実
施例装置の製造工程を示す断面図、第５図は本発明によ
る半導体装置のMOS型キャパシタの実施例の構成を示す
断面図、第６図はゲート耐圧低下を防ぐためゲート電極
形成後に酸化雰囲気中で加熱する従来技術を用いたとき
のMOSFETのゲート電極下部のエッジ部分の断面図、第７
図はLDD構造を説明するためのその断面図である。 １……ｐ型半導体基板、 ２……素子分離用のフィールド絶縁膜、 ３……熱酸化膜（第１の絶縁膜）、 ４……多結晶シリコン膜、4a……ゲート電極、 4b……ゲート電極4a下部のエッジ部、 ５……レジストパターン、 6,42……窒化シリコン膜（第２の絶縁膜）、 7a……n+型のソース領域、 7b……n+型のドレイン領域、 8,45……層間絶縁膜、9a,9b……電極配線、 10……保護膜、40……燐イオン、 41a……低濃度のｎ型ソース領域、 41b……低濃度のｎ型ドレイン領域、 42a,42b……第２の絶縁膜に対応する側壁、 43……ヒ素イオン、 44a,44b……高濃度のｎ型領域、 48a……半導体基板、48b……酸化シリコン膜、 48c……ポリシリコン層、48d……エッジ部、 48e……窒化シリコン膜、48f……電極、 48g,48h……入出力配線、51……シリコン基板、 51a……ドレイン領域、51b……チャネル領域、 52……ゲート酸化膜、53……ゲート電極、 52a……ゲート電極52下部のエッジ部直下の酸化膜部
分、 61……ｐ型シリコン基板、 62a……n+型のソース領域、 62b……n+型のドレイン領域、 63a,63b…62a,62bより不純物濃度が低いｎ型領域、 64……ｎ型チャネル、65……ゲート絶縁膜、 66……ゲート電極、 66a……ゲート電極66下部のエッジ部、 67a,67b……側壁、68a,68b……電極配線、 69……絶縁層。
るｎチャネルMOSFETのゲート電極下部のエッジ部分を拡
大した断面図、第２図は第１図に示す本発明による半導
体装置の一実施例の製造工程を示す断面図、第３図は本
発明による半導体装置のｎチャネルMOSFETと従来のｎチ
ャネルMOSFETで、ゲート電極下部のエッジ部における電
界の値を測定した結果を示す特性図、第４図は本発明に
よる半導体装置の第２の実施例を説明するためのこの実
施例装置の製造工程を示す断面図、第５図は本発明によ
る半導体装置のMOS型キャパシタの実施例の構成を示す
断面図、第６図はゲート耐圧低下を防ぐためゲート電極
形成後に酸化雰囲気中で加熱する従来技術を用いたとき
のMOSFETのゲート電極下部のエッジ部分の断面図、第７
図はLDD構造を説明するためのその断面図である。 １……ｐ型半導体基板、 ２……素子分離用のフィールド絶縁膜、 ３……熱酸化膜（第１の絶縁膜）、 ４……多結晶シリコン膜、4a……ゲート電極、 4b……ゲート電極4a下部のエッジ部、 ５……レジストパターン、 6,42……窒化シリコン膜（第２の絶縁膜）、 7a……n+型のソース領域、 7b……n+型のドレイン領域、 8,45……層間絶縁膜、9a,9b……電極配線、 10……保護膜、40……燐イオン、 41a……低濃度のｎ型ソース領域、 41b……低濃度のｎ型ドレイン領域、 42a,42b……第２の絶縁膜に対応する側壁、 43……ヒ素イオン、 44a,44b……高濃度のｎ型領域、 48a……半導体基板、48b……酸化シリコン膜、 48c……ポリシリコン層、48d……エッジ部、 48e……窒化シリコン膜、48f……電極、 48g,48h……入出力配線、51……シリコン基板、 51a……ドレイン領域、51b……チャネル領域、 52……ゲート酸化膜、53……ゲート電極、 52a……ゲート電極52下部のエッジ部直下の酸化膜部
分、 61……ｐ型シリコン基板、 62a……n+型のソース領域、 62b……n+型のドレイン領域、 63a,63b…62a,62bより不純物濃度が低いｎ型領域、 64……ｎ型チャネル、65……ゲート絶縁膜、 66……ゲート電極、 66a……ゲート電極66下部のエッジ部、 67a,67b……側壁、68a,68b……電極配線、 69……絶縁層。
Claims (3)
- 【請求項１】表面に導電層が形成された半導体基板と、 この導電層を被覆して形成された第１の絶縁膜と、 この第１の絶縁膜の表面上に形成され、前記半導体基板
表面に平行な底面、その底面に対してほぼ垂直に形成さ
れた側面、及びその底面とその側面とが接合している端
部を有する電極と、 前記電極の底面と前記第１の絶縁膜との間に介在し、且
つ、前記電極の端部を覆って、形成され、前記第１の絶
縁膜の誘電率よりも大きな誘電率を有する第２の絶縁膜
と を備えたことを特徴とする半導体装置。 - 【請求項２】前記導電層は電界効果トランジスタのソー
スまたはドレインであり、前記第１の絶縁膜は電界効果
トランジスタのゲート酸化膜であり、前記電極は電界効
果トランジスタのゲート電極であり、前記第２の絶縁膜
は側壁であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】前記第１の絶縁膜は酸化シリコンであり、
前記第２の絶縁膜は窒化シリコンであることを特徴とす
る請求項１又は、２記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179621A JP2992312B2 (ja) | 1990-07-09 | 1990-07-09 | 半導体装置 |
| KR1019910011534A KR940009352B1 (ko) | 1990-07-09 | 1991-07-08 | 반도체 소자 |
| US07/726,764 US5254867A (en) | 1990-07-09 | 1991-07-08 | Semiconductor devices having an improved gate |
| DE4122712A DE4122712C2 (de) | 1990-07-09 | 1991-07-09 | Halbleitervorrichtung mit einer Elektrode vom MIS-Typ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179621A JP2992312B2 (ja) | 1990-07-09 | 1990-07-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0467678A JPH0467678A (ja) | 1992-03-03 |
| JP2992312B2 true JP2992312B2 (ja) | 1999-12-20 |
Family
ID=16068965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179621A Expired - Lifetime JP2992312B2 (ja) | 1990-07-09 | 1990-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2992312B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3940565B2 (ja) | 2001-03-29 | 2007-07-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1990
- 1990-07-09 JP JP2179621A patent/JP2992312B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0467678A (ja) | 1992-03-03 |
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