JP2003068752A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
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Abstract
(57)【要約】 （修正有）
【課題】 バイポーラトランジスタを有する半導体装置
における金属シリサイド層の形成方法において、自己整
合的に、かつ他の半導体素子のシリサイド形成を整合性
良く可能にする方法を提供する。 【解決手段】 半導体基板１上に、コレクタ領域１３が
形成され、コレクタ領域１３上に第１の開口５１を有す
る第１の絶縁層３１が形成され、ベース半導体層１４Ｂ
が第１の開口５１を通じてコレクタ領域と接して形成さ
れる。ベース半導体層１４Ｅは、その端縁が、第１の絶
縁層３１上に延在するように形成される、ベース半導体
層上に限定的にエミッタ半導体層１４Ｅが形成され、第
１の絶縁層３１上に、第２の絶縁層３２がベース半導体
層１４Ｅの端縁を覆って形成され、かつエミッタ半導体
層１４Ｅの接触部を開放する第２の開口５２と、ベース
電極取出し部を開放する第３の開口５３内の上記ベース
半導体層表面とに金属シリサイド層１５が形成された構
成とする。
における金属シリサイド層の形成方法において、自己整
合的に、かつ他の半導体素子のシリサイド形成を整合性
良く可能にする方法を提供する。 【解決手段】 半導体基板１上に、コレクタ領域１３が
形成され、コレクタ領域１３上に第１の開口５１を有す
る第１の絶縁層３１が形成され、ベース半導体層１４Ｂ
が第１の開口５１を通じてコレクタ領域と接して形成さ
れる。ベース半導体層１４Ｅは、その端縁が、第１の絶
縁層３１上に延在するように形成される、ベース半導体
層上に限定的にエミッタ半導体層１４Ｅが形成され、第
１の絶縁層３１上に、第２の絶縁層３２がベース半導体
層１４Ｅの端縁を覆って形成され、かつエミッタ半導体
層１４Ｅの接触部を開放する第２の開口５２と、ベース
電極取出し部を開放する第３の開口５３内の上記ベース
半導体層表面とに金属シリサイド層１５が形成された構
成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法、特にバイポーラトランジスタを有する半
導体装置とその製造方法に係わる。
その製造方法、特にバイポーラトランジスタを有する半
導体装置とその製造方法に係わる。
【０００２】
【従来の技術】半導体装置、特にバイポーラトランジス
タを有する半導体装置は、バイポーラトランジスタのも
つ高負荷駆動力、高速性、低ノイズ等の特徴から、アナ
ログ回路設計に適した半導体装置である。
タを有する半導体装置は、バイポーラトランジスタのも
つ高負荷駆動力、高速性、低ノイズ等の特徴から、アナ
ログ回路設計に適した半導体装置である。
【０００３】図１４は、従来のバイポーラトランジスタ
を有する半導体装置の概略断面図で、この例では、縦型
のｎｐｎバイポーラトランジスタがシリコンの半導体基
板１００上に形成されて成る。この半導体基板１００
は、ｐ型のシリコンサブストレイト１０１上に、ｎ型の
シリコン半導体層１０２がエピタキシャル成長された構
成を有する。サブストレイト１０１には、ｎ型のコレク
タ埋込み領域１０３が形成される。
を有する半導体装置の概略断面図で、この例では、縦型
のｎｐｎバイポーラトランジスタがシリコンの半導体基
板１００上に形成されて成る。この半導体基板１００
は、ｐ型のシリコンサブストレイト１０１上に、ｎ型の
シリコン半導体層１０２がエピタキシャル成長された構
成を有する。サブストレイト１０１には、ｎ型のコレク
タ埋込み領域１０３が形成される。
【０００４】半導体層１０２の表面には、バイポーラト
ランジスタの形成部と他部とを分離する分離絶縁層１０
４が、 LOCOS（Local Oxidation of Silicon）によって
形成される。また、この下にバイポーラトランジスタの
形成部を囲んでｐ−ｎ接合による素子分離を行う素子分
離領域１０５がイオン注入によって形成される。
ランジスタの形成部と他部とを分離する分離絶縁層１０
４が、 LOCOS（Local Oxidation of Silicon）によって
形成される。また、この下にバイポーラトランジスタの
形成部を囲んでｐ−ｎ接合による素子分離を行う素子分
離領域１０５がイオン注入によって形成される。
【０００５】また、コレクタ埋込み領域１０３の上方
に、分離絶縁層１０４が一部欠除する窓部が設けられ、
この窓部下に、コレクタ埋込み領域１０３に至る深さの
高濃度のｎ型の不純物がイオン注入されたｎ型のプラグ
イン領域１０６が形成される。また、このプラグイン領
域１０７の表面に高濃度のコレクタ電極取出し領域１０
８が形成される。
に、分離絶縁層１０４が一部欠除する窓部が設けられ、
この窓部下に、コレクタ埋込み領域１０３に至る深さの
高濃度のｎ型の不純物がイオン注入されたｎ型のプラグ
イン領域１０６が形成される。また、このプラグイン領
域１０７の表面に高濃度のコレクタ電極取出し領域１０
８が形成される。
【０００６】コレクタ埋込み領域１０３上には、ｎ型半
導体層１０２の一部によって構成されたコレクタ領域１
０８が形成される。
導体層１０２の一部によって構成されたコレクタ領域１
０８が形成される。
【０００７】また、基板１００上には、ＳｉＯ2 による
第１の絶縁層１１１が一旦全面的に形成され、この絶縁
層１１１に、開口１１１Ｗが穿設され、この開口１１１
Ｗを通じて不純物導入がなされてコレクタ高濃度領域１
０９が形成される。そして、この開口１１１Ｗ内から第
１の絶縁層１１１上に跨がって、真性ベース領域と、ベ
ース電極取出し領域を構成するシリコン半導体層による
ベース半導体層１１２が成膜される。
第１の絶縁層１１１が一旦全面的に形成され、この絶縁
層１１１に、開口１１１Ｗが穿設され、この開口１１１
Ｗを通じて不純物導入がなされてコレクタ高濃度領域１
０９が形成される。そして、この開口１１１Ｗ内から第
１の絶縁層１１１上に跨がって、真性ベース領域と、ベ
ース電極取出し領域を構成するシリコン半導体層による
ベース半導体層１１２が成膜される。
【０００８】このベース半導体層１１２は、一旦全面的
に成膜され、フォトリソグラフィによるパターンエッチ
ングによって、所要のパターンに形成される。また、こ
のベース半導体層１１２は、半導体基板１００の表面、
すなわち半導体層１０２上に直接的に成膜された部分に
おいてはエピタキシャル成長がなされ単結晶層として成
膜され、絶縁層１１１上に形成される部分においては多
結晶層として成膜される。
に成膜され、フォトリソグラフィによるパターンエッチ
ングによって、所要のパターンに形成される。また、こ
のベース半導体層１１２は、半導体基板１００の表面、
すなわち半導体層１０２上に直接的に成膜された部分に
おいてはエピタキシャル成長がなされ単結晶層として成
膜され、絶縁層１１１上に形成される部分においては多
結晶層として成膜される。
【０００９】さらに、ベース半導体層１１２を覆って一
旦全面的にＳｉＯ2 による第２絶縁層１１３が形成さ
れ、ベース半導体層１１２上に開口１１３Ｗが穿設さ
れ、この開口を通じて不純物導入がなされてコレクタ部
１１０が形成される。
旦全面的にＳｉＯ2 による第２絶縁層１１３が形成さ
れ、ベース半導体層１１２上に開口１１３Ｗが穿設さ
れ、この開口を通じて不純物導入がなされてコレクタ部
１１０が形成される。
【００１０】そして、開口１１３Ｗ内を含んでｎ型のシ
リコン半導体層によるエミッタ半導体層１１４が成膜さ
れる。このエミッタ半導体層１１２についても、一旦全
面的に成膜し、フォトリソグラフィによるパターンエッ
チングによって、所要のパターンに形成する。すなわ
ち、図１４に示すように、エミッタ半導体層１１２の形
成部上に、フォトレジスト層１１５を、フォトレジスト
層の塗布、パターン露光、現像によって目的とするパタ
ーンに形成する。このフォトレジスト層１１５を、エッ
チングマスクとして半導体層１１２に対するエッチング
を行ってエミッタ半導体層１１２を所要のパターン、す
なわち開口１１３Ｗを通じてベース半導体層１１４との
接合部と、開口１１３Ｗの周縁部上に所要の幅に渡る延
在部１１４Ｈを有するパターンに形成する。
リコン半導体層によるエミッタ半導体層１１４が成膜さ
れる。このエミッタ半導体層１１２についても、一旦全
面的に成膜し、フォトリソグラフィによるパターンエッ
チングによって、所要のパターンに形成する。すなわ
ち、図１４に示すように、エミッタ半導体層１１２の形
成部上に、フォトレジスト層１１５を、フォトレジスト
層の塗布、パターン露光、現像によって目的とするパタ
ーンに形成する。このフォトレジスト層１１５を、エッ
チングマスクとして半導体層１１２に対するエッチング
を行ってエミッタ半導体層１１２を所要のパターン、す
なわち開口１１３Ｗを通じてベース半導体層１１４との
接合部と、開口１１３Ｗの周縁部上に所要の幅に渡る延
在部１１４Ｈを有するパターンに形成する。
【００１１】その後、図１５に示すように、更に、フォ
トレジスト層１１５をエッチングマスクとして、第２の
絶縁層１１３を異方性エッチングによってエッチングし
てベース半導体層１１２のエミッタ半導体層１１４との
接合部以外のベース取出し領域を外部に露出する。この
とき、エミッタ半導体層１１４の延在部１１４Ｈ下と、
ベース半導体層１１２の外端面とには、第２の絶縁層１
１３が残された介在絶縁層１１３ｓ1 とサイドウオール
１１３ｓ2 が形成されるが、この絶縁層１１３に対する
エッチングは、後述する金属サリサイドの形成を行うこ
とができるように、ベース半導体層１１２の表面を確実
に露出させるために、オーバーエッチングがなされる。
トレジスト層１１５をエッチングマスクとして、第２の
絶縁層１１３を異方性エッチングによってエッチングし
てベース半導体層１１２のエミッタ半導体層１１４との
接合部以外のベース取出し領域を外部に露出する。この
とき、エミッタ半導体層１１４の延在部１１４Ｈ下と、
ベース半導体層１１２の外端面とには、第２の絶縁層１
１３が残された介在絶縁層１１３ｓ1 とサイドウオール
１１３ｓ2 が形成されるが、この絶縁層１１３に対する
エッチングは、後述する金属サリサイドの形成を行うこ
とができるように、ベース半導体層１１２の表面を確実
に露出させるために、オーバーエッチングがなされる。
【００１２】その後、フォトレジスト１１５が除去さ
れ、外部に露呈されたベース半導体層１１２およびエミ
ッタ半導体層１１４上に、Ｔｉ，Ｃｏ等の金属層を例え
ば全面的にスパッタし、熱処理することによってこの金
属層が、半導体層１１２および１１４に直接被着された
部分においてのみ、この金属とＳｉとの反応によって図
１６に示すように、低抵抗の金属シリサイド層１１６の
形成がなされる。その後全面的にＢＰＳＧ（ボロン・リ
ン・シリケートガラス）等による平坦化絶縁層１１７を
形成する。
れ、外部に露呈されたベース半導体層１１２およびエミ
ッタ半導体層１１４上に、Ｔｉ，Ｃｏ等の金属層を例え
ば全面的にスパッタし、熱処理することによってこの金
属層が、半導体層１１２および１１４に直接被着された
部分においてのみ、この金属とＳｉとの反応によって図
１６に示すように、低抵抗の金属シリサイド層１１６の
形成がなされる。その後全面的にＢＰＳＧ（ボロン・リ
ン・シリケートガラス）等による平坦化絶縁層１１７を
形成する。
【００１３】そして、ベース半導体層１１２のベース取
出し領域部上、エミッタ半導体層１１４上の各金属シリ
サイド層１１６上の平坦化絶縁層１１７、また、コレク
タ取出し領域１０７上の平坦化絶縁層１１７および絶縁
層１１１に、それぞれコンタクト透孔１１８を穿設し、
これらコンタクト透孔１１８内に、タングステン（Ｗ）
等の導電プラグの充填による電極、すなわちベース電極
１１９Ｂ、エミッタ電極１１９Ｅ、コレクタ電極１１９
Ｃを充填される。このようにして、各電極１１９Ｂ、１
１９Ｅ、１１９Ｃが、それぞれベース半導体層１１２の
ベース取出し領域部上、エミッタ半導体層１１４にオー
ミックコンタクトされる。一方、これら各電極１１９
Ｂ、１１９Ｅ、１１９Ｃに、平坦化絶縁層１１７上に形
成した配線ないしは電極を構成する導電層１２０がコン
タクトされる。
出し領域部上、エミッタ半導体層１１４上の各金属シリ
サイド層１１６上の平坦化絶縁層１１７、また、コレク
タ取出し領域１０７上の平坦化絶縁層１１７および絶縁
層１１１に、それぞれコンタクト透孔１１８を穿設し、
これらコンタクト透孔１１８内に、タングステン（Ｗ）
等の導電プラグの充填による電極、すなわちベース電極
１１９Ｂ、エミッタ電極１１９Ｅ、コレクタ電極１１９
Ｃを充填される。このようにして、各電極１１９Ｂ、１
１９Ｅ、１１９Ｃが、それぞれベース半導体層１１２の
ベース取出し領域部上、エミッタ半導体層１１４にオー
ミックコンタクトされる。一方、これら各電極１１９
Ｂ、１１９Ｅ、１１９Ｃに、平坦化絶縁層１１７上に形
成した配線ないしは電極を構成する導電層１２０がコン
タクトされる。
【００１４】このようにして、コレクタ部１１０、ベー
ス半導体層１１２およびエミッタ半導体層１１４による
ベースおよびエミッタ領域による縦型のバイポーラトラ
ンジスタを回路素子として形成された半導体集積回路装
置が構成される。
ス半導体層１１２およびエミッタ半導体層１１４による
ベースおよびエミッタ領域による縦型のバイポーラトラ
ンジスタを回路素子として形成された半導体集積回路装
置が構成される。
【００１５】
【発明が解決しようとする課題】上述した従来のバイポ
ーラトランジスタを有する半導体装置およびその製造方
法においては、金属シリサイド層の形成を伴うものであ
るが、この場合、目的とする金属シリサイド層を目的と
する位置に正確に過不足なく形成し、信頼性にすぐれた
半導体装置を得ることに問題がある。
ーラトランジスタを有する半導体装置およびその製造方
法においては、金属シリサイド層の形成を伴うものであ
るが、この場合、目的とする金属シリサイド層を目的と
する位置に正確に過不足なく形成し、信頼性にすぐれた
半導体装置を得ることに問題がある。
【００１６】まず、上述した従来の製造方法において
は、図１４で示したベース半導体層１１２上の絶縁層１
１３を除去して、図１５で示したように、ベース半導体
層１１２を外部に露出する作業において、上述したよう
に、ベース半導体層１１２が確実に外部に露呈されるよ
うに、絶縁層１１１に対するエッチングはオーバーエッ
チングを必要とする。
は、図１４で示したベース半導体層１１２上の絶縁層１
１３を除去して、図１５で示したように、ベース半導体
層１１２を外部に露出する作業において、上述したよう
に、ベース半導体層１１２が確実に外部に露呈されるよ
うに、絶縁層１１１に対するエッチングはオーバーエッ
チングを必要とする。
【００１７】このようなオーバーエッチング量は、通
常、第２の絶縁層１１３の厚さの例えば５０％程度に相
当するエッチング量とされる。このようなオーバーエッ
チングは、第１および第２の絶縁層１１３および１１１
の膜厚選定に制約を与えることになる。すなわち、上述
した第１の絶縁層１１１を厚くするか、第２の絶縁層１
１３の厚さを薄くすることが必要となる。
常、第２の絶縁層１１３の厚さの例えば５０％程度に相
当するエッチング量とされる。このようなオーバーエッ
チングは、第１および第２の絶縁層１１３および１１１
の膜厚選定に制約を与えることになる。すなわち、上述
した第１の絶縁層１１１を厚くするか、第２の絶縁層１
１３の厚さを薄くすることが必要となる。
【００１８】しかしながら、第１の絶縁層１１１の膜厚
を大とすることは、ベース半導体層１１２の、開口１１
１Ｗの周縁部での段差が大きくなり、此処におけるスト
レスの集中が大きくなるという不都合が生じる。また、
これとは逆に、第２の絶縁層１１３の膜厚を小とするこ
とは、エミッタ半導体層１１４のサイドウオール１１３
ｓ1 の高さが小さくなることから、このサイドウオール
１１３ｓ1 を挟んで対向するエミッタ層１１４の延在部
１１４Ｈとベース半導体層１１２との間の寄生容量の増
大化を招き、高速動作を阻害することになる。
を大とすることは、ベース半導体層１１２の、開口１１
１Ｗの周縁部での段差が大きくなり、此処におけるスト
レスの集中が大きくなるという不都合が生じる。また、
これとは逆に、第２の絶縁層１１３の膜厚を小とするこ
とは、エミッタ半導体層１１４のサイドウオール１１３
ｓ1 の高さが小さくなることから、このサイドウオール
１１３ｓ1 を挟んで対向するエミッタ層１１４の延在部
１１４Ｈとベース半導体層１１２との間の寄生容量の増
大化を招き、高速動作を阻害することになる。
【００１９】また、図１６の構成においては、ベースお
よびエミッタ半導体層１１２および１１４上には、金属
シリサイド層１１６が形成されていることによって、こ
れらに対する電極コンタクト抵抗の低減化が図られる。
しかしながら、コレクタに対する電極取出しは、そのコ
レクタ取出し領域１０７に、金属シリサイド層が形成さ
れないことから、コレクタに対するコンタクト抵抗は十
分低められない。
よびエミッタ半導体層１１２および１１４上には、金属
シリサイド層１１６が形成されていることによって、こ
れらに対する電極コンタクト抵抗の低減化が図られる。
しかしながら、コレクタに対する電極取出しは、そのコ
レクタ取出し領域１０７に、金属シリサイド層が形成さ
れないことから、コレクタに対するコンタクト抵抗は十
分低められない。
【００２０】このコレクタのコンタクト抵抗は、バイポ
ーラトンのコレクタ・エミッタ間飽和電圧Ｖ
CE(sat) や、電流増幅率、すなわちトランジスタのゲイ
ンｈFEが低下し始める電流容量、遮断周波数ｆTmaxおよ
び最大振動周波数ｆmax が低下し始める電流容量を決定
する一因子であることから、コレクタのコンタクト抵抗
は、低電圧動作および高駆動能力の上から、極力低減化
されることが望まれる。このように、コレクタのコンタ
クト抵抗の低減化を図るには、コレクタ電極１１９Ｃの
断面積を大とすれば良いが、この場合、コレクタ電極の
占有面積が大となって集積度の低下、コストの上昇、ト
ランジスタの寄生容量の増加による高周波特性の悪化等
多くの不都合をもたらす。
ーラトンのコレクタ・エミッタ間飽和電圧Ｖ
CE(sat) や、電流増幅率、すなわちトランジスタのゲイ
ンｈFEが低下し始める電流容量、遮断周波数ｆTmaxおよ
び最大振動周波数ｆmax が低下し始める電流容量を決定
する一因子であることから、コレクタのコンタクト抵抗
は、低電圧動作および高駆動能力の上から、極力低減化
されることが望まれる。このように、コレクタのコンタ
クト抵抗の低減化を図るには、コレクタ電極１１９Ｃの
断面積を大とすれば良いが、この場合、コレクタ電極の
占有面積が大となって集積度の低下、コストの上昇、ト
ランジスタの寄生容量の増加による高周波特性の悪化等
多くの不都合をもたらす。
【００２１】また、金属シリサイドを上述したバイポー
ラトランジスタのベース半導体層１１２の端縁に金属層
がストリンガー状に残り易く、この金属が、半導体装置
の製造過程等において剥離して、例えば素子間、あるい
は配線間の短絡を発生する。
ラトランジスタのベース半導体層１１２の端縁に金属層
がストリンガー状に残り易く、この金属が、半導体装置
の製造過程等において剥離して、例えば素子間、あるい
は配線間の短絡を発生する。
【００２２】これは、図１６の従来構造による場合、エ
ミッタ半導体層１１４においては、その端面に直接的に
金属層の被着がなされ、全表面において、金属シリサイ
ド層１１６の形成がなされるが、ベース半導体層１１２
においては、その端面に絶縁層１１３によるサイドウオ
ール１１３ｓ2 が存在し、段差が形成されていることか
ら、金属層がベース半導体層１１２の端縁の肩部から段
差に跨がって金属層がストリンガー状に残され易く、こ
れが上述したように、剥離して短絡原因となり、歩留り
の低下、信頼性の低下等を来す。
ミッタ半導体層１１４においては、その端面に直接的に
金属層の被着がなされ、全表面において、金属シリサイ
ド層１１６の形成がなされるが、ベース半導体層１１２
においては、その端面に絶縁層１１３によるサイドウオ
ール１１３ｓ2 が存在し、段差が形成されていることか
ら、金属層がベース半導体層１１２の端縁の肩部から段
差に跨がって金属層がストリンガー状に残され易く、こ
れが上述したように、剥離して短絡原因となり、歩留り
の低下、信頼性の低下等を来す。
【００２３】本発明においては、バイポーラトランジス
タを有する半導体装置およびその製造方法において、上
述した不都合の回避を図るものである。
タを有する半導体装置およびその製造方法において、上
述した不都合の回避を図るものである。
【００２４】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板にバイポーラトランジスタが形成された
半導体装置であって、その半導体基板上に、コレクタ領
域が形成され、半導体基板表面には、コレクタ領域上に
第１の開口を有する第１の絶縁層が形成され、ベース半
導体層が、第１の開口を通じてコレクタ領域と接して形
成され、その端縁が、第１の絶縁層上に延在するように
第１の絶縁層に跨がって形成される。
は、半導体基板にバイポーラトランジスタが形成された
半導体装置であって、その半導体基板上に、コレクタ領
域が形成され、半導体基板表面には、コレクタ領域上に
第１の開口を有する第１の絶縁層が形成され、ベース半
導体層が、第１の開口を通じてコレクタ領域と接して形
成され、その端縁が、第１の絶縁層上に延在するように
第１の絶縁層に跨がって形成される。
【００２５】そして、ベース半導体層上に限定的にエミ
ッタ半導体層が形成され、第１の絶縁層上に、第２の絶
縁層がベース半導体層の端縁を覆って形成され、かつベ
ース半導体層に対するエミッタ半導体層の接触部を開放
する第２の開口と、ベース半導体層のベース電極取出し
部を開放する第３の開口が形成される。エミッタ半導体
層の接触部と第３の開口によって開放されたベース半導
体層表面とに金属シリサイド層が形成された構成とす
る。
ッタ半導体層が形成され、第１の絶縁層上に、第２の絶
縁層がベース半導体層の端縁を覆って形成され、かつベ
ース半導体層に対するエミッタ半導体層の接触部を開放
する第２の開口と、ベース半導体層のベース電極取出し
部を開放する第３の開口が形成される。エミッタ半導体
層の接触部と第３の開口によって開放されたベース半導
体層表面とに金属シリサイド層が形成された構成とす
る。
【００２６】また、本発明による半導体装置の製造方法
は、半導体基板にバイポーラトランジスタが形成された
半導体装置の製造方法であって、半導体基板にコレクタ
領域を形成する工程と、半導体基板の表面に第１の絶縁
層を形成する工程と、この第１の絶縁層の上記コレクタ
領域上に第１の開口を形成する工程と、第１の開口を通
じてコレクタ領域に接し第１の絶縁層上に差し渡るベー
ス半導体層を形成する工程と、第１の絶縁層およびベー
ス半導体層上に第２の絶縁層を形成する工程と、第２の
絶縁層の、ベース半導体層上のエミッタ領域の形成部に
第２の開口を形成する工程と、第２の開口を通じてベー
ス半導体層に接し上記第２の絶縁層上に差し渡るエミッ
タ半導体層を形成する工程と、第２の絶縁層のベース半
導体層の端縁を覆う部分を残してベース取出し領域上に
第３の開口を形成する工程と、エミッタ領域表面と、上
記第３の開口を通じて露出するベース半導体層表面とに
金属シリサイド層を形成する工程とをとって、目的とす
る半導体装置を製造するものである。
は、半導体基板にバイポーラトランジスタが形成された
半導体装置の製造方法であって、半導体基板にコレクタ
領域を形成する工程と、半導体基板の表面に第１の絶縁
層を形成する工程と、この第１の絶縁層の上記コレクタ
領域上に第１の開口を形成する工程と、第１の開口を通
じてコレクタ領域に接し第１の絶縁層上に差し渡るベー
ス半導体層を形成する工程と、第１の絶縁層およびベー
ス半導体層上に第２の絶縁層を形成する工程と、第２の
絶縁層の、ベース半導体層上のエミッタ領域の形成部に
第２の開口を形成する工程と、第２の開口を通じてベー
ス半導体層に接し上記第２の絶縁層上に差し渡るエミッ
タ半導体層を形成する工程と、第２の絶縁層のベース半
導体層の端縁を覆う部分を残してベース取出し領域上に
第３の開口を形成する工程と、エミッタ領域表面と、上
記第３の開口を通じて露出するベース半導体層表面とに
金属シリサイド層を形成する工程とをとって、目的とす
る半導体装置を製造するものである。
【００２７】
【発明の実施の形態】本発明によるバイポーラトランジ
スタを有する半導体集積回路装置の一実施形態の一例の
要部の概略断面図を、図１で示す。この例では、半導体
基板１に、ｎｐｎ型の縦型バイポーラトランジスタが形
成されたシリコン半導体集積回路に適用した場合であ
る。
スタを有する半導体集積回路装置の一実施形態の一例の
要部の概略断面図を、図１で示す。この例では、半導体
基板１に、ｎｐｎ型の縦型バイポーラトランジスタが形
成されたシリコン半導体集積回路に適用した場合であ
る。
【００２８】この半導体装置においては、半導体基板１
が、ｐ型のＳｉ半導体サブストレイト１１上に、ｎ型の
Ｓｉ半導体層１２がエピタキシャル成長されて成る。こ
の半導体基板１に、コレクタ領域１３が形成され、半導
体基板１の表面、すなわちこの場合半導体層１２の表面
に、コレクタ領域１３上に第１の開口５１が形成された
例えばＳｉＯ2 による第１の絶縁層３１が形成される。
が、ｐ型のＳｉ半導体サブストレイト１１上に、ｎ型の
Ｓｉ半導体層１２がエピタキシャル成長されて成る。こ
の半導体基板１に、コレクタ領域１３が形成され、半導
体基板１の表面、すなわちこの場合半導体層１２の表面
に、コレクタ領域１３上に第１の開口５１が形成された
例えばＳｉＯ2 による第１の絶縁層３１が形成される。
【００２９】そして、例えばＳｉ、あるいはＳｉＧｅよ
り成るＳｉを含む半導体より成り、真性ベース領域とベ
ース電極取出し部とを構成するベース半導体層１４Ｂが
形成される。このベース半導体層１４Ｂは、その端縁
が、第１の絶縁層３１上に延在するように第１の絶縁層
３１上に跨がって形成される。
り成るＳｉを含む半導体より成り、真性ベース領域とベ
ース電極取出し部とを構成するベース半導体層１４Ｂが
形成される。このベース半導体層１４Ｂは、その端縁
が、第１の絶縁層３１上に延在するように第１の絶縁層
３１上に跨がって形成される。
【００３０】また、ベース半導体層１４Ｂ上に限定的
に、ＳｉあるいはＳｉを含むエミッタ領域を構成するエ
ミッタ半導体層１４Ｅが形成される。そして、第１の絶
縁層３１上に、第２の絶縁層３２が、ベース半導体層１
４Ｂの第１の絶縁層３１上の端縁を覆って形成され、か
つこの第２の絶縁層３２にベース半導体層１４Ｂにおけ
るベース電極取出し部と、このベース半導体層１４Ｂに
対するエミッタ半導体層１４Ｅとの接触部とを開放する
第２および第３の開口５２および５３が形成される。そ
して、エミッタ半導体層１４Ｅ表面と第３の開口５３内
のベース半導体層１４Ｂの表面とに金属シリサイド層１
５が形成される。
に、ＳｉあるいはＳｉを含むエミッタ領域を構成するエ
ミッタ半導体層１４Ｅが形成される。そして、第１の絶
縁層３１上に、第２の絶縁層３２が、ベース半導体層１
４Ｂの第１の絶縁層３１上の端縁を覆って形成され、か
つこの第２の絶縁層３２にベース半導体層１４Ｂにおけ
るベース電極取出し部と、このベース半導体層１４Ｂに
対するエミッタ半導体層１４Ｅとの接触部とを開放する
第２および第３の開口５２および５３が形成される。そ
して、エミッタ半導体層１４Ｅ表面と第３の開口５３内
のベース半導体層１４Ｂの表面とに金属シリサイド層１
５が形成される。
【００３１】この本発明による半導体装置を、図２〜図
５を参照して本発明による半導体装置の製造方法の一例
と共に詳細に説明する。図２Ａに示すように、この例で
は、ｐ型の単結晶Ｓｉ半導体サブストレイト１１が用意
され、その一主面上に、ｎ型のＳｉ半導体層１２がエピ
タキシャル成長されてＳｉ半導体基板１が構成される。
サブストレイト１１には、ｎ型のコレクタ埋込み領域１
６が、コレクタ領域の形成部下にｎ型不純物を高濃度に
導入して形成する。
５を参照して本発明による半導体装置の製造方法の一例
と共に詳細に説明する。図２Ａに示すように、この例で
は、ｐ型の単結晶Ｓｉ半導体サブストレイト１１が用意
され、その一主面上に、ｎ型のＳｉ半導体層１２がエピ
タキシャル成長されてＳｉ半導体基板１が構成される。
サブストレイト１１には、ｎ型のコレクタ埋込み領域１
６が、コレクタ領域の形成部下にｎ型不純物を高濃度に
導入して形成する。
【００３２】半導体基板１の表面、すなわち半導体層１
２には、バイポーラトランジスタの形成部と他部とを分
離する分離絶縁層１７が形成される。この分離絶縁層１
７の形成は、例えばまずその形成部に凹部を形成し、こ
の凹部内に半導体層１２に対する局部的熱酸化いわゆる
LOCOS（Local Oxidation of Silicon）によって形成す
ることができる。
２には、バイポーラトランジスタの形成部と他部とを分
離する分離絶縁層１７が形成される。この分離絶縁層１
７の形成は、例えばまずその形成部に凹部を形成し、こ
の凹部内に半導体層１２に対する局部的熱酸化いわゆる
LOCOS（Local Oxidation of Silicon）によって形成す
ることができる。
【００３３】また、この下にバイポーラトランジスタの
形成部を囲んでｐｎ接合による素子分離を行う素子分離
領域１８がイオン注入によって形成される。
形成部を囲んでｐｎ接合による素子分離を行う素子分離
領域１８がイオン注入によって形成される。
【００３４】また、分離絶縁層１７には、この分離絶縁
層１７の形成に際して、コレクタ埋込み領域１６の上方
に位置して、コレクタ埋込み領域１６に至る深さの、ｎ
型不純物がイオン注入された高濃度のｎ型のプラグイン
領域１９が形成される。また、このプラグイン領域１９
の表面に、ｎ型の高不純物濃度のコレクタ電極取出し領
域２０が、例えばイオン注入によって形成される。
層１７の形成に際して、コレクタ埋込み領域１６の上方
に位置して、コレクタ埋込み領域１６に至る深さの、ｎ
型不純物がイオン注入された高濃度のｎ型のプラグイン
領域１９が形成される。また、このプラグイン領域１９
の表面に、ｎ型の高不純物濃度のコレクタ電極取出し領
域２０が、例えばイオン注入によって形成される。
【００３５】このようにして分離絶縁層１７等が形成さ
れた半導体基板１の表面に、図２Ｂに示すように、第１
の開口５１が形成された第１の絶縁層３１を形成する。
この第１の絶縁層３１は、例えばＳｉＯ2 を、ＣＶＤ法
（化学的気相成長法）等によって全面的に成膜し、この
上にフォトレジスト層２３を塗布、パターン露光、現像
して第１の開口５１の形成部に開口２３Ｗを形成し、こ
の開口２３Ｗを通じて第１の絶縁層３１に対するエッチ
ングを行って第１の開口５１を穿設する。そして、この
フォトレジスト層２３の開口２３Ｗおよび第１の開口５
１を通じてｎ型の不純物をイオン注入してコレクタ高濃
度領域２１を形成する。
れた半導体基板１の表面に、図２Ｂに示すように、第１
の開口５１が形成された第１の絶縁層３１を形成する。
この第１の絶縁層３１は、例えばＳｉＯ2 を、ＣＶＤ法
（化学的気相成長法）等によって全面的に成膜し、この
上にフォトレジスト層２３を塗布、パターン露光、現像
して第１の開口５１の形成部に開口２３Ｗを形成し、こ
の開口２３Ｗを通じて第１の絶縁層３１に対するエッチ
ングを行って第１の開口５１を穿設する。そして、この
フォトレジスト層２３の開口２３Ｗおよび第１の開口５
１を通じてｎ型の不純物をイオン注入してコレクタ高濃
度領域２１を形成する。
【００３６】図３Ａに示すように、ベース半導体層１４
Ｂを形成する。このベース半導体層１４Ｂは、まず第１
の絶縁層３１上に渡って図示しないが一旦全面的に半導
体層１４Ｂをエピタキシャル成長する。このとき、開口
５１を通じてエピタキシャル成長による単結晶Ｓｉ半導
体層１２に成膜された部分においては、単結晶層として
形成され、絶縁層３１上に成膜された部分においては多
結晶半導体層として成膜される。そして、この全面的に
形成されたベース半導体層１４Ｂを、フォトリソグラフ
ィによってパターン化して、真性ベースとベース電極取
出し部とを構成するパターンに、少なくとも第１の開口
５１内と、この開口５１外の第１の絶縁層５２に跨がる
パターンに形成する。
Ｂを形成する。このベース半導体層１４Ｂは、まず第１
の絶縁層３１上に渡って図示しないが一旦全面的に半導
体層１４Ｂをエピタキシャル成長する。このとき、開口
５１を通じてエピタキシャル成長による単結晶Ｓｉ半導
体層１２に成膜された部分においては、単結晶層として
形成され、絶縁層３１上に成膜された部分においては多
結晶半導体層として成膜される。そして、この全面的に
形成されたベース半導体層１４Ｂを、フォトリソグラフ
ィによってパターン化して、真性ベースとベース電極取
出し部とを構成するパターンに、少なくとも第１の開口
５１内と、この開口５１外の第１の絶縁層５２に跨がる
パターンに形成する。
【００３７】その後、図示しないが、ベース半導体層１
４Ｂを覆って一旦全面的にＳｉＯ2による第２の絶縁層
３２をＣＶＤ法等によって形成し、フォトリソグラフィ
によるパターンエッチングによって、第２の開口５２
を、第１の開口５１上でコレクタ高濃度領域２１に対向
する位置に形成する。すなわちフォトレジスト層２４を
形成し、第２の開口５２の形成部上に開口２４Ｗを形成
し、この開口２４Ｗを通じて第２の開口５２を形成す
る。
４Ｂを覆って一旦全面的にＳｉＯ2による第２の絶縁層
３２をＣＶＤ法等によって形成し、フォトリソグラフィ
によるパターンエッチングによって、第２の開口５２
を、第１の開口５１上でコレクタ高濃度領域２１に対向
する位置に形成する。すなわちフォトレジスト層２４を
形成し、第２の開口５２の形成部上に開口２４Ｗを形成
し、この開口２４Ｗを通じて第２の開口５２を形成す
る。
【００３８】この第２の開口５２は、最終的に形成する
バイポーラトランジスタのエミッタ接合に対応する面積
および位置に形成する。更に、これら開口２４Ｗおよび
第２の開口５２を通じてｎ型の不純物を所要のエネルギ
ーをもってベース半導体層１４Ｂを横切って注入して、
コレクタ領域１３の、コレクタ高濃度領域２１上にコレ
クタ動作領域２２を形成する。
バイポーラトランジスタのエミッタ接合に対応する面積
および位置に形成する。更に、これら開口２４Ｗおよび
第２の開口５２を通じてｎ型の不純物を所要のエネルギ
ーをもってベース半導体層１４Ｂを横切って注入して、
コレクタ領域１３の、コレクタ高濃度領域２１上にコレ
クタ動作領域２２を形成する。
【００３９】次に、図３Ｂに示すように、図３Ａに示す
フォトレジスト層２４を除去し、第２の開口５２を通じ
てベース半導体層１４Ｂと接触して一旦全面的に多結晶
Ｓｉによるエミッタ半導体層１４Ｅを成膜する。そし
て、このエミッタ半導体層１４Ｅ上にフォトレジスト層
２５を形成する。このフォトレジスト層２４は、最終的
に形成するバイポーラトランジスタのエミッタ接合に対
応する面積および位置上を十分含む、すなわち最終的に
形成されるエミッタ半導体層の大きさを含みこれより大
面積を有するパターンとし、しかもベース半導体層１４
Ｂの端縁上からその外側に渡る部分にはフォトレジスト
層２５が排除されたパターンとする。
フォトレジスト層２４を除去し、第２の開口５２を通じ
てベース半導体層１４Ｂと接触して一旦全面的に多結晶
Ｓｉによるエミッタ半導体層１４Ｅを成膜する。そし
て、このエミッタ半導体層１４Ｅ上にフォトレジスト層
２５を形成する。このフォトレジスト層２４は、最終的
に形成するバイポーラトランジスタのエミッタ接合に対
応する面積および位置上を十分含む、すなわち最終的に
形成されるエミッタ半導体層の大きさを含みこれより大
面積を有するパターンとし、しかもベース半導体層１４
Ｂの端縁上からその外側に渡る部分にはフォトレジスト
層２５が排除されたパターンとする。
【００４０】図４Ａに示すように、図３Ｂで示したフォ
トレジスト層２５をマスクとしてエミッタ半導体層１４
Ｅに対するパターンエッチングを行い、フォトレジスト
層２４を除去する。
トレジスト層２５をマスクとしてエミッタ半導体層１４
Ｅに対するパターンエッチングを行い、フォトレジスト
層２４を除去する。
【００４１】図４Ｂに示すように、更に、所要のパター
ンのフォトレジスト層２６を形成する。このフォトレジ
スト層２６は、エミッタ半導体層１４Ｅ上の、第２の開
口５２上と、その周辺部上に形成され、その外周に例え
ばリング状の開口２６Ｗ1 が穿設され、更に、コレクタ
電極取出し領域２０上に開口２６Ｗ2 が形成されたパタ
ーンとする。リング状開口２６Ｗ1 は、フォトレジスト
層２６によってベース半導体層１４Ｂの端縁上が覆われ
るように、その大きさおよび位置の選定がなされる。そ
して、このフォトレジスト層２６を、マスクとしてエミ
ッタ半導体層１４Ｅに対するエッチングを行う。
ンのフォトレジスト層２６を形成する。このフォトレジ
スト層２６は、エミッタ半導体層１４Ｅ上の、第２の開
口５２上と、その周辺部上に形成され、その外周に例え
ばリング状の開口２６Ｗ1 が穿設され、更に、コレクタ
電極取出し領域２０上に開口２６Ｗ2 が形成されたパタ
ーンとする。リング状開口２６Ｗ1 は、フォトレジスト
層２６によってベース半導体層１４Ｂの端縁上が覆われ
るように、その大きさおよび位置の選定がなされる。そ
して、このフォトレジスト層２６を、マスクとしてエミ
ッタ半導体層１４Ｅに対するエッチングを行う。
【００４２】続いて、図５Ａに示すように、フォトレジ
スト層２６をマスクとして、開口２６Ｗ1 通じて外部に
露呈した第２の絶縁層３２をエッチング除去して図５Ｂ
に示すように、ベース半導体層１４Ｂのベース電極取出
し部を外部に露出する第３の開口５３を形成し、開口２
６Ｗ2 を通じて外部に露呈した第２の絶縁層３２と更に
その下に形成された第１の絶縁層３１に対するエッチン
グを行ってコレクタ電極取出し部を外部に露出する第４
の開口５４を形成する。
スト層２６をマスクとして、開口２６Ｗ1 通じて外部に
露呈した第２の絶縁層３２をエッチング除去して図５Ｂ
に示すように、ベース半導体層１４Ｂのベース電極取出
し部を外部に露出する第３の開口５３を形成し、開口２
６Ｗ2 を通じて外部に露呈した第２の絶縁層３２と更に
その下に形成された第１の絶縁層３１に対するエッチン
グを行ってコレクタ電極取出し部を外部に露出する第４
の開口５４を形成する。
【００４３】このようにして形成されたエミッタ半導体
層１４Ｅは、第２の開口５２内とその外側に所要の幅に
渡って突出する延在する延在部１４ＥＨが形成され、こ
の延在部１４ＥＨ下には、第１の開口５２と第３の開口
５３との間に介在する第２の絶縁層３２による介在絶縁
層３２ＳＷが形成される。
層１４Ｅは、第２の開口５２内とその外側に所要の幅に
渡って突出する延在する延在部１４ＥＨが形成され、こ
の延在部１４ＥＨ下には、第１の開口５２と第３の開口
５３との間に介在する第２の絶縁層３２による介在絶縁
層３２ＳＷが形成される。
【００４４】図５Ｂに示すように、フォトレジスト層２
６を除去し、Ｓｉ半導体と化合して金属シリサイド層を
形成し得るＴｉ、Ｃｏ等を全面的に被着形成し、熱処理
する。このようにすると、直接外部に露呈したエミッタ
半導体層１４Ｅと、それぞれ開口５３および５４によっ
て外部に露呈したベース半導体層１４Ｂのベース電極取
出し部上と、コレクタ電極取出し領域２０においての
み、Ｓｉと金属との反応が生じ、選択的に金属シリサイ
ド層１５が形成される。その後、シリサイド化されなか
った金属をエッチング除去する。この場合、ベース半導
体層１４Ｂの端部は、第２の絶縁層３２によって覆われ
ていることによって、冒頭に述べた金属のストリンガー
の発生が回避される。
６を除去し、Ｓｉ半導体と化合して金属シリサイド層を
形成し得るＴｉ、Ｃｏ等を全面的に被着形成し、熱処理
する。このようにすると、直接外部に露呈したエミッタ
半導体層１４Ｅと、それぞれ開口５３および５４によっ
て外部に露呈したベース半導体層１４Ｂのベース電極取
出し部上と、コレクタ電極取出し領域２０においての
み、Ｓｉと金属との反応が生じ、選択的に金属シリサイ
ド層１５が形成される。その後、シリサイド化されなか
った金属をエッチング除去する。この場合、ベース半導
体層１４Ｂの端部は、第２の絶縁層３２によって覆われ
ていることによって、冒頭に述べた金属のストリンガー
の発生が回避される。
【００４５】その後、図１に示すように、全面的に例え
ばＢＰＳＧ（ボロン・リン・シリケートガラス）による
平坦化絶縁層２７を形成する。この平坦化絶縁層２７に
対してベース半導体層１４Ｂのベース電極取出し領域部
上、エミッタ半導体層１４Ｅ上、コレクタ電極取出し領
域２０上の各金属シリサイド層１５上の平坦化絶縁層２
７上にコンタクト透孔２８を穿設し、これらコンタクト
透孔２８内に周知の方法によって充填形成した例えばタ
ングステン（Ｗ）導電プラグの充填によるベース電極２
９Ｂ、エミッタ電極２９Ｅ、コレクタ電極２９Ｃをコン
タクトする。また、これらベース電極２９Ｂ、エミッタ
電極２９Ｅ、コレクタ電極２９Ｃに、平坦化絶縁層２７
上に形成した配線もしくは電極を構成する導電層３０が
電気的にコンタクトされる。
ばＢＰＳＧ（ボロン・リン・シリケートガラス）による
平坦化絶縁層２７を形成する。この平坦化絶縁層２７に
対してベース半導体層１４Ｂのベース電極取出し領域部
上、エミッタ半導体層１４Ｅ上、コレクタ電極取出し領
域２０上の各金属シリサイド層１５上の平坦化絶縁層２
７上にコンタクト透孔２８を穿設し、これらコンタクト
透孔２８内に周知の方法によって充填形成した例えばタ
ングステン（Ｗ）導電プラグの充填によるベース電極２
９Ｂ、エミッタ電極２９Ｅ、コレクタ電極２９Ｃをコン
タクトする。また、これらベース電極２９Ｂ、エミッタ
電極２９Ｅ、コレクタ電極２９Ｃに、平坦化絶縁層２７
上に形成した配線もしくは電極を構成する導電層３０が
電気的にコンタクトされる。
【００４６】このようにして、縦型のバイポーラトラン
ジスタを回路素子として形成された半導体集積回路装置
が構成される。
ジスタを回路素子として形成された半導体集積回路装置
が構成される。
【００４７】尚、上述したベース半導体層１４Ｂおよび
エミッタ半導体層１４Ｅは、それぞれその成膜時におい
て、ｐ型およびｎ型不純物がドーピングされた半導体層
として形成することもできるし、成膜後において各型の
不純物のイオン注入を行ってそれぞれｎ型およびｐ型の
半導体層とすることもできる。
エミッタ半導体層１４Ｅは、それぞれその成膜時におい
て、ｐ型およびｎ型不純物がドーピングされた半導体層
として形成することもできるし、成膜後において各型の
不純物のイオン注入を行ってそれぞれｎ型およびｐ型の
半導体層とすることもできる。
【００４８】上述した例では、エミッタ半導体層１４Ｅ
の全面に、金属シリサイド層１５の形成を行った場合で
あるが、この金属シリサイド層１５の形成において、エ
ミッタ・ベース接合を突き抜けるスパイクが発生して、
接合破壊ないしはリークが発生するおそれがある場合
は、エミッタ半導体層１４Ｅの表面に、金属シリサイド
化を阻止するシリサイド化阻止膜を形成して置く方法を
採ることができる。
の全面に、金属シリサイド層１５の形成を行った場合で
あるが、この金属シリサイド層１５の形成において、エ
ミッタ・ベース接合を突き抜けるスパイクが発生して、
接合破壊ないしはリークが発生するおそれがある場合
は、エミッタ半導体層１４Ｅの表面に、金属シリサイド
化を阻止するシリサイド化阻止膜を形成して置く方法を
採ることができる。
【００４９】この場合の製造方法の一例を、図６〜図８
を参照して説明する。この場合、前述の図２Ａおよび
Ｂ、図３Ａで説明したと同様の工程を採ることができ
る。そして、図６に示すように、図３Ｂで説明したと同
様にエミッタ半導体層１４Ｅを全面的に形成して後、さ
らにこの上に全面的に、例えばＳｉＯ2 等の絶縁膜によ
るシリサイド化阻止膜３３を形成する。そして、シリサ
イド化阻止膜３３上に図３Ｂで説明したと同様のフォト
レジスト層２５を形成する。
を参照して説明する。この場合、前述の図２Ａおよび
Ｂ、図３Ａで説明したと同様の工程を採ることができ
る。そして、図６に示すように、図３Ｂで説明したと同
様にエミッタ半導体層１４Ｅを全面的に形成して後、さ
らにこの上に全面的に、例えばＳｉＯ2 等の絶縁膜によ
るシリサイド化阻止膜３３を形成する。そして、シリサ
イド化阻止膜３３上に図３Ｂで説明したと同様のフォト
レジスト層２５を形成する。
【００５０】このフォトレジスト層２５をエッチングマ
スクとして図７Ａに示すように、シリサイド化阻止膜３
３と、エミッタ半導体層１４Ｅをエッチングする。次
に、図４Ｂで説明したと同様に、図７Ｂに示すように、
フォトレジスト層２６の形成とエッチングを行う。図８
ＡおよびＢに示すように、図５ＡおよびＢと同様にフォ
トレジスト層２６をマスクとするエッチングおよびフォ
トレジスト層２６の除去、金属シリサイド層１５の形成
を行う。
スクとして図７Ａに示すように、シリサイド化阻止膜３
３と、エミッタ半導体層１４Ｅをエッチングする。次
に、図４Ｂで説明したと同様に、図７Ｂに示すように、
フォトレジスト層２６の形成とエッチングを行う。図８
ＡおよびＢに示すように、図５ＡおよびＢと同様にフォ
トレジスト層２６をマスクとするエッチングおよびフォ
トレジスト層２６の除去、金属シリサイド層１５の形成
を行う。
【００５１】そして、図９に示すように、エミッタ半導
体層１４Ｅ上にコンタクト透孔２８を穿設するに際し、
シリサイド化阻止膜３３をも除去し、エミッタ電極２９
Ｅのエミッタ半導体層１４Ｅへのコンタクトを行う。
体層１４Ｅ上にコンタクト透孔２８を穿設するに際し、
シリサイド化阻止膜３３をも除去し、エミッタ電極２９
Ｅのエミッタ半導体層１４Ｅへのコンタクトを行う。
【００５２】この製造方法によれば、金属シリサイド１
５の形成において、エミッタ半導体層１４Ｅ表面には、
シリサイド化阻止膜３３が形成されていることから、こ
のエミッタ半導体層１４Ｅの少なくともエミッタ・ベー
ス接合の形成部上には金属シリサイド層１５の形成がな
さられないことか、そのスパイクの発生を回避すること
ができる。
５の形成において、エミッタ半導体層１４Ｅ表面には、
シリサイド化阻止膜３３が形成されていることから、こ
のエミッタ半導体層１４Ｅの少なくともエミッタ・ベー
ス接合の形成部上には金属シリサイド層１５の形成がな
さられないことか、そのスパイクの発生を回避すること
ができる。
【００５３】尚、図６〜図９において、図１〜図５と対
応する部分には同一符号を付して重複説明を省略する。
応する部分には同一符号を付して重複説明を省略する。
【００５４】上述した製造方法によれば、ベース半導体
層１４Ｂのエミッタ半導体層１４Ｅが接触されてエミッ
タ接合部が形成される領域（すなわち真性ベース領域）
より外側の、ベース電極取出し領域部を含む外側ベース
領域に対する金属シリサイド層１５は、いわばエミッタ
半導体層１４Ｅによって規定されて形成されることにな
ることから、このベース半導体層における金属シリサイ
ド層は、真性ベース領域に極く接近して自己整合的に形
成される。これにより、ベース抵抗の低減化が図られ、
ノイズ特性の改善、最大動作周波数ｆmax の向上が図ら
れる。
層１４Ｂのエミッタ半導体層１４Ｅが接触されてエミッ
タ接合部が形成される領域（すなわち真性ベース領域）
より外側の、ベース電極取出し領域部を含む外側ベース
領域に対する金属シリサイド層１５は、いわばエミッタ
半導体層１４Ｅによって規定されて形成されることにな
ることから、このベース半導体層における金属シリサイ
ド層は、真性ベース領域に極く接近して自己整合的に形
成される。これにより、ベース抵抗の低減化が図られ、
ノイズ特性の改善、最大動作周波数ｆmax の向上が図ら
れる。
【００５５】上述した本発明によるバイポーラトランジ
スタは、ベース半導体層１４Ｂの端部が第２の絶縁層３
２によって覆われていることによって、短絡事故の発生
原因となる金属ストリンガーの発生が効果的に回避され
ることによって歩留りの向上、信頼性の向上が図られ
る。
スタは、ベース半導体層１４Ｂの端部が第２の絶縁層３
２によって覆われていることによって、短絡事故の発生
原因となる金属ストリンガーの発生が効果的に回避され
ることによって歩留りの向上、信頼性の向上が図られ
る。
【００５６】また、上述の本発明製造方法によれば、コ
レクタ電極取出し領域上にも、特段の製造工程を経るこ
となく、エミッタおよびベースにおける金属シリサイド
層の形成と同時に金属シリサイドを形成することがで
き、このコレクタに対する金属シリサイド層が形成され
たことによって、コレクタに対するコンタクト抵抗を十
分低めることができる。これによって、冒頭に述べたコ
レクタ・エミッタ間飽和電圧ＶCE(sat) や、電流増幅率
ｈFEが低下し始める電流容量、最大遮断周波数ｆ Tmaxお
よび最大振動周波数ｆmax の改善、低電圧動作および高
駆動能力化の改善が図られる。
レクタ電極取出し領域上にも、特段の製造工程を経るこ
となく、エミッタおよびベースにおける金属シリサイド
層の形成と同時に金属シリサイドを形成することがで
き、このコレクタに対する金属シリサイド層が形成され
たことによって、コレクタに対するコンタクト抵抗を十
分低めることができる。これによって、冒頭に述べたコ
レクタ・エミッタ間飽和電圧ＶCE(sat) や、電流増幅率
ｈFEが低下し始める電流容量、最大遮断周波数ｆ Tmaxお
よび最大振動周波数ｆmax の改善、低電圧動作および高
駆動能力化の改善が図られる。
【００５７】また、コレクタのコンタクト抵抗の低減化
によってコレクタ電極の断面積を小さくすることができ
ることから、集積度の向上、コストの上昇、トランジス
タの寄生容量の増加による高周波特性の悪化等の改善を
図ることができる。そして、ベース半導体層１４Ｂを、
上述したようにＳｉＧｅによって構成することによって
より高周波特性の向上が図られる。
によってコレクタ電極の断面積を小さくすることができ
ることから、集積度の向上、コストの上昇、トランジス
タの寄生容量の増加による高周波特性の悪化等の改善を
図ることができる。そして、ベース半導体層１４Ｂを、
上述したようにＳｉＧｅによって構成することによって
より高周波特性の向上が図られる。
【００５８】図１および図２〜図５においては、半導体
基板１にバイポーラトランジスタを形成する部分につい
てのみを示したものであるが、実際の半導体集積回路に
おいては、上述したエピタキシャル成長によるベースお
よびエミッタによるバイポーラトランジスタによる以外
に、共通の半導体基板１に、各種回路素子を平行して相
互に少なくとも一部の構成を共通の製造工程で同時に形
成することができる。
基板１にバイポーラトランジスタを形成する部分につい
てのみを示したものであるが、実際の半導体集積回路に
おいては、上述したエピタキシャル成長によるベースお
よびエミッタによるバイポーラトランジスタによる以外
に、共通の半導体基板１に、各種回路素子を平行して相
互に少なくとも一部の構成を共通の製造工程で同時に形
成することができる。
【００５９】例えば図１０に概略断面図を示すように、
ベース拡散型のバイポーラトランジスタＴＲを構成する
ことができる。図１０において、図１と対応する部分に
は同一符号を付し、これら対応部分の形成方法は、図１
〜図５で説明した対応する各部と同時に形成することが
できるものであり、重複説明を省略する。この場合、半
導体基板１の半導体層１２に、選択的イオン注入および
拡散によって真性ベース領域７１およびその外側に位置
するベース電極取出し領域７２を例えばｐ型不純物の拡
散によって形成する。
ベース拡散型のバイポーラトランジスタＴＲを構成する
ことができる。図１０において、図１と対応する部分に
は同一符号を付し、これら対応部分の形成方法は、図１
〜図５で説明した対応する各部と同時に形成することが
できるものであり、重複説明を省略する。この場合、半
導体基板１の半導体層１２に、選択的イオン注入および
拡散によって真性ベース領域７１およびその外側に位置
するベース電極取出し領域７２を例えばｐ型不純物の拡
散によって形成する。
【００６０】そして、各エミッタ半導体層１４ｅ、ベー
ス電極取出し領域７２およびコレクタ電極取出し領域２
０に、図１の金属シリサイド層１５の形成工程でそれぞ
れ同様の金属シリサイド層１５を形成する。これら金属
シリサイド層１５が形成されたエミッタ半導体層１４
ｅ、ベース電極取出し領域７２およびコレクタ電極取出
し領域２０上の図１におけると同様に、平坦化絶縁層２
７に穿設したコンタクト透孔２８の形成と各電極２９
Ｅ、２９Ｂ、２９Ｃのコンタクトを行う。
ス電極取出し領域７２およびコレクタ電極取出し領域２
０に、図１の金属シリサイド層１５の形成工程でそれぞ
れ同様の金属シリサイド層１５を形成する。これら金属
シリサイド層１５が形成されたエミッタ半導体層１４
ｅ、ベース電極取出し領域７２およびコレクタ電極取出
し領域２０上の図１におけると同様に、平坦化絶縁層２
７に穿設したコンタクト透孔２８の形成と各電極２９
Ｅ、２９Ｂ、２９Ｃのコンタクトを行う。
【００６１】また、図１１に示すように、他の回路素子
として、共通の半導体基板１に相補型電界効果トランジ
スタ（いわゆるＣＭＯＳ）ＣＭＩＳが形成される構成と
することができる。この例においては、この型電界効果
トランジスタを構成する、ｐチャネル電界効果トランジ
スタｐＭＩＳおよびｎチャネル電界効果トランジスタｎ
ＭＩＳが、低濃度ドレイン領域が、ゲート部側に形成さ
れたいわゆるＬＤＤ（Lightly Doped Drain)型構成とし
た場合である。
として、共通の半導体基板１に相補型電界効果トランジ
スタ（いわゆるＣＭＯＳ）ＣＭＩＳが形成される構成と
することができる。この例においては、この型電界効果
トランジスタを構成する、ｐチャネル電界効果トランジ
スタｐＭＩＳおよびｎチャネル電界効果トランジスタｎ
ＭＩＳが、低濃度ドレイン領域が、ゲート部側に形成さ
れたいわゆるＬＤＤ（Lightly Doped Drain)型構成とし
た場合である。
【００６２】この場合においても、図１１において、図
１と対応する部分には同一符号を付す。これら対応部分
の形成方法は、図１〜図５で説明した対応する各部と同
時に形成することができるものであり、重複説明を省略
する。
１と対応する部分には同一符号を付す。これら対応部分
の形成方法は、図１〜図５で説明した対応する各部と同
時に形成することができるものであり、重複説明を省略
する。
【００６３】これらｐＭＩＳおよびｎＭＩＳは、基本的
には通常の形成方法によって形成することができるが、
その一部に関して図１〜図５で説明した作業工程、およ
び図６で説明した作業において、共通に同時に形成する
ことができる。
には通常の形成方法によって形成することができるが、
その一部に関して図１〜図５で説明した作業工程、およ
び図６で説明した作業において、共通に同時に形成する
ことができる。
【００６４】この例においては、ｐＭＩＳおよびｎＭＩ
Ｓの各形成部に、それぞれｎウエル領域７３およびｐウ
エル領域７４が形成される。ｐＭＩＳおよびｎＭＩＳの
各ゲート部は、それぞれ例えばＳｉＯ2 、ＳｉＮ等によ
るゲート絶縁層７５とこの上に、多結晶Ｓｉによるゲー
ト電極７６が形成される。そして、これらゲート部を、
マスクとしてそれぞれｐ型およびｎ型の低濃度に不純物
導入を行って低濃度ソースおよびドレイン領域を形成す
ることができる。
Ｓの各形成部に、それぞれｎウエル領域７３およびｐウ
エル領域７４が形成される。ｐＭＩＳおよびｎＭＩＳの
各ゲート部は、それぞれ例えばＳｉＯ2 、ＳｉＮ等によ
るゲート絶縁層７５とこの上に、多結晶Ｓｉによるゲー
ト電極７６が形成される。そして、これらゲート部を、
マスクとしてそれぞれｐ型およびｎ型の低濃度に不純物
導入を行って低濃度ソースおよびドレイン領域を形成す
ることができる。
【００６５】また、ｐＭＩＳのソースおよびドレイン領
域７７ｓおよび７７ｄは、例えば図１０におけるベース
電極取出し領域７２と同一工程で形成することができ
る。
域７７ｓおよび７７ｄは、例えば図１０におけるベース
電極取出し領域７２と同一工程で形成することができ
る。
【００６６】そして、この場合においても、図１の金属
シリサイド層１５の形成と同時に、各ソースおよびドレ
イン領域に金属シリサイド層１５を形成し、平坦化絶縁
層２に穿設した各コンタクト透孔２８を通じて、各ソー
スおよびドレイン電極２９ｓｐおよび２９ｄｐ，２９ｓ
ｎおよび２９ｓｐをコンタクトする。
シリサイド層１５の形成と同時に、各ソースおよびドレ
イン領域に金属シリサイド層１５を形成し、平坦化絶縁
層２に穿設した各コンタクト透孔２８を通じて、各ソー
スおよびドレイン電極２９ｓｐおよび２９ｄｐ，２９ｓ
ｎおよび２９ｓｐをコンタクトする。
【００６７】また、図１２は、他の回路素子として半導
体層抵抗層８０によって半導体抵抗素子Ｒを構成した場
合で、この図８においても、図１〜図５と対応し、また
これらと同時に形成する部分には同一符号を付して重複
説明を省略する。しかしながら、この場合においては、
第１の絶縁層３１を下層の絶縁層３１−１と上層の絶縁
層３１−２によって２分して形成した場合で、この場合
は、図１の構成においても、その第１の絶縁層３１を下
層および上層の２層構造とする。
体層抵抗層８０によって半導体抵抗素子Ｒを構成した場
合で、この図８においても、図１〜図５と対応し、また
これらと同時に形成する部分には同一符号を付して重複
説明を省略する。しかしながら、この場合においては、
第１の絶縁層３１を下層の絶縁層３１−１と上層の絶縁
層３１−２によって２分して形成した場合で、この場合
は、図１の構成においても、その第１の絶縁層３１を下
層および上層の２層構造とする。
【００６８】そして、この場合においては、分離絶縁層
１７上に、ＳｉＯ2 等よりなる下層の絶縁層３１−１を
形成し、この上にＳｉ多結晶半導体層をＣＶＤ法等によ
って形成し、イオン注入等によって所定の抵抗率とし、
これを所要のパターンにフォトリソグラフィによってパ
ターン化して半導体抵抗層８０を形成する。
１７上に、ＳｉＯ2 等よりなる下層の絶縁層３１−１を
形成し、この上にＳｉ多結晶半導体層をＣＶＤ法等によ
って形成し、イオン注入等によって所定の抵抗率とし、
これを所要のパターンにフォトリソグラフィによってパ
ターン化して半導体抵抗層８０を形成する。
【００６９】その後、前述した第２の絶縁層３２を形成
し、図１における第４の開口５４の形成と同時に、半導
体抵抗層８０の例えば両端上の第１および第２の絶縁層
３１および３２にコンタクト開口８１を形成する。そし
て、これら開口８１を通じて、露呈した半導体抵抗層８
０のＳｉとの反応によって上述した金属シリサイド層１
５の形成を行う。
し、図１における第４の開口５４の形成と同時に、半導
体抵抗層８０の例えば両端上の第１および第２の絶縁層
３１および３２にコンタクト開口８１を形成する。そし
て、これら開口８１を通じて、露呈した半導体抵抗層８
０のＳｉとの反応によって上述した金属シリサイド層１
５の形成を行う。
【００７０】そして、図１２の半導体抵抗８０の形成と
同時に各開口８１上にコンタクト透孔２８を形成し、そ
れぞれ電極２９Ａおよび２９Ｂの形成を図１の各電極２
９Ｅ等と同一工程で形成する。このようにして目的とす
る抵抗素子Ｒを形成する。
同時に各開口８１上にコンタクト透孔２８を形成し、そ
れぞれ電極２９Ａおよび２９Ｂの形成を図１の各電極２
９Ｅ等と同一工程で形成する。このようにして目的とす
る抵抗素子Ｒを形成する。
【００７１】また、図１３は、他の回路素子として、半
導体容量素子Ｃを構成した場合で、この場合において
も、図１３において、図１〜図５と対応し、またこれら
と同時に形成する部分には同一符号を付して重複説明を
省略する。この場合、半導体基板１の半導体層１２に、
例えば図１のコレクタ電極取出し領域２０と同時に一方
の電極を構成す第１の半導体電極領域９１を形成し、こ
の上に例えばＳｉ3 Ｎ4 による誘電体層９３を形成し、
この上に対向電極を構成する例えば前述の半導体層８０
による電極半導体層９２が形成される。
導体容量素子Ｃを構成した場合で、この場合において
も、図１３において、図１〜図５と対応し、またこれら
と同時に形成する部分には同一符号を付して重複説明を
省略する。この場合、半導体基板１の半導体層１２に、
例えば図１のコレクタ電極取出し領域２０と同時に一方
の電極を構成す第１の半導体電極領域９１を形成し、こ
の上に例えばＳｉ3 Ｎ4 による誘電体層９３を形成し、
この上に対向電極を構成する例えば前述の半導体層８０
による電極半導体層９２が形成される。
【００７２】第２の絶縁層３２に対して、電極半導体層
９２上と、電極半導体領域９１上とにそれぞれ開口９４
と例えば複数の開口９５とを、例えば図１における例え
ば第３および第４の開口５４と同時に穿設する。そし
て、これら透孔９４および９５を通じて、金属シリサイ
ド層１５を、図１の金属シリサイド層１５と同時に形成
する。
９２上と、電極半導体領域９１上とにそれぞれ開口９４
と例えば複数の開口９５とを、例えば図１における例え
ば第３および第４の開口５４と同時に穿設する。そし
て、これら透孔９４および９５を通じて、金属シリサイ
ド層１５を、図１の金属シリサイド層１５と同時に形成
する。
【００７３】また、基板１上に全面的に形成される平坦
化絶縁層２７に、開口９５にそれぞれ連通するコンタク
ト透孔２８と、開口９４に連通する複数のコンタクト透
孔２８を、図１のコンタクト透孔２８の形成と同時に形
成し、これら透孔２８を通じて図１の電極２９Ｅ等と同
時に第１の電極２９１と２９２をコンタクトする。これ
ら複数の電極２９１同士、電極２９２同士は、例えば導
電層３０によって相互に電気的に連結してこれら間に容
量が形成されるようにする。
化絶縁層２７に、開口９５にそれぞれ連通するコンタク
ト透孔２８と、開口９４に連通する複数のコンタクト透
孔２８を、図１のコンタクト透孔２８の形成と同時に形
成し、これら透孔２８を通じて図１の電極２９Ｅ等と同
時に第１の電極２９１と２９２をコンタクトする。これ
ら複数の電極２９１同士、電極２９２同士は、例えば導
電層３０によって相互に電気的に連結してこれら間に容
量が形成されるようにする。
【００７４】上述したように、本発明装置および製造方
法によれば、各電極導出部において確実に金属シリサイ
ド層１５の形成がなされる。尚、本発明による半導体装
置および製造方法は、上述した実施形態および例に限定
されるものでなく、例えば各ｎ型およびｐ型の各導電型
を逆の導電型とする構成とするとか、また目的とする半
導体集積回路の構成によって、本発明構成に基いて種々
の変形変更を行うことができる。
法によれば、各電極導出部において確実に金属シリサイ
ド層１５の形成がなされる。尚、本発明による半導体装
置および製造方法は、上述した実施形態および例に限定
されるものでなく、例えば各ｎ型およびｐ型の各導電型
を逆の導電型とする構成とするとか、また目的とする半
導体集積回路の構成によって、本発明構成に基いて種々
の変形変更を行うことができる。
【００７５】
【発明の効果】上述した本発明によれば、目的とする金
属シリサイド層を目的とする位置に正確に過不足なく形
成することができ信頼性にすぐれた半導体装置が得られ
る。
属シリサイド層を目的とする位置に正確に過不足なく形
成することができ信頼性にすぐれた半導体装置が得られ
る。
【００７６】また、本発明のバイポーラトランジスタ
は、ベース半導体層１４Ｂの端部が第２の絶縁層３２に
よって覆われていることによって、短絡事故の発生原因
となる金属ストリンガーの発生が効果的に回避されるこ
とによって歩留りの向上、信頼性の向上が図られる。
は、ベース半導体層１４Ｂの端部が第２の絶縁層３２に
よって覆われていることによって、短絡事故の発生原因
となる金属ストリンガーの発生が効果的に回避されるこ
とによって歩留りの向上、信頼性の向上が図られる。
【００７７】また、本発明によれば、コレクタ電極取出
し領域上にも、特段の製造工程を経ることなく、エミッ
タおよびベースにおける金属シリサイド層の形成と同時
に金属シリサイドを形成することができ、このコレクタ
に対する金属シリサイド層が形成されたことによって、
コレクタに対するコンタクト抵抗を十分低めることがで
きる。これによって、冒頭に述べたコレクタ・エミッタ
間飽和電圧ＶCE(sat)や、電流増幅率ｈFEが低下し始め
る電流容量、遮断周波数ｆTmaxおよび最大振動周波数ｆ
max の改善、低電圧動作および高駆動能力化の改善が図
られる。また、コレクタのコンタクト抵抗の低減化によ
ってコレクタ電極の断面積を小さくすることができるこ
とから、集積度の向上、コストの上昇、トランジスタの
寄生容量の増加による高周波特性の悪化等の改善を図る
ことができる。
し領域上にも、特段の製造工程を経ることなく、エミッ
タおよびベースにおける金属シリサイド層の形成と同時
に金属シリサイドを形成することができ、このコレクタ
に対する金属シリサイド層が形成されたことによって、
コレクタに対するコンタクト抵抗を十分低めることがで
きる。これによって、冒頭に述べたコレクタ・エミッタ
間飽和電圧ＶCE(sat)や、電流増幅率ｈFEが低下し始め
る電流容量、遮断周波数ｆTmaxおよび最大振動周波数ｆ
max の改善、低電圧動作および高駆動能力化の改善が図
られる。また、コレクタのコンタクト抵抗の低減化によ
ってコレクタ電極の断面積を小さくすることができるこ
とから、集積度の向上、コストの上昇、トランジスタの
寄生容量の増加による高周波特性の悪化等の改善を図る
ことができる。
【００７８】更に、上述した製造方法によれば、上述し
たように、ベース半導体層に対する金属シリサイド層
が、エミッタ半導体層によって規定されて形成されるこ
とからこのベース半導体層における金属シリサイド層
を、真性ベース領域に極く接近して自己整合的に形成す
ることができ、ベース抵抗の低減化が図られ、ノイズ特
性の改善、最大動作周波数ｆmax の向上が図られる。
たように、ベース半導体層に対する金属シリサイド層
が、エミッタ半導体層によって規定されて形成されるこ
とからこのベース半導体層における金属シリサイド層
を、真性ベース領域に極く接近して自己整合的に形成す
ることができ、ベース抵抗の低減化が図られ、ノイズ特
性の改善、最大動作周波数ｆmax の向上が図られる。
【００７９】また、本発明によれば、冒頭に述べたオー
バーエッチングによる不都合を回避すべく、エミッタ半
導体層の延在部下に介在する絶縁層が薄くすることが回
避されることによって寄生容量の増大化、これに伴う高
速性の阻害を回避できるなど、本発明構造および製造方
法によれば、多くの効果を奏するものである。
バーエッチングによる不都合を回避すべく、エミッタ半
導体層の延在部下に介在する絶縁層が薄くすることが回
避されることによって寄生容量の増大化、これに伴う高
速性の阻害を回避できるなど、本発明構造および製造方
法によれば、多くの効果を奏するものである。
【図１】本発明による半導体装置の一例の要部の概略断
面図である。
面図である。
【図２】ＡおよびＢは、本発明による半導体装置の製造
方法の一例の各工程の概略断面図である。
方法の一例の各工程の概略断面図である。
【図３】ＡおよびＢは、本発明による半導体装置の製造
方法の一例の各工程の概略断面図である。
方法の一例の各工程の概略断面図である。
【図４】ＡおよびＢは、本発明による半導体装置の製造
方法の一例の各工程の概略断面図である。
方法の一例の各工程の概略断面図である。
【図５】ＡおよびＢは、本発明による半導体装置の製造
方法の一例の各工程の概略断面図である。
方法の一例の各工程の概略断面図である。
【図６】本発明による半導体装置の製造方法の他の一例
の一工程の概略断面図である。
の一工程の概略断面図である。
【図７】ＡおよびＢは、本発明による半導体装置の製造
方法の他の一例の各工程の概略断面図である。
方法の他の一例の各工程の概略断面図である。
【図８】ＡおよびＢは、本発明による半導体装置の製造
方法の他の一例の各工程の概略断面図である。
方法の他の一例の各工程の概略断面図である。
【図９】本発明による半導体装置の他の一例の概略断面
図である。
図である。
【図１０】本発明による半導体装置の一例における他の
回路素子の概略断面図である。
回路素子の概略断面図である。
【図１１】本発明による半導体装置の一例における他の
回路素子の概略断面図である。
回路素子の概略断面図である。
【図１２】本発明による半導体装置の一例における他の
回路素子の概略断面図である。
回路素子の概略断面図である。
【図１３】本発明による半導体装置の一例における他の
回路素子の概略断面図である。
回路素子の概略断面図である。
【図１４】従来のバイポーラトランジスタを有する半導
体装置の一製造工程図である。
体装置の一製造工程図である。
【図１５】従来のバイポーラトランジスタを有する半導
体装置の一製造工程図である。
体装置の一製造工程図である。
【図１６】従来のバイポーラトランジスタを有する半導
体装置の概略断面図である。
体装置の概略断面図である。
１・・・半導体基板、１２・・・半導体サブストレイ
ト、１３・・・コレクタ領域、１４Ｂ・・・ベース半導
体層、１４Ｅ，１４ｅ・・・エミッタ半導体層、１５・
・・金属シリサイド層、１６・・・コレクタ埋込み領
域、１７・・・分離絶縁層、１８・・・素子分離領域、
１９・・・プラグイン領域、２０・・・コレクタ取出し
領域、２１・・・コレクタ高濃度領域、２２・・・コレ
クタ動作領域、２３，２４，２５，２６・・・フォトレ
ジスト層、２３Ｗ，２４Ｗ・・・開口、５１〜５４・・
・第１〜第４の開口、２７・・・平坦化絶縁層、２８・
・・コンタクト透孔、３１・・・第１の絶縁層、３２・
・・第２の絶縁層、３３・・・シリサイド化阻止膜、７
１・・・真性ベース領域、７２・・・ベース電極取出し
領域、７３，７４・・・ウエル領域、７５ｓ・・・ソー
ス領域、７５ｄ・・・ドレイン、７５・・・ゲート絶縁
層、７６・・・ゲート電極（半導体層）、７７ｓ，７８
ｓ・・・ソース領域、７７ｄ，７８ｄ・・・ドレイン領
域、８０・・・半導体抵抗層、８１・・・開口、９１・
・・電極半導体領域、９２・・・電極半導体層、９３・
・・誘電体層、１００・・・半導体基板、１０１・・・
半導体サブストレイト、１０２・・・半導体層、１０３
・・・コレクタ埋込み領域、１０４・・・分離絶縁層、
１０５・・・素子分離領域、１０６・・・プラグイン領
域、１０７・・・コレクタ電極取出し領域、１０８・・
・コレクタ領域、１０９・・・高濃度コレクタ領域、１
１０・・・コレクタ部、１１１，１１３・・・絶縁層、
１１１Ｗ，１１３Ｗ・・・開口、１１２・・・ベース半
導体層、１１４・・・エミッタ半導体層、１１５・・・
フォトレジスト層、１１６・・・金属シリサイド層、１
１７・・・平坦化絶縁層、１１８・・・コンタクト透
孔、１１９Ｃ・・・コレクタ電極、１１９Ｂ・・・ベー
ス電極、１１９Ｅ・・・エミッタ電極、１２０・・・導
電層、２９１・・・第１の電極、２９２・・・第２の電
極
ト、１３・・・コレクタ領域、１４Ｂ・・・ベース半導
体層、１４Ｅ，１４ｅ・・・エミッタ半導体層、１５・
・・金属シリサイド層、１６・・・コレクタ埋込み領
域、１７・・・分離絶縁層、１８・・・素子分離領域、
１９・・・プラグイン領域、２０・・・コレクタ取出し
領域、２１・・・コレクタ高濃度領域、２２・・・コレ
クタ動作領域、２３，２４，２５，２６・・・フォトレ
ジスト層、２３Ｗ，２４Ｗ・・・開口、５１〜５４・・
・第１〜第４の開口、２７・・・平坦化絶縁層、２８・
・・コンタクト透孔、３１・・・第１の絶縁層、３２・
・・第２の絶縁層、３３・・・シリサイド化阻止膜、７
１・・・真性ベース領域、７２・・・ベース電極取出し
領域、７３，７４・・・ウエル領域、７５ｓ・・・ソー
ス領域、７５ｄ・・・ドレイン、７５・・・ゲート絶縁
層、７６・・・ゲート電極（半導体層）、７７ｓ，７８
ｓ・・・ソース領域、７７ｄ，７８ｄ・・・ドレイン領
域、８０・・・半導体抵抗層、８１・・・開口、９１・
・・電極半導体領域、９２・・・電極半導体層、９３・
・・誘電体層、１００・・・半導体基板、１０１・・・
半導体サブストレイト、１０２・・・半導体層、１０３
・・・コレクタ埋込み領域、１０４・・・分離絶縁層、
１０５・・・素子分離領域、１０６・・・プラグイン領
域、１０７・・・コレクタ電極取出し領域、１０８・・
・コレクタ領域、１０９・・・高濃度コレクタ領域、１
１０・・・コレクタ部、１１１，１１３・・・絶縁層、
１１１Ｗ，１１３Ｗ・・・開口、１１２・・・ベース半
導体層、１１４・・・エミッタ半導体層、１１５・・・
フォトレジスト層、１１６・・・金属シリサイド層、１
１７・・・平坦化絶縁層、１１８・・・コンタクト透
孔、１１９Ｃ・・・コレクタ電極、１１９Ｂ・・・ベー
ス電極、１１９Ｅ・・・エミッタ電極、１２０・・・導
電層、２９１・・・第１の電極、２９２・・・第２の電
極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/737
Ｆターム(参考） 5F003 AP02 AP03 AP05 BA26 BB06
BB07 BB08 BC01 BC07 BC08
BE07 BE08 BH07 BJ15 BJ20
BM01 BM02 BP15 BP41 BS08
5F048 AA10 AC05 AC10 BA02 BA14
BB05 BB08 BC06 BE03 BF03
BF06 BF15 BF16 BG12 BH02
CA03 CA05 CA07 CA13 CA14
5F082 BA02 BA04 BA26 BA35 BA47
BC01 BC09 BC13 BC15 CA01
DA01 DA03 DA09 DA10
Claims (16)
- 【請求項１】 半導体基板にバイポーラトランジスタが
形成された半導体装置であって、 上記半導体基板上に、コレクタ領域が形成され、 上記半導体基板表面には、上記コレクタ領域上に第１の
開口を有する第１の絶縁層が形成され、 ベース半導体層が上記第１の開口を通じて上記コレクタ
領域と接して形成され、 該ベース半導体層は、その端縁が、上記第１の絶縁層上
に延在するように上記第１の絶縁層に跨がって形成さ
れ、 上記ベース半導体層上に限定的にエミッタ半導体層が形
成され、 上記第１の絶縁層上に、第２の絶縁層が上記ベース半導
体層の端縁を覆って形成され、かつ上記ベース半導体層
に対するエミッタ半導体層の接触部を開放する第２の開
口と、上記ベース半導体層のベース電極取出し部を開放
する第３の開口が形成され、 上記第３の開口内の上記ベース半導体層表面とに金属シ
リサイド層が形成されて成ることを特徴とする半導体装
置。 - 【請求項２】 上記エミッタ半導体層表面に金属シリサ
イド層が形成されて成ることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 上記半導体基板にコレクタ取出し領域が
形成され、該コレクタ取出し領域上の上記第１および第
２の絶縁層に第４の開口が形成され、該第４の開口内に
臨む上記コレクタ取出し領域表面に金属シリサイド層が
形成されて成ることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】 上記半導体基体に、上記バイポーラトラ
ンジスタと他の半導体回路素子が形成され、上記金属シ
リサイド層が、上記他の半導体回路素子の電極取出し部
にも形成されたことを特徴とする請求項１に記載の半導
体装置。 - 【請求項５】 上記他の半導体回路素子が、容量素子、
抵抗素子、相補型電界効果トランジスタ、選択的拡散に
よるベースを有するトランジスタの少なくとも１つ以上
であることを特徴とする請求項３に記載の半導体装置。 - 【請求項６】 上記ベース半導体層がＳｉＧｅ層より成
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項７】 半導体基板にバイポーラトランジスタが
形成され金属シリサイド層の形成がなされる半導体装置
の製造方法であって、 上記半導体基板にコレクタ領域を形成する工程と、 上記半導体基板の表面に第１の絶縁層を形成する工程
と、 該第１の絶縁層の上記コレクタ領域上に第１の開口を形
成する工程と、 該第１の開口を通じて上記コレクタ領域に接し上記第１
の絶縁層上に差し渡るベース半導体層を形成する工程
と、 上記第１の絶縁層および上記ベース半導体層上に第２の
絶縁層を形成する工程と、 該第２の絶縁層の、上記ベース半導体層上のエミッタ領
域の形成部に第２の開口を形成する工程と、 該第２の開口を通じて上記ベース半導体層に接し上記第
２の絶縁層上に差し渡るエミッタ半導体層を形成する工
程と、 上記第２の絶縁層の上記ベース半導体層の端縁を覆う部
分を残してベース取出し領域上に第３の開口を形成する
工程と、 上記エミッタ領域表面と、上記第３の開口を通じて露出
する上記ベース半導体層表面とに金属シリサイド層を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項８】 半導体基板にバイポーラトランジスタが
形成され金属シリサイド層の形成がなされる半導体装置
の製造方法であって、 上記半導体基板にコレクタ領域を形成する工程と、 コレクタ電極取出し領域を形成する工程と、 上記半導体基板の表面に第１の絶縁層を形成する工程
と、 該第１の絶縁層の上記コレクタ領域上に第１の開口を形
成する工程と、 該第１の開口を通じて上記コレクタ領域に接し上記第１
の絶縁層上に差し渡るベース半導体層を形成する工程
と、 上記第１の絶縁層および上記ベース半導体層上に第２の
絶縁層を形成する工程と、 該第２の絶縁層の、上記ベース半導体層上のエミッタ領
域の形成部に第２の開口を形成する工程と、 該第２の絶縁層の開口を通じて上記ベース半導体層に接
し上記第２の絶縁層上に差し渡って最終的に形成される
エミッタ半導体層の大きさを含む面積を有し、かつ上記
ベース半導体層の最終的に金属シリサイド層を形成する
領域の外縁部位より内側に限定的にエミッタ半導体層を
形成する工程と、 上記第２の絶縁層の上記ベース半導体層の端縁を覆う部
分を残して上記ベース取出し領域上と上記コレクタ電極
取出し領域上とに第３および第４の開口を形成する工程
と、 上記エミッタ領域表面と、上記第３および第４の開口を
通じて露出する上記ベース半導体層表面および上記コレ
クタ電極取出し領域上とに金属シリサイド層を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項９】 半導体基板にバイポーラトランジスタが
形成され金属シリサイド層の形成がなされる半導体装置
の製造方法であって、 上記半導体基板にコレクタ領域を形成する工程と、 コレクタ電極取出し領域を形成する工程と、 上記半導体基板の表面に第１の絶縁層を形成する工程
と、 該第１の絶縁層の上記コレクタ領域上に第１の開口を形
成する工程と、 該第１の開口を通じて上記コレクタ領域に接し上記第１
の絶縁層上に差し渡るベース半導体層を形成する工程
と、 上記第１の絶縁層および上記ベース半導体層上に第２の
絶縁層を形成する工程と、 該第２の絶縁層の、上記ベース半導体層上のエミッタ領
域の形成部に第２の開口を形成する工程と、 該第２の絶縁層の開口を通じて上記ベース半導体層に接
し上記第２の絶縁層上に差し渡って最終的に形成される
エミッタ半導体層の大きさを含む面積を有し、かつ上記
ベース半導体層の最終的に金属シリサイド層を形成する
領域の外縁部位より内側に限定的にエミッタ半導体層を
形成する工程と、 上記第２の絶縁層の、上記ベース取出し領域上と上記コ
レクタ電極取出し領域上とに第３および第４の開口を形
成する工程と、 上記エミッタ領域表面と、上記第３および第４の開口を
通じて露出する上記ベース半導体層表面および上記コレ
クタ電極取出し領域上とに金属シリサイド層を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項１０】 エミッタ半導体層は、少なくとも最終
的に形成されるエミッタ領域形成部に不純物が導入され
て成ることを特徴とする請求項７、８または９に記載の
半導体装置の製造方法。 - 【請求項１１】 上記エミッタ半導体層は、該エミッタ
半導体層の成膜時に不純物ドーピングがなされた半導体
層より成ることを特徴とする請求項７、８または９に記
載の半導体装置の製造方法。 - 【請求項１２】 上記バイポーラトランジスタを有する
半導体装置の製造方法にあって、 上記半導体基板に、上記バイポーラトランジスタと他の
半導体回路素子とが形成され、該他半導体回路素子の少
なくとも一部の構成部を上記バイポーラトランジスタの
上記工程と少なくとも一部と共通させて形成することを
特徴とする請求項７、８、９、１０または１１に記載の
半導体装置の製造方法。 - 【請求項１３】 上記他の半導体回路素子が、容量素
子、抵抗素子、相補型電界効果トランジスタ、選択的拡
散によるベースを有するトランジスタの少なくとも１つ
以上であることを特徴とする請求項１２に記載の半導体
装置の製造方法。 - 【請求項１４】 上記他の半導体回路素子が、上記相補
型電界効果トランジスタであり、 該相補型電界効果トランジスタの少なくとも一方のソー
スおよびドレイン領域が、上記コレクタ電極取出し領域
と同時に形成されたことを特徴とする請求項１３に記載
の半導体装置の製造方法。 - 【請求項１５】 上記エミッタ半導体層の形成工程後
に、該エミッタ半導体層上に該エミッタ半導体層に対す
る金属シリサイド化を阻止する阻止膜の形成工程を有す
ることを特徴とする請求項７、８または９に記載の半導
体装置の製造方法。 - 【請求項１６】 上記ベース半導体層をＳｉＧｅ層より
構成することを特徴とする請求項７、８または９に記載
の半導体装置の製造方法。
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|---|---|---|---|
| JP2001258015A JP4168615B2 (ja) | 2001-08-28 | 2001-08-28 | 半導体装置および半導体装置の製造方法 |
| US10/487,622 US7064417B2 (en) | 2001-08-28 | 2002-05-15 | Semiconductor device including a bipolar transistor |
| PCT/JP2002/008304 WO2003021683A1 (fr) | 2001-08-28 | 2002-08-15 | Dispositif semiconducteur et procede de fabrication |
| CNB028198816A CN100361312C (zh) | 2001-08-28 | 2002-08-15 | 半导体装置及其制造方法 |
| KR1020047002906A KR100910118B1 (ko) | 2001-08-28 | 2002-08-15 | 반도체 장치 및 반도체 장치의 제조 방법 |
| TW091119247A TW594909B (en) | 2001-08-28 | 2002-08-26 | Semiconductor device and its manufacturing method |
| US11/304,524 US7271046B2 (en) | 2001-08-28 | 2005-12-15 | Method of making a semiconductor device in which a bipolar transistor and a metal silicide layer are formed on a substrate |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258015A JP4168615B2 (ja) | 2001-08-28 | 2001-08-28 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068752A true JP2003068752A (ja) | 2003-03-07 |
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| KR (1) | KR100910118B1 (ja) |
| CN (1) | CN100361312C (ja) |
| TW (1) | TW594909B (ja) |
| WO (1) | WO2003021683A1 (ja) |
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|---|---|---|---|---|
| KR100486265B1 (ko) * | 2002-09-19 | 2005-05-03 | 삼성전자주식회사 | 바이폴라 트랜지스터 및 그 제조 방법 |
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| EP1913630A2 (en) * | 2005-08-03 | 2008-04-23 | Nxp B.V. | Semiconductor device and method of manufacturing such a device |
| US20070069295A1 (en) * | 2005-09-28 | 2007-03-29 | Kerr Daniel C | Process to integrate fabrication of bipolar devices into a CMOS process flow |
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| JP5613474B2 (ja) * | 2010-06-24 | 2014-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| SE535380C2 (sv) * | 2011-01-31 | 2012-07-17 | Fairchild Semiconductor | Bipolär transistor i kiselkarbid med övervuxen emitter |
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