JP3475634B2 - ツェナーダイオードおよびその製造方法 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【０００１】
【発明の属する技術分野】本発明は、ベース領域を構成
する外部ベース領域上に多結晶シリコン層等の導電層を
形成し、この導電層とベース電極用金属配線層との間で
コンタクト部を形成してなる構造を有するツェナーダイ
オードおよびその製造方法に関する。
する外部ベース領域上に多結晶シリコン層等の導電層を
形成し、この導電層とベース電極用金属配線層との間で
コンタクト部を形成してなる構造を有するツェナーダイ
オードおよびその製造方法に関する。
【０００２】
【従来の技術】従来、この種のツェナーダイオードは、
例えば図９に示したような構造を有していた。この図
で、Ｐ型のシリコン基板１０１上に形成されたＮ型ウェ
ル領域１０２には、ＬＯＣＯＳ(Local Oxidation of Si
licon)法による素子分離膜１０３が選択的に形成されて
いる。素子分離膜１０３およびＮ型ウェル領域１０２上
には、後述する外部ベース領域１０７の形成範囲を画定
するための絶縁膜１０４が選択的に形成され、さらにこ
れを部分的に覆うようにして、ベース取り出し電極とし
ての第１層目のポリシリコン層（多結晶シリコン層）１
０５が形成されている。ポリシリコン層１０５はフィー
ルド絶縁膜１０６によって覆われている。
例えば図９に示したような構造を有していた。この図
で、Ｐ型のシリコン基板１０１上に形成されたＮ型ウェ
ル領域１０２には、ＬＯＣＯＳ(Local Oxidation of Si
licon)法による素子分離膜１０３が選択的に形成されて
いる。素子分離膜１０３およびＮ型ウェル領域１０２上
には、後述する外部ベース領域１０７の形成範囲を画定
するための絶縁膜１０４が選択的に形成され、さらにこ
れを部分的に覆うようにして、ベース取り出し電極とし
ての第１層目のポリシリコン層（多結晶シリコン層）１
０５が形成されている。ポリシリコン層１０５はフィー
ルド絶縁膜１０６によって覆われている。
【０００３】絶縁膜１０４によって画定されたシリコン
基板１０１の表面近傍領域には、Ｐ型不純物拡散層から
なり、ベース領域を構成する外部ベース領域１０７およ
び能動ベース領域１０８が形成されている。能動ベース
領域１０８の上側のシリコン基板１０１にはＮ型不純物
拡散領域からなるエミッタ領域１０９が形成され、この
エミッタ領域１０９と能動ベース領域１０８とによりＰ
Ｎ接合を形成している。
基板１０１の表面近傍領域には、Ｐ型不純物拡散層から
なり、ベース領域を構成する外部ベース領域１０７およ
び能動ベース領域１０８が形成されている。能動ベース
領域１０８の上側のシリコン基板１０１にはＮ型不純物
拡散領域からなるエミッタ領域１０９が形成され、この
エミッタ領域１０９と能動ベース領域１０８とによりＰ
Ｎ接合を形成している。
【０００４】エミッタ領域１０９の上部には、ポリシリ
コン層１０５およびフィールド絶縁膜１０６を貫通して
エミッタ領域１０９に達する開口１１０が形成されてい
る。この開口１１０の内側面には、シリコン酸化膜から
なるサイドウォール絶縁膜１１１が形成され、エミッタ
領域１０９とポリシリコン層１０５との間を隔絶してい
る。エミッタ領域１０９上には、エミッタ取り出し電極
としての第２層目のポリシリコン層１１２が形成され、
サイドウォール絶縁膜１１１上およびフィールド絶縁膜
１０６上の一部にまで延びた形にパターニングされてい
る。ポリシリコン層１１２の上には、エミッタ取り出し
電極接続用の金属配線層１１３−１が選択的に形成され
ている。
コン層１０５およびフィールド絶縁膜１０６を貫通して
エミッタ領域１０９に達する開口１１０が形成されてい
る。この開口１１０の内側面には、シリコン酸化膜から
なるサイドウォール絶縁膜１１１が形成され、エミッタ
領域１０９とポリシリコン層１０５との間を隔絶してい
る。エミッタ領域１０９上には、エミッタ取り出し電極
としての第２層目のポリシリコン層１１２が形成され、
サイドウォール絶縁膜１１１上およびフィールド絶縁膜
１０６上の一部にまで延びた形にパターニングされてい
る。ポリシリコン層１１２の上には、エミッタ取り出し
電極接続用の金属配線層１１３−１が選択的に形成され
ている。
【０００５】第１層目のポリシリコン層１０５は、素子
分離膜１０３上に形成された絶縁膜１０４の上にまで延
びている。そして、素子分離膜１０３の上方領域におけ
るフィールド絶縁膜１０６に、ポリシリコン層１０５に
達する開口１１４が設けられ、この開口１１４によって
ポリシリコン層１０５とベース用の金属配線層１１３−
２との間のコンタクト部１１４ａが形成されている。
分離膜１０３上に形成された絶縁膜１０４の上にまで延
びている。そして、素子分離膜１０３の上方領域におけ
るフィールド絶縁膜１０６に、ポリシリコン層１０５に
達する開口１１４が設けられ、この開口１１４によって
ポリシリコン層１０５とベース用の金属配線層１１３−
２との間のコンタクト部１１４ａが形成されている。
【０００６】このように、従来のツェナーダイオードで
は、外部ベース領域１０７の寄生容量を小さくするた
め、この外部ベース領域１０７に接続された１層目のポ
リシリコン層１０５と金属配線層１１３−２との間のコ
ンタクト部１１４ａを素子分離膜１０３上に配置してい
た。
は、外部ベース領域１０７の寄生容量を小さくするた
め、この外部ベース領域１０７に接続された１層目のポ
リシリコン層１０５と金属配線層１１３−２との間のコ
ンタクト部１１４ａを素子分離膜１０３上に配置してい
た。
【０００７】
【発明が解決しようとする課題】ところで、多数のバイ
ポーラトランジスタやツェナーダイオード等の半導体素
子を集積して構成したＩＣ（集積回路）では、いわゆる
トリミング処理が行われることが多い。このトリミング
処理は、１つのＩＣチップ内に形成された多数の半導体
素子のうちの１部に不具合があるときに、その半導体素
子を構成する接合部等を切断したり、あるいは逆にショ
ート（短絡）させて破壊することによって、その半導体
素子を単なる抵抗器に変更させるものであり、１部の半
導体素子の不具合によってそのＩＣチップ全体が不良と
されるのを救済するものである。特に、半導体素子がツ
ェナーダイオードである場合には、ツェナー・ザップ・
トリミング法と呼ばれる方法によってトリミングが行わ
れている。
ポーラトランジスタやツェナーダイオード等の半導体素
子を集積して構成したＩＣ（集積回路）では、いわゆる
トリミング処理が行われることが多い。このトリミング
処理は、１つのＩＣチップ内に形成された多数の半導体
素子のうちの１部に不具合があるときに、その半導体素
子を構成する接合部等を切断したり、あるいは逆にショ
ート（短絡）させて破壊することによって、その半導体
素子を単なる抵抗器に変更させるものであり、１部の半
導体素子の不具合によってそのＩＣチップ全体が不良と
されるのを救済するものである。特に、半導体素子がツ
ェナーダイオードである場合には、ツェナー・ザップ・
トリミング法と呼ばれる方法によってトリミングが行わ
れている。
【０００８】しかしながら、従来のツェナーダイオード
では、図９に示したように、外部ベース領域１０７に接
続された１層目のポリシリコン層１０５と金属配線層１
１３−２との間のコンタクト部１１４ａが素子分離膜１
０３上に配置されていたので、トリミングを行うことに
よって、次のような問題が生じていた。
では、図９に示したように、外部ベース領域１０７に接
続された１層目のポリシリコン層１０５と金属配線層１
１３−２との間のコンタクト部１１４ａが素子分離膜１
０３上に配置されていたので、トリミングを行うことに
よって、次のような問題が生じていた。
【０００９】すなわち、ツェナー・ザップ・トリミング
法によってツェナーダイオードのトリミングを行い、能
動ベース領域１０８とエミッタ領域１０９との間をショ
ートさせてＰＮ接合を破壊すると、図１０に示したよう
に、エミッタ領域１０９からベース取り出し領域の金属
配線層１１３−２にかけて、フィラメント１２０が形成
される。このフィラメント１２０は、金属配線層１１３
−２を構成する金属アルミニウムとシリコンとの合金か
らなり、エミッタ側の金属配線層１１３−１とベース側
の金属配線層１１３−２との間に流れるショート電流に
よって形成されるものであるが、これはシリコン酸化膜
中には形成されず、導電層および半導体層にのみ形成さ
れる。このため、図１０に示したように、フィラメント
１２０は素子分離膜１０３およびその上の絶縁膜１０４
の内部には形成されず、素子分離膜１０３の上部領域に
おいてはポリシリコン層１０５の内部に集中的に形成さ
れる。このため、ポリシリコン層１０５上のフィールド
絶縁膜１０６に過度のストレスが加わってクラック等の
ダメージが生ずるおそれがある。また、フィラメント１
２０の幅（厚さ）は、素子分離膜１０３の上部領域では
ポリシリコン層１０５の膜厚以下となるので、この部分
でトリミング後の抵抗値が高くなる。さらに、フィラメ
ント１２０が形成される範囲が一定せず、トリミング処
理ごとに個々に異なる傾向があって不均一となるため、
トリミング後における抵抗値のばらつきが大きい。この
ため、従来は、トリミングによって再生したＩＣチップ
について十分な信頼性を確保することが困難であった。
法によってツェナーダイオードのトリミングを行い、能
動ベース領域１０８とエミッタ領域１０９との間をショ
ートさせてＰＮ接合を破壊すると、図１０に示したよう
に、エミッタ領域１０９からベース取り出し領域の金属
配線層１１３−２にかけて、フィラメント１２０が形成
される。このフィラメント１２０は、金属配線層１１３
−２を構成する金属アルミニウムとシリコンとの合金か
らなり、エミッタ側の金属配線層１１３−１とベース側
の金属配線層１１３−２との間に流れるショート電流に
よって形成されるものであるが、これはシリコン酸化膜
中には形成されず、導電層および半導体層にのみ形成さ
れる。このため、図１０に示したように、フィラメント
１２０は素子分離膜１０３およびその上の絶縁膜１０４
の内部には形成されず、素子分離膜１０３の上部領域に
おいてはポリシリコン層１０５の内部に集中的に形成さ
れる。このため、ポリシリコン層１０５上のフィールド
絶縁膜１０６に過度のストレスが加わってクラック等の
ダメージが生ずるおそれがある。また、フィラメント１
２０の幅（厚さ）は、素子分離膜１０３の上部領域では
ポリシリコン層１０５の膜厚以下となるので、この部分
でトリミング後の抵抗値が高くなる。さらに、フィラメ
ント１２０が形成される範囲が一定せず、トリミング処
理ごとに個々に異なる傾向があって不均一となるため、
トリミング後における抵抗値のばらつきが大きい。この
ため、従来は、トリミングによって再生したＩＣチップ
について十分な信頼性を確保することが困難であった。
【００１０】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、トリミングに伴う問題を改善して高
い信頼性を担保することができるツェナーダイオードお
よびその製造方法を提供することにある。
ので、その課題は、トリミングに伴う問題を改善して高
い信頼性を担保することができるツェナーダイオードお
よびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明に係るツェナーダ
イオードは、半導体基板の表面近傍においてＰＮ接合を
形成するベース領域およびエミッタ領域と、ベース領域
のうちの外部ベース領域上に形成されたベース取り出し
電極としてのポリシリコン層と、ポリシリコン層に電気
的に接続されたベース電極用金属配線層とを備えたもの
であって、ポリシリコン層とベース電極用金属配線層と
の間のコンタクト部の少なくとも一部の領域が外部ベー
ス領域とポリシリコン層とが直接接続された部分上に配
置されるよう構成したものである。
イオードは、半導体基板の表面近傍においてＰＮ接合を
形成するベース領域およびエミッタ領域と、ベース領域
のうちの外部ベース領域上に形成されたベース取り出し
電極としてのポリシリコン層と、ポリシリコン層に電気
的に接続されたベース電極用金属配線層とを備えたもの
であって、ポリシリコン層とベース電極用金属配線層と
の間のコンタクト部の少なくとも一部の領域が外部ベー
ス領域とポリシリコン層とが直接接続された部分上に配
置されるよう構成したものである。
【００１２】 本発明に係るツェナーダイオードのより
具体的な構成は、半導体基板の表面近傍においてＰＮ接
合を形成するベース領域およびエミッタ領域と、前記ベ
ース領域のうちの外部ベース領域上に形成されたベース
取り出し電極としてのポリシリコン層と、ポリシリコン
層に電気的に接続されたベース電極用金属配線層と、エ
ミッタ領域上に形成されたエミッタ取り出し電極として
の導電層とを備えたものであって、ポリシリコン層とベ
ース電極用金属配線層との間のコンタクト部の少なくと
も一部の領域が、外部ベース領域とポリシリコン層とが
直接接続された部分上に配置されるように構成したもの
である。
具体的な構成は、半導体基板の表面近傍においてＰＮ接
合を形成するベース領域およびエミッタ領域と、前記ベ
ース領域のうちの外部ベース領域上に形成されたベース
取り出し電極としてのポリシリコン層と、ポリシリコン
層に電気的に接続されたベース電極用金属配線層と、エ
ミッタ領域上に形成されたエミッタ取り出し電極として
の導電層とを備えたものであって、ポリシリコン層とベ
ース電極用金属配線層との間のコンタクト部の少なくと
も一部の領域が、外部ベース領域とポリシリコン層とが
直接接続された部分上に配置されるように構成したもの
である。
【００１３】 また、本発明に係るツェナーダイオード
の製造方法は、ＰＮ接合を構成するベース領域が形成さ
れるべき領域の半導体基板表面の一部を覆うようにし
て、ベース取り出し電極としてのポリシリコン層を形成
する工程と、ＰＮ接合を構成するエミッタ領域が形成さ
れるべき領域の半導体基板表面を覆うようにしてエミッ
タ取り出し電極としての導電層を形成する工程と、ポリ
シリコン層および導電層によって覆われた半導体基板の
表面近傍に、それぞれエミッタ領域およびベース領域を
形成する工程と、少なくともその一部領域がベース領域
とポリシリコン層とが直接接続された部分上になるよう
に、ポリシリコン層とベース電極用金属配線層との間の
コンタクト部を形成する工程とを含むものである。
の製造方法は、ＰＮ接合を構成するベース領域が形成さ
れるべき領域の半導体基板表面の一部を覆うようにし
て、ベース取り出し電極としてのポリシリコン層を形成
する工程と、ＰＮ接合を構成するエミッタ領域が形成さ
れるべき領域の半導体基板表面を覆うようにしてエミッ
タ取り出し電極としての導電層を形成する工程と、ポリ
シリコン層および導電層によって覆われた半導体基板の
表面近傍に、それぞれエミッタ領域およびベース領域を
形成する工程と、少なくともその一部領域がベース領域
とポリシリコン層とが直接接続された部分上になるよう
に、ポリシリコン層とベース電極用金属配線層との間の
コンタクト部を形成する工程とを含むものである。
【００１４】 また、本発明に係るツェナーダイオード
のより具体的な製造方法は、第１導電型の半導体基板に
選択的に素子分離膜を形成した後、半導体基板および素
子分離膜上に素子活性領域を画定するための絶縁膜を選
択的に形成する工程と、絶縁膜により画定された素子活
性領域の半導体基板上に、第２導電型の不純物を含んだ
ポリシリコン層を形成する工程と、ポリシリコン層上に
フィールド絶縁膜を形成した後、素子活性領域の所定位
置に、フィールド絶縁膜およびポリシリコン層をそれぞ
れ貫通して半導体基板に達する第１の開口を形成する工
程と、第１の開口から半導体基板内に第１導電型の不純
物を導入して能動ベース領域を形成する工程と、第１の
開口の内側面にサイドウォール絶縁膜を形成した後、こ
の第１の開口内を覆うようにして第１導電型の不純物を
含んだ導電層を形成する工程と、ポリシリコン層中の第
２導電型不純物と導電層中の第１導電型不純物とを半導
体基板内に拡散させて、エミッタ領域と、能動ベース領
域に接続する外部ベース領域とを形成する工程と、ポリ
シリコン層上に形成されたフィールド絶縁膜に、少なく
とも一部領域が外部ベース領域上に対応するように第２
の開口を形成することにより、ポリシリコン層とベース
電極用金属配線層との間のコンタクト部を形成する工程
とを含むものである。
のより具体的な製造方法は、第１導電型の半導体基板に
選択的に素子分離膜を形成した後、半導体基板および素
子分離膜上に素子活性領域を画定するための絶縁膜を選
択的に形成する工程と、絶縁膜により画定された素子活
性領域の半導体基板上に、第２導電型の不純物を含んだ
ポリシリコン層を形成する工程と、ポリシリコン層上に
フィールド絶縁膜を形成した後、素子活性領域の所定位
置に、フィールド絶縁膜およびポリシリコン層をそれぞ
れ貫通して半導体基板に達する第１の開口を形成する工
程と、第１の開口から半導体基板内に第１導電型の不純
物を導入して能動ベース領域を形成する工程と、第１の
開口の内側面にサイドウォール絶縁膜を形成した後、こ
の第１の開口内を覆うようにして第１導電型の不純物を
含んだ導電層を形成する工程と、ポリシリコン層中の第
２導電型不純物と導電層中の第１導電型不純物とを半導
体基板内に拡散させて、エミッタ領域と、能動ベース領
域に接続する外部ベース領域とを形成する工程と、ポリ
シリコン層上に形成されたフィールド絶縁膜に、少なく
とも一部領域が外部ベース領域上に対応するように第２
の開口を形成することにより、ポリシリコン層とベース
電極用金属配線層との間のコンタクト部を形成する工程
とを含むものである。
【００１５】 本発明によるツェナーダイオードでは、
ポリシリコン層とベース電極用金属配線層との間のコン
タクト部が外部ベース領域とポリシリコン層とが直接接
続された部分上に配置されているため、ポリシリコン層
の下側には、ツェナー・ザップ・トリミングの際にフィ
ラメントの形成を妨げる絶縁層が従来に比べて少ない、
若しくは存在しない状態となっている。このためフィラ
メントはポリシリコン層の下側の半導体基板領域にまで
広く形成される。
ポリシリコン層とベース電極用金属配線層との間のコン
タクト部が外部ベース領域とポリシリコン層とが直接接
続された部分上に配置されているため、ポリシリコン層
の下側には、ツェナー・ザップ・トリミングの際にフィ
ラメントの形成を妨げる絶縁層が従来に比べて少ない、
若しくは存在しない状態となっている。このためフィラ
メントはポリシリコン層の下側の半導体基板領域にまで
広く形成される。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１７】図１は本発明の実施の一形態に係るツェナ
ーダイオードの断面構造を表すものである。この図に示
したように、Ｐ型のシリコン基板１１上に形成されたＮ
型ウェル領域１２には、ＬＯＣＯＳ法による素子分離膜
１３が選択的に形成されている。素子分離膜１３および
Ｎ型ウェル領域１２上には、外部ベース領域１７の形成
範囲を画定するための絶縁膜１４が選択的に形成され、
さらにこの絶縁膜１４の一部とシリコン基板１１を覆う
ようにして、ベース取り出し電極（第１の導電層）とし
ての第１層目のポリシリコン層１５が形成されている。
ポリシリコン層１５はフィールド絶縁膜１６によって覆
われている。但し、本実施の形態では、絶縁膜１４によ
って画定されるシリコン基板１１の素子活性領域は、従
来例（図９）に比べて広く取られている。
ーダイオードの断面構造を表すものである。この図に示
したように、Ｐ型のシリコン基板１１上に形成されたＮ
型ウェル領域１２には、ＬＯＣＯＳ法による素子分離膜
１３が選択的に形成されている。素子分離膜１３および
Ｎ型ウェル領域１２上には、外部ベース領域１７の形成
範囲を画定するための絶縁膜１４が選択的に形成され、
さらにこの絶縁膜１４の一部とシリコン基板１１を覆う
ようにして、ベース取り出し電極（第１の導電層）とし
ての第１層目のポリシリコン層１５が形成されている。
ポリシリコン層１５はフィールド絶縁膜１６によって覆
われている。但し、本実施の形態では、絶縁膜１４によ
って画定されるシリコン基板１１の素子活性領域は、従
来例（図９）に比べて広く取られている。
【００１８】絶縁膜１４によって画定されたシリコン基
板１１の表面近傍領域には、Ｐ型不純物拡散層からな
り、ベース領域を構成する外部ベース領域１７および能
動ベース領域１８が形成されている。ここで、上記した
ように、外部ベース領域１７は従来よりも広く形成され
ている。能動ベース領域１８の上側のシリコン基板１１
にはＮ型不純物拡散領域としてのエミッタ領域１９が形
成され、このエミッタ領域１９と能動ベース領域１８と
の間でＰＮ接合を形成している。
板１１の表面近傍領域には、Ｐ型不純物拡散層からな
り、ベース領域を構成する外部ベース領域１７および能
動ベース領域１８が形成されている。ここで、上記した
ように、外部ベース領域１７は従来よりも広く形成され
ている。能動ベース領域１８の上側のシリコン基板１１
にはＮ型不純物拡散領域としてのエミッタ領域１９が形
成され、このエミッタ領域１９と能動ベース領域１８と
の間でＰＮ接合を形成している。
【００１９】エミッタ領域１９の上部には、ポリシリコ
ン層１５およびフィールド絶縁膜１６を貫通してエミッ
タ領域１９に達する開口２０が形成されている。この開
口２０の内側面にはシリコン酸化膜からなるサイドウォ
ール絶縁膜２１が形成され、エミッタ領域１９とポリシ
リコン層１５との間を電気的に隔絶している。エミッタ
領域１９上には、エミッタ取り出し電極（第２の導電
層）としての第２層目のポリシリコン層２２が形成さ
れ、サイドウォール絶縁膜２１上およびフィールド絶縁
膜１６上の一部にまで延びた形にパターニングされてい
る。ポリシリコン層２２の上には、エミッタ取り出し電
極接続用の金属配線層２３−１が選択的に形成されてい
る。
ン層１５およびフィールド絶縁膜１６を貫通してエミッ
タ領域１９に達する開口２０が形成されている。この開
口２０の内側面にはシリコン酸化膜からなるサイドウォ
ール絶縁膜２１が形成され、エミッタ領域１９とポリシ
リコン層１５との間を電気的に隔絶している。エミッタ
領域１９上には、エミッタ取り出し電極（第２の導電
層）としての第２層目のポリシリコン層２２が形成さ
れ、サイドウォール絶縁膜２１上およびフィールド絶縁
膜１６上の一部にまで延びた形にパターニングされてい
る。ポリシリコン層２２の上には、エミッタ取り出し電
極接続用の金属配線層２３−１が選択的に形成されてい
る。
【００２０】第１層目のポリシリコン層１５は、広い外
部ベース領域１７上に延設され、素子分離膜１３の端部
付近の絶縁膜１４上で止まっている。そして、外部ベー
ス領域１７の上方領域におけるフィールド絶縁膜１６
に、ポリシリコン層１５に達する開口２４が設けられ、
この開口２４によってポリシリコン層１５とベース用の
金属配線層２３−２との間のコンタクト部２４ａが形成
されている。
部ベース領域１７上に延設され、素子分離膜１３の端部
付近の絶縁膜１４上で止まっている。そして、外部ベー
ス領域１７の上方領域におけるフィールド絶縁膜１６
に、ポリシリコン層１５に達する開口２４が設けられ、
この開口２４によってポリシリコン層１５とベース用の
金属配線層２３−２との間のコンタクト部２４ａが形成
されている。
【００２１】このように、本実施の形態では、外部ベー
ス取り出し用のコンタクト部２４ａは素子分離膜１３の
上方でなく外部ベース領域１７の上方に形成されてお
り、外部ベース取り出し電極である１層目のポリシリコ
ン層１５の下側には、従来と異なり、フィラメントの形
成を阻害する絶縁膜（素子分離膜１３および絶縁膜１
４）は存在していない。このため、このような構造のツ
ェナーダイオードに対してツェナー・ザップ・トリミン
グ法によるトリミングを行い、能動ベース領域１８とエ
ミッタ領域１９との間をショートさせてＰＮ接合を破壊
した場合には、図２に示したように、フィラメント３０
は、ポリシリコン層１５の内部のみならず、Ｎ型ウェル
領域１２にまで広く形成されることとなる。したがっ
て、従来のように、フィールド絶縁膜１６に過度のスト
レスが加わってクラック等のダメージが生じたり、ある
いは、トリミング後における金属配線層２３−１と金属
配線層２３−２との間の抵抗値が高くなることが回避さ
れる。さらに、本実施の形態では、フィラメント３０が
形成される範囲は比較的安定しているため、トリミング
処理ごとに抵抗値が大きくばらつくことが少ない。
ス取り出し用のコンタクト部２４ａは素子分離膜１３の
上方でなく外部ベース領域１７の上方に形成されてお
り、外部ベース取り出し電極である１層目のポリシリコ
ン層１５の下側には、従来と異なり、フィラメントの形
成を阻害する絶縁膜（素子分離膜１３および絶縁膜１
４）は存在していない。このため、このような構造のツ
ェナーダイオードに対してツェナー・ザップ・トリミン
グ法によるトリミングを行い、能動ベース領域１８とエ
ミッタ領域１９との間をショートさせてＰＮ接合を破壊
した場合には、図２に示したように、フィラメント３０
は、ポリシリコン層１５の内部のみならず、Ｎ型ウェル
領域１２にまで広く形成されることとなる。したがっ
て、従来のように、フィールド絶縁膜１６に過度のスト
レスが加わってクラック等のダメージが生じたり、ある
いは、トリミング後における金属配線層２３−１と金属
配線層２３−２との間の抵抗値が高くなることが回避さ
れる。さらに、本実施の形態では、フィラメント３０が
形成される範囲は比較的安定しているため、トリミング
処理ごとに抵抗値が大きくばらつくことが少ない。
【００２２】次に、以上のような構成のツェナーダイオ
ードの製造方法を説明する。
ードの製造方法を説明する。
【００２３】まず、図３に示したように、Ｐ型のシリコ
ン基板１１上にＮ型の単結晶シリコン層をエピタキシャ
ル成長させてＮ型ウェル領域１２を形成した後、ＬＯＣ
ＯＳ法によってＮ型ウェル領域１２に、シリコン酸化膜
からなる素子分離膜１３を選択的に形成する。さらに、
素子分離膜１３およびＮ型ウェル領域１２上に、外部ベ
ース領域１７の形成範囲を画定するための絶縁膜（シリ
コン酸化膜）１４を例えば熱酸化法によって選択的に形
成する。このとき、絶縁膜１４によって画定されるシリ
コン基板１１の素子活性領域は、従来例（図９）に比べ
て広く確保する。
ン基板１１上にＮ型の単結晶シリコン層をエピタキシャ
ル成長させてＮ型ウェル領域１２を形成した後、ＬＯＣ
ＯＳ法によってＮ型ウェル領域１２に、シリコン酸化膜
からなる素子分離膜１３を選択的に形成する。さらに、
素子分離膜１３およびＮ型ウェル領域１２上に、外部ベ
ース領域１７の形成範囲を画定するための絶縁膜（シリ
コン酸化膜）１４を例えば熱酸化法によって選択的に形
成する。このとき、絶縁膜１４によって画定されるシリ
コン基板１１の素子活性領域は、従来例（図９）に比べ
て広く確保する。
【００２４】次に、図４に示したように、例えばＣＶＤ
（Chemical Vapor Deposition:化学的気相成長 )法によ
り、絶縁膜１４の一部とシリコン基板１１を覆うように
して、ベース取り出し電極としての第１層目のポリシリ
コン層１５を形成した後、このポリシリコン層１５の全
面にＰ型不純物、例えばボロン（Ｂ）をドープし、さら
にこれをパターニングして素子分離膜１３上の部分を選
択的に除去する。
（Chemical Vapor Deposition:化学的気相成長 )法によ
り、絶縁膜１４の一部とシリコン基板１１を覆うように
して、ベース取り出し電極としての第１層目のポリシリ
コン層１５を形成した後、このポリシリコン層１５の全
面にＰ型不純物、例えばボロン（Ｂ）をドープし、さら
にこれをパターニングして素子分離膜１３上の部分を選
択的に除去する。
【００２５】次に、図５に示したように、例えばＣＶＤ
法により全面にシリコン酸化膜からなるフィールド絶縁
膜１６を形成した後、ＰＮ接合を形成する部分のフィー
ルド絶縁膜１６およびポリシリコン層１５を貫通してシ
リコン基板１１に達する開口２０を形成する。
法により全面にシリコン酸化膜からなるフィールド絶縁
膜１６を形成した後、ＰＮ接合を形成する部分のフィー
ルド絶縁膜１６およびポリシリコン層１５を貫通してシ
リコン基板１１に達する開口２０を形成する。
【００２６】次に、図６に示したように、開口２０内の
シリコン基板１１上に薄いシリコン酸化膜２５を形成し
た後、この開口２０からシリコン基板１１に例えばボロ
ンをイオン注入して、Ｐ型の能動ベース領域１８を形成
する。
シリコン基板１１上に薄いシリコン酸化膜２５を形成し
た後、この開口２０からシリコン基板１１に例えばボロ
ンをイオン注入して、Ｐ型の能動ベース領域１８を形成
する。
【００２７】次に、図７に示したように、全面にシリコ
ン酸化膜等を形成した後、これを異方性エッチング法に
よって全面エッチングを行うことにより、開口２０の内
側面にサイドウォール絶縁膜２１を形成する。
ン酸化膜等を形成した後、これを異方性エッチング法に
よって全面エッチングを行うことにより、開口２０の内
側面にサイドウォール絶縁膜２１を形成する。
【００２８】次に、図８に示したように、全面に２層目
のポリシリコン層を形成した後、その全面にＮ型不純物
である砒素（Ａｓ）をドープし、これをパターニングし
て、エミッタ取り出し電極としてのポリシリコン層２２
を形成する。次に、アニールを行うことにより、ポリシ
リコン層２２中の砒素を能動ベース領域１８内に拡散さ
せてエミッタ領域１９を形成すると共に、ポリシリコン
層１５中のボロンをＮ型ウェル領域１２内に拡散させて
外部ベース領域１７を形成する。
のポリシリコン層を形成した後、その全面にＮ型不純物
である砒素（Ａｓ）をドープし、これをパターニングし
て、エミッタ取り出し電極としてのポリシリコン層２２
を形成する。次に、アニールを行うことにより、ポリシ
リコン層２２中の砒素を能動ベース領域１８内に拡散さ
せてエミッタ領域１９を形成すると共に、ポリシリコン
層１５中のボロンをＮ型ウェル領域１２内に拡散させて
外部ベース領域１７を形成する。
【００２９】次に、同じく図８に示したように、絶縁膜
１４および素子分離膜１３とオーバーラップしていない
領域（すなわち、外部ベース領域１７の真上領域）のポ
リシリコン層１５上のフィールド絶縁膜１６に、ポリシ
リコン層１５に達する開口２４を形成する。そして、全
面にアルミニウム等の金属配線層を形成し、これをパタ
ーニングすることによって、ポリシリコン層２２上にエ
ミッタ取り出し電極用の金属配線層２３−１を形成する
と共に、開口２４を覆うようにしてベース取り出し電極
用の金属配線層２３−２を形成する。
１４および素子分離膜１３とオーバーラップしていない
領域（すなわち、外部ベース領域１７の真上領域）のポ
リシリコン層１５上のフィールド絶縁膜１６に、ポリシ
リコン層１５に達する開口２４を形成する。そして、全
面にアルミニウム等の金属配線層を形成し、これをパタ
ーニングすることによって、ポリシリコン層２２上にエ
ミッタ取り出し電極用の金属配線層２３−１を形成する
と共に、開口２４を覆うようにしてベース取り出し電極
用の金属配線層２３−２を形成する。
【００３０】その後、図示しない保護膜を全面に形成し
て製造工程を完了する。
て製造工程を完了する。
【００３１】以上説明したツェナーダイオードの各形成
工程は、２層ポリシリコン構造のバイポーラトランジス
タを搭載しているＩＣチップにおいては、バイポーラト
ランジスタの各形成工程と同時に行うことができるの
で、工程数の増加を伴わずにツェナー・ザップ・ダイオ
ードの形成が可能である。この場合、バイポーラトラン
ジスタはＮＰＮ型、ＰＮＰ型のいずれであっても適用可
能である。但し、ＰＮＰ型バイポーラトランジスタと混
載の場合は、Ｐ型のシリコン基板上にＮ型エピタキシャ
ル層を形成し、このＮ型エピタキシャル層上にＰ型ウェ
ル領域を形成し、エミッタをＰ型不純物拡散領域とし、
ベースをＮ型不純物拡散領域として形成する必要があ
る。
工程は、２層ポリシリコン構造のバイポーラトランジス
タを搭載しているＩＣチップにおいては、バイポーラト
ランジスタの各形成工程と同時に行うことができるの
で、工程数の増加を伴わずにツェナー・ザップ・ダイオ
ードの形成が可能である。この場合、バイポーラトラン
ジスタはＮＰＮ型、ＰＮＰ型のいずれであっても適用可
能である。但し、ＰＮＰ型バイポーラトランジスタと混
載の場合は、Ｐ型のシリコン基板上にＮ型エピタキシャ
ル層を形成し、このＮ型エピタキシャル層上にＰ型ウェ
ル領域を形成し、エミッタをＰ型不純物拡散領域とし、
ベースをＮ型不純物拡散領域として形成する必要があ
る。
【００３２】なお、ツェナーダイオードにおいては、外
部ベース領域１７の寄生容量はさほど影響しないため、
ベース取り出し電極用のコンタクト部２４ａを素子分離
膜１３の上部に配置しなくても問題は少ない。
部ベース領域１７の寄生容量はさほど影響しないため、
ベース取り出し電極用のコンタクト部２４ａを素子分離
膜１３の上部に配置しなくても問題は少ない。
【００３３】また、本発明は上記実施の形態に限定され
るものではなく、種々変形可能である。例えば、上記実
施の形態では、ベース取り出し電極用のコンタクト部２
４ａ全体が外部ベース領域１７の真上に対応する位置に
なるように構成したが、コンタクト部２４ａの一部領域
のみが外部ベース領域１７の真上に対応する位置になる
ように構成してもよい。このような構成では、フィラメ
ント３０が形成される範囲は上記実施の形態に比べては
多少抑制されるものの、従来構造に比べては広い範囲と
なり、上述の効果を得ることができる。
るものではなく、種々変形可能である。例えば、上記実
施の形態では、ベース取り出し電極用のコンタクト部２
４ａ全体が外部ベース領域１７の真上に対応する位置に
なるように構成したが、コンタクト部２４ａの一部領域
のみが外部ベース領域１７の真上に対応する位置になる
ように構成してもよい。このような構成では、フィラメ
ント３０が形成される範囲は上記実施の形態に比べては
多少抑制されるものの、従来構造に比べては広い範囲と
なり、上述の効果を得ることができる。
【００３４】
【発明の効果】以上説明したように本発明に係るツェナ
ーダイオードおよびその製造方法によれば、ポリシリコ
ン層とベース電極用金属配線層との間のコンタクト部の
少なくとも一部の領域を、外部ベース領域上に対応する
位置に配置し、ポリシリコン層の下側にはできるだけ絶
縁層が存在しないように構成したので、ツェナー・ザッ
プ・トリミングの際に、金属と半導体基板材料との合金
からなるフィラメントの形成が妨げられることがなく、
フィラメントはポリシリコン層の下側の半導体基板領域
にまで広く形成される。このため、従来のようにフィラ
メントの形成がその下側の絶縁層によって阻害されてポ
リシリコン層の内部にのみ形成領域が限定されてしまう
という事態が回避される。したがって、ポリシリコン層
上に形成されるフィールド絶縁膜に過度のストレスが加
わってクラック等のダメージが生じたり、あるいは、ト
リミング後における素子抵抗値が高くなることが回避さ
れる。さらに、フィラメントが形成される範囲は比較的
安定しているため、トリミング処理ごとに抵抗値が大き
くばらつくことが少ない。すなわち、トリミングによっ
て再生したＩＣチップについて十分な信頼性を確保する
ことができるという効果を奏する。
ーダイオードおよびその製造方法によれば、ポリシリコ
ン層とベース電極用金属配線層との間のコンタクト部の
少なくとも一部の領域を、外部ベース領域上に対応する
位置に配置し、ポリシリコン層の下側にはできるだけ絶
縁層が存在しないように構成したので、ツェナー・ザッ
プ・トリミングの際に、金属と半導体基板材料との合金
からなるフィラメントの形成が妨げられることがなく、
フィラメントはポリシリコン層の下側の半導体基板領域
にまで広く形成される。このため、従来のようにフィラ
メントの形成がその下側の絶縁層によって阻害されてポ
リシリコン層の内部にのみ形成領域が限定されてしまう
という事態が回避される。したがって、ポリシリコン層
上に形成されるフィールド絶縁膜に過度のストレスが加
わってクラック等のダメージが生じたり、あるいは、ト
リミング後における素子抵抗値が高くなることが回避さ
れる。さらに、フィラメントが形成される範囲は比較的
安定しているため、トリミング処理ごとに抵抗値が大き
くばらつくことが少ない。すなわち、トリミングによっ
て再生したＩＣチップについて十分な信頼性を確保する
ことができるという効果を奏する。
【図１】本発明の一実施の形態に係るツェナーダイオー
ドの構造を説明するための断面図である。
ドの構造を説明するための断面図である。
【図２】図１のツェナーダイオードにおいてツェナー・
ザップ・トリミングを行ったときの状態を表す断面図で
ある。
ザップ・トリミングを行ったときの状態を表す断面図で
ある。
【図３】図１のツェナーダイオードの製造方法を説明す
るための一工程図である。
るための一工程図である。
【図４】図３に続く工程図である。
【図５】図４に続く工程図である。
【図６】図５に続く工程図である。
【図７】図６に続く工程図である。
【図８】図７に続く工程図である。
【図９】従来のツェナーダイオードの構造を表す断面図
である。
である。
【図１０】図９のツェナーダイオードにおいてツェナー
・ザップ・トリミングを行ったときの状態を表す断面図
である。
・ザップ・トリミングを行ったときの状態を表す断面図
である。
１１…シリコン基板、１２…Ｎ型ウェル領域（第１導電
型の半導体基板）、１３…素子分離膜、１４…絶縁膜、
１５…ポリシリコン層（導電層；第１の導電層；ベース
取り出し電極）、１６…フィールド絶縁膜、１７…外部
ベース領域、１８…能動ベース領域、１９…エミッタ領
域、２０…開口（第１の開口）、２１…サイドウォール
絶縁膜、２２…ポリシリコン層（第２の導電層；エミッ
タ取り出し電極）、２３−１，２３−２…金属配線
層、２４…開口（第２の開口）、２４ａ…コンタクト
部、３０…フィラメント
型の半導体基板）、１３…素子分離膜、１４…絶縁膜、
１５…ポリシリコン層（導電層；第１の導電層；ベース
取り出し電極）、１６…フィールド絶縁膜、１７…外部
ベース領域、１８…能動ベース領域、１９…エミッタ領
域、２０…開口（第１の開口）、２１…サイドウォール
絶縁膜、２２…ポリシリコン層（第２の導電層；エミッ
タ取り出し電極）、２３−１，２３−２…金属配線
層、２４…開口（第２の開口）、２４ａ…コンタクト
部、３０…フィラメント
Claims (4)
- 【請求項１】 半導体基板の表面近傍においてＰＮ接合
を形成するベース領域およびエミッタ領域と、前記ベー
ス領域のうちの外部ベース領域上に形成されたベース取
り出し電極としてのポリシリコン層と、前記ポリシリコ
ン層に電気的に接続されたベース電極用金属配線層とを
備えたツェナーダイオードであって、前記ポリシリコン層 と前記ベース電極用金属配線層との
間のコンタクト部の少なくとも一部の領域が、前記外部
ベース領域と前記ポリシリコン層とが直接接続された部
分上に配置されていることを特徴とするツェナーダイオ
ード。 - 【請求項２】 半導体基板の表面近傍においてＰＮ接合
を形成するベース領域およびエミッタ領域と、前記ベー
ス領域のうちの外部ベース領域上に形成されたベース取
り出し電極としてのポリシリコン層と、前記ポリシリコ
ン層に電気的に接続されたベース電極用金属配線層と、
前記エミッタ領域上に形成されたエミッタ取り出し電極
としての導電層とを備えたツェナーダイオードであっ
て、 前記ポリシリコン層と前記ベース電極用金属配線層との
間のコンタクト部の少なくとも一部の領域が、前記外部
ベース領域と前記ポリシリコン層とが直接接続された部
分上に配置されていることを特徴とするツェナーダイオ
ード。 - 【請求項３】 ＰＮ接合を構成するベース領域が形成さ
れるべき領域の半導体基板表面の一部を覆うようにし
て、ベース取り出し電極としてのポリシリコン層を形成
する工程と、 ＰＮ接合を構成するエミッタ領域が形成されるべき領域
の半導体基板表面を覆うようにしてエミッタ取り出し電
極としての導電層を形成する工程と、 前記ポリシリコン層および前記導電層によって覆われた
半導体基板の表面近傍に、それぞれエミッタ領域および
ベース領域を形成する工程と、 少なくともその一部領域が前記ベース領域と前記ポリシ
リコン層とが直接接続された部分上になるように、前記
ポリシリコン層とベース電極用金属配線層との間のコン
タクト部を形成する工程と を含むことを特徴とするツェナーダイオードの製造方
法。 - 【請求項４】 第１導電型の半導体基板に選択的に素子
分離膜を形成した後、半導体基板および素子分離膜上に
素子活性領域を画定するための絶縁膜を選択的に形成す
る工程と、 前記絶縁膜により画定された素子活性領域の半導体基板
上に、第２導電型の不純物を含んだポリシリコン層を形
成する工程と、前記ポリシリコン層 上にフィールド絶縁膜を形成した
後、前記素子活性領域の所定位置に、前記フィールド絶
縁膜および前記ポリシリコン層をそれぞれ貫通して半導
体基板に達する第１の開口を形成する工程と、 前記第１の開口から半導体基板内に第１導電型の不純物
を導入して能動ベース領域を形成する工程と、 前記第１の開口の内側面にサイドウォール絶縁膜を形成
した後、この第１の開口内を覆うようにして第１導電型
の不純物を含んだ導電層を形成する工程と、前記ポリシリコン層 中の第２導電型不純物と前記導電層
中の第１導電型不純物とを前記半導体基板内に拡散させ
て、エミッタ領域と、前記能動ベース領域に接続する外
部ベース領域とを形成する工程と、前記ポリシリコン層 上に形成されたフィールド絶縁膜
に、少なくとも一部領域が外部ベース領域上に対応する
ように第２の開口を形成することにより、前記ポリシリ
コン層とベース電極用金属配線層との間のコンタクト部
を形成する工程と を含むことを特徴とするツェナーダイオードの製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02872796A JP3475634B2 (ja) | 1996-01-24 | 1996-01-24 | ツェナーダイオードおよびその製造方法 |
| EP97100957A EP0789403B1 (en) | 1996-01-24 | 1997-01-22 | Zener zap diode and method of manufacturing the same |
| US08/786,862 US6208012B1 (en) | 1996-01-24 | 1997-01-22 | Zener zap diode and method of manufacturing the same |
| DE69706721T DE69706721T2 (de) | 1996-01-24 | 1997-01-22 | Zener-Zap-Diode und Verfahren zur Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02872796A JP3475634B2 (ja) | 1996-01-24 | 1996-01-24 | ツェナーダイオードおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205218A JPH09205218A (ja) | 1997-08-05 |
| JP3475634B2 true JP3475634B2 (ja) | 2003-12-08 |
Family
ID=12256474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02872796A Expired - Fee Related JP3475634B2 (ja) | 1996-01-24 | 1996-01-24 | ツェナーダイオードおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6208012B1 (ja) |
| EP (1) | EP0789403B1 (ja) |
| JP (1) | JP3475634B2 (ja) |
| DE (1) | DE69706721T2 (ja) |
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| KR100307183B1 (ko) * | 1999-09-07 | 2001-11-05 | 염병렬 | 바이폴라 소자 및 그 제조 방법 |
| US6521974B1 (en) * | 1999-10-14 | 2003-02-18 | Hitachi, Ltd. | Bipolar transistor and manufacturing method thereof |
| US6711046B1 (en) | 2001-06-25 | 2004-03-23 | Micrel, Incorporated | Programmable optical array |
| JP4168615B2 (ja) * | 2001-08-28 | 2008-10-22 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| US6621138B1 (en) | 2002-10-21 | 2003-09-16 | Micrel, Inc. | Zener-like trim device in polysilicon |
| US20060065891A1 (en) * | 2004-09-30 | 2006-03-30 | Mccormack Steve | Zener zap diode structure compatible with tungsten plug technology |
| US9331211B2 (en) | 2009-08-28 | 2016-05-03 | X-Fab Semiconductor Foundries Ag | PN junctions and methods |
| US11663455B2 (en) | 2020-02-12 | 2023-05-30 | Ememory Technology Inc. | Resistive random-access memory cell and associated cell array structure |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| IT1237666B (it) | 1989-10-31 | 1993-06-15 | Sgs Thomson Microelectronics | Processo per la fabbricazione di un componente limitatore della tensione di programmazione e stabilizzatore di tensione incorporato inun dispositivo elettrico con celle di memoria eeprom |
| JPH04293270A (ja) | 1991-03-22 | 1992-10-16 | Toshiba Corp | 半導体集積回路装置 |
| JPH05304262A (ja) * | 1992-04-27 | 1993-11-16 | Toshiba Corp | 半導体装置およびその製造方法 |
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-
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