JPH03286561A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、同一半導
体基板にショットキーバリアダイオード素子及び容量素
子を搭載した半導体集積回路装置に適用して有効な技術
に関するものである。

〔従来の技術〕

本発明者が開発中のアナログＩＣは縦型構造のｎｐｎ型
バイポーラトランジスタを搭載する。このバイポーラト
ランジスタはｎ型エミッタ領域、Ｐ型ベース領域、ｎ型
コレクタ領域の夫々を半導体基板の深さ方向に向って順
次配列し構成される。

ｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域
の夫々には半導体基板の表面側におし）でアルミニウム
配線が接続される。

この種のアナログＩＣは回路動作の高速性を高める目的
で例えばバイポーラトランジスタのベース−コレクタ間
にショットキーバリアダイオード素子を挿入する。ショ
ットキーバリアダイオード素子はｎ型コレクタ領域の真
性コレクタ領域でカソード領域、このカソード領域上に
形成されるプラチナシリサイド（Ｐ　ｔ　Ｓ　ｘｚ　）
膜でアノード領域の夫々を形成する。

また、アナログＩＣにはフィルタとして使用される容量
素子が搭載される。容量素子は下層電極としてのｎ型半
導体領域、誘電体膜、上層電極としてのアルミニウム合
金膜の夫々を順次積層し構成される。アナログＩＣに搭
載される容量素子は。

占有面積が大きいので、誘電率が高くかつ寿命が長い単
層の窒化珪素膜を誘電体膜として使用する。

このアナログＩＣは以下の製造プロセスで形成される。

まず、単結晶珪素からなるＰ型半導体基板の主面上にｎ
型エピタキシャル層を成長させる。このｎ型エピタキシ
ャル層を形成する工程とほぼ同一製造工程でバイポーラ
トランジスタの形成領域においてｎ型埋込コレクタ領域
が形成される。

次に、選択酸化法を使用し、エピタキシャル層の非活性
領域の主面に素子分離絶縁膜を形成する。

次に、バイポーラトランジスタの形成領域において、エ
ピタキシャル層の主面部にコレクタ電位引上用ｎ型半導
体領域を形成する。このコレクタ引上用ｎ型半導体領域
を形成する工程により、こめコレクタ引上用ｎ型半導体
領域、ｎ型埋込コレクタ領域及び真性コレクタ領域（エ
ピタキシャル層）で構成されるｎ型コレクタ領域が完成
する。

また、前記コレクタ引上用ｎ型半導体領域を形成する工
程と同一製造工程で、容量素子の形成領域において、エ
ピタキシャル層の主面部に下層電極として使用されるｎ
型半導体領域を形成する。

次に、前記容量素子の形成領域において、前記下層電極
（ｎ型半導体領域）上に誘電体膜を形成する。この誘電
体膜は前述のように窒化珪素膜の単層で形成される。

次ニ、前記バイポーラトランジスタの形成領域において
、前記真性コレクタ領域の主面部にＰ型ベース領域を形
成する。

次に、前記バイポーラトランジスタの形成領域、容量素
子の形成領域の夫々を含む基板全面にパッシベーション
膜を堆積する。

次に、前記バイポーラトランジスタのコレクタ電位引上
用ｎ型半導体領域上、Ｐ型ベース領域上、ｎ型エミッタ
領域の形成領域上、ショットキーバリアダイオード素子
の形成領域上、容量素子の誘電体膜上の夫々の領域にお
いて、パッシベーション膜を除去し、開口を形成する。

それぞれの領域上の開口は同一製造工程で形成され、製
造プロセスの製造工程数は大幅に削減される。

次に、主に、前記バイポーラトランジスタのｎ型エミッ
タ領域の形成領域において、前記開口を通してＰ型ベー
ス領域の主面部にｎ型不純物を導入し、ｎ型エミッタ領
域を形成する。このｎ型エミッタ領域を形成する工程に
より、前記パイボーラトンジスタが完成する。

次に、前記開口を通して露出するすべての領域、特にシ
ョットキーバリアダイオード素子の形成領域において前
記開口を通して露出するカソード領域（真性コレクタ領
域）の表面にスパッタエツチングを施す。このスパッタ
エツチングは、ショットキーバリアダイオード素子の特
性の安定性を確保する目的で行われる。

次に、前記カソード領域の表面上を含む、基板全面にプ
ラチナ（Ｐｔ）膜を堆積する。このプラチナ膜はショッ
トキーバリアダイオード素子のアノード領域を形成する
目的で形成される。

次に、前記カソード領域を含む珪素が露出された領域に
おいて、シンタリングを行い、カソード領域上にプラチ
ナシリサイド膜を形成する。この後、パッシベーション
膜上等のプラチナ膜の未反応部分を王水で除去する。こ
の工程により、カソード領域上に選択的にプラチナシリ
サイド膜からなるアノード領域が形成され、ショットキ
ーバリアダイオード素子が完成する。なお、プラチナシ
リサイド膜は、カソード領域以外であって、珪素が露出
する領域にも形成される。

次に、前記パッシベーション膜上に、前記開口を通して
露出する領域に接続される配線を形成する。配線は例え
ばアルミニウム合金膜で形成される。容量素子の誘電体
膜上にも同様に配線が形成され、この配線は容量素子の
上層電極として形成される。この上層電極を形成する工
程により、容量素子が完成する。

なお、同一半導体基板にショットキーバリアダイオード
素子及び容量素子が搭載された半導体集積回路装置につ
いては、例えばブイエルニスアイ　テクノロジー、ニス
エムシー編、マグロウヒル社、１１．３項、第４４８頁
乃至第４６１頁（ＶＬＳＩ　　ＴＥＣＨＮＯＬＯＧＹ、
Ｅｄｉｔｅｄ　　ｂｙ　　Ｓ、阿、Ｓｚｅ、阿ｃＧＲＡ
Ｗ−ＨＩＬＬ。

１１．３．ｐｐ４４８〜４６１）に記載される。

〔発明が解決しようとする課題〕

本発明者は、前述の技術について、次の問題点が生じる
ことを見出した。

前記アナログＩＣの製造方法において、ショットキーバ
リアダイオード素子を形成する際に、カソード領域の表
面にスパッタエツチングを施す工程が付加される。この
スパッタエツチングはカソード領域の表面の層を加速さ
れたイオンにより物理的に削り取る処理である。このス
パッタエツチングは、容量素子の形成領域において、誘
電体膜上にもすでに前処理で開口が形成されているので
、この誘電体膜の表面にも行われる。つまり、容量素子
の誘電体膜の表面はスパッタエツチングの加速されたイ
オンに叩かれる。このため、容量素子の誘電体膜すなわ
ち窒化珪素膜の結晶構造に欠陥が多発し、容量素子の寿
命が低下する。

本発明の目的は、ショットキーバリアダイオード素子及
び容量素子を有する半導体集積回路装置において、前記
ショットキーバリアダイオード素子の特性を向上すると
共に、容量素子の寿命を長くすることが可能な技術を提
供することにある。

本発明の他の目的は、前記半導体集積回路装置において
、製造プロセスの製造工程数を低減することが可能な技
術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

同一半導体基板の主面の互いに異なる領域に、ショット
キーバリアダイオード素子、容量素子の夫々を形成する
半導体集積回路装置の製造方法において、前記半導体基
板の第１領域の主面に前記ショットキーバリアダイオー
ド素子のカソード領域を形成すると共に、この半導体基
板の前記第１領域と異なる第２領域の主面に前記容量素
子の第１電極を形成する工程と、この第２領域の第１電
極上に窒化珪素膜を主体とする誘電体膜を形成する工程
と、この誘電体膜上、前記カソード領域上の夫々を含む
半導体基板の全面にパッシベーション膜を形成する工程
と、このパッシベーション膜の前記カソード領域上を除
去して第１開口を形成する工程と、この第１開口を通し
て前記カソード領域の表面をスパッタエツチングした後
、このカソード領域の表面上に選択的に金属珪化膜から
なるアノード領域を形成し、ショットキーバリアダイオ
ード素子を形成する工程と、前記パッシベーション膜の
第２領域の誘電体膜上をウェットエツチングで除去し、
第２開口を形成する工程と、前記ショットキーバリアダ
イオード素子のアノード領域に配線を接続すると共に、
前記第２開口を通して前記誘電体膜上に第２電極を形成
し、前記容量素子を形成する工程とを備える。

〔作　　用〕

上述した手段によれば、前記ショットキーバリアダイオ
ード素子のカソード領域の表面をスパッタエツチングす
る時に、容量素子の誘電体膜の表面がパッシベーション
膜で覆われ、この誘電体膜にダメージが発生せず、又パ
ッシベーション膜の誘電体膜上に形成される第２開口は
前記誘電体膜にほとんどダメージを与えないウェットエ
ツチングを使用したので、製造プロセス中に容量素子の
誘電体膜にほとんどダメージを発生することがなくなる
。この結果、ショットキーバリアダイオード素子は、カ
ソード領域の表面をスパッタエツチングし、特性の安定
性を確保できると共に、前記容量素子は、誘電体膜の劣
化がなくなるので、寿命を長くできる。

また、前記スパッタエツチング時、容量素子の誘電体膜
を保護する保護膜として、素子と配線或は電極との間を
！縁する前記パッシベーション膜を使用した（パッシベ
ーション膜で保護膜を兼用した）ので、前記保護膜を形
成する工程に相当する分、半導体集積回路装置の製造工
程数を低減できる。

以下、本発明の構成について、ショットキーバリアダイ
オード素子付きバイポーラトランジスタ及び容量素子を
搭載するアナログＩＣに本発明を適用した、一実施例と
ともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるアナログＩＣ（半導体集積回路
装置）の構成を第１図（要部断面図）で示す。

第１図に示すように、アナログＩＣは単結晶珪素からな
るｐ−型半導体基板１を主体として構成される。このｐ
−型半導体基板１の主面の互いに異なる領域に、夫々、
バイポーラトランジスタＴｒ。

ショットキーバリアダイオード素子ＳＢＤ、容量素子Ｃ
が搭載される。

前記バイポーラトランジスタＴｒは、ウォッシュドエミ
ッタ・アイソプレーナプロセスを利用して構成された、
縦型構造のｎｐｎ型で構成される。

つまり、バイポーラトランジスタＴｒはｎ型エミッタ領
域、ｐ型ベース領域、ｎ型コレクタ領域の夫々をｐ−型
半導体基板１の深さ方向に向って順次配列し構成される
。

前記バイポーラトランジスタＴｒは、素子分離領域で周
囲を囲まれた領域内において、ｐ−型半導体基板１の主
面に構成される。素子分離領域は主にｐ−型半導体基板
工、素子分離絶縁膜５及びｐ°型埋込半導体領域４で構
成される。

前記バイポーラトランジスタＴ「のｎ型コレクタ領域は
真性コレクタ領域（ｎ型エピタキシャル層）２、ｎ゛型
埋込コレクタ領域３及びコレクタ電位引上用ｎ゛型半導
体領域６で構成される。このｎ型コレクタ領域のコレク
タ電位引上用ｎ°型半導体領域６はｎ゛型半導体領域９
、金属珪化膜１３の夫々を介在して配線！５に接続され
る。配線１５はパッシベーション膜！０に形成された開
口１１を通してコレクタ電位引上用ｎ゛型半導体領域６
に接続される。

配［１５は例えばアルミニウム膜又はアルミニウム合金
膜（例えば、Ａｆｆ−５ｉ、Ａｆｆ−Ｃｕ−５ｉ）で形
成される。前記金属珪化膜１３は例えばプラチナシリサ
イド（ＰｔＳｉ２）で形成される。

Ｐ型ベース領域は真性ベース領域であるｐ型半導体領域
８で構成される。このＰ型ベース領域であるｐ型半導体
領域８は金属珪化膜！３を介在して配線１５に接続され
る。配線１５はパッシベーション膜１０に形成された開
口！２を通して接続される。

ｎ型エミッタ領域はｎ°型半導体領域９で構成される。

このｎ型エミッタ領域であるｎ°型半導体領域９は金属
珪化膜１３を介在して配線１５に接続される。配線１５
はパッシベーション膜１ｏに形成された開口１１を通し
て接続される。

このバイポーラトランジスタＴｒにはショットキーバリ
アダイオード素子ＳＢＤが設けられる。

ショットキーバリアダイオード素子ＳＢＤはカソード領
域２及びアノード領域１３で構成される。カソード領域
２は、前記バイポーラトランジスタＴｒの真性コレクタ
領域２を利用して構成され、この真性コレクタ領域２に
接続される。アノード領域１３は前記カソード領域２の
表面上に形成された金属珪化膜１３で構成される。この
アノード領域１３は、パッシベーション膜ｌＯに形成さ
れた開口１２で規定された領域内において構成され、配
線１５に接続される。つまり、本実施例のショットキー
バリアダイオード素子ＳＢＤはバイポーラトランジスタ
Ｔｒのｎ型コレクタ領域とｐ型ベース領域との間に挿入
される。

前記容量素子Ｃは、素子分離領域で周囲を規定された領
域内において、ｐ−型半導体基板ｌの主面に構成される
。この容量素子Ｃは下層電極６、誘電体膜２０、上層電
極１５の夫々をＰ−型半導体基板１の主面から上方に向
って順次配列し構成される。

この容量素子Ｃの下層電極６は前記バイポーラトランジ
スタＴｒのコレクタ電位引上用ｎ゛型半導体領域６と同
一層のｎ゛型半導体領域で構成される。

この下層電極６は、その一部が周囲に引出され、ｎ°型
半導体領域９、金属珪化膜１３の夫々を介在して配線１
５に接続される。配線１５はパッシベーション膜ＩＯに
形成された開口１１を通して接続される。

誘電体膜２０は、絶縁膜７に形成された開ロアＡで周囲
を規定された領域内において、前記下層電極６の主面上
に形成される。誘電体膜２０は窒化珪素膜の単層構造で
構成される。アナログＩＣは、占有面積が大きな容量素
子Ｃを構成するので、この占有面積を縮小する目的で、
例えば酸化珪素膜に比べて、誘電率が高く、かつ寿命が
長い単層構造の窒化珪素膜を誘電体膜２０として使用す
る。

上層電極１５は、パッシベーション膜１０に形成された
開口１４で周囲を規定された領域内において、誘電体膜
２０上に形成される。この上層電極１５は前記配線１５
と同一層で構成される。

次に、前述のアナログＩＣの具体的な製造方法について
、第２図乃至第６図（各製造工程毎に示す要部断面図）
を用いて簡単に説明する。

まず、単結晶珪素からなるｐ−型半導体基板１を用意す
る。この後、このＰ−型半導体基板工の活性領域の主面
部にｎ型不純物を導入し、非活性領域の主面部にｎ型不
純物を導入する。

次に、前記Ｐ−型半導体基板１の主面上にｎ型エピタキ
シャルＭ２を成長させる。このｎ型エピタキシャル層２
の成長と同一製造工程で、予じめ導入されたｎ型不純物
、ｎ型不純物の夫々が拡散され、ｎ゛型埋込コレクタ領
域３、ｐ゛型埋込半導体領域４の夫々が形成される。

次に、前記ｎ型エピタキシャル層２の非活性領域の主面
をエツチングにより適度に除去し、このｎ型エピタキシ
ャル層２の非活性領域の主面上に素子分離絶縁膜５を形
成する。素子分離絶縁膜５は周知の選択酸化法で形成す
る。

次に、バイポーラトランジスタＴｒの形成領域において
、ｎ型エピタキシャル層２の主面部にコレクタ電位引上
用ｎ゛型半導体領域６を形成すると共に、容量素子Ｃの
形成領域において、ｎ型エピタキシャル層２の主面部に
下層電極６を形成する。

この後、ｎ型エピタキシャル層２の活性領域の主面上に
絶縁膜７を形成する。絶縁膜７は例えば熱酸化法で形成
した酸化珪素膜で形成する。

次に、容量素子Ｃの形成領域において、前記絶縁膜７に
開ロアＡを形成する。この後、第２図に示すように、前
記開ロアＡを通して露出する下層電極６上に誘電体膜２
０を形成する。誘電体膜２０は前述のように例えばＣＶ
Ｄ法で堆積した窒化珪素膜で形成する。

次に、第３図に示すように、バイポーラトランジスタＴ
ｒの形成領域において、ｐ型半導体領域８を形成する。

ｐ型半導体領域８はｐ型ベース領域及びショットキーバ
リアダイオード素子ＳＢＤのガードリング領域を構成す
る。Ｐ型半導体領域８はイオン打込み法を用いて形成さ
れる。

次に、第４図に示すように、前記容量素子Ｃの形成領域
の誘電体膜２０上を含む基板全面にパッシベーション膜
１０を形成する。パッシベーション膜１０は基本的には
バイポーラトランジスタＴｒ等の素子と配線（１５）と
を分離する層間絶縁膜として使用される。また、このパ
ッシベーション膜ｌＯは。

製造プロセス中の後述する金属珪化膜（工３）を形成す
る工程で使用されるスパッタエツチング時に、前記誘電
体膜２０を保護する目的にも使用される。

パッシベーション膜１０は前記誘電体膜（窒化珪素膜）
２０とのエツチング選択性が充分に確保できる材質が好
ましい。本実施例において、パッシベーション膜１０は
ＣＶＤ法で堆積したＰＳＧ膜で形成する。また、パッシ
ベーション膜！０はＣＶＤ法で堆積した酸化珪素膜、Ｂ
ＰＳＧ膜、或はＳＯＧ法で塗布した酸化珪素膜で形成す
る。また、パッシベーション膜１０は、単層構造に限ら
ず、前述のいくつかを組合せた複合膜で形成してもよい
。

次に、バイポーラトランジスタＴｒのｎ型コレクタ領域
、ｎ型エミッタ領域、容量素子Ｃの下層電極６の引出し
領域の夫々の形成領域において、前記パッシベーション
膜１０に開口１１を形成する。

開口１１は例えばドライエツチングで形成する。

次に、前記開口１１を通して、ｎ型不純物を導入し、こ
のｎ型不純物を熱処理で拡散することにより、ｎ°型半
導体領域９を形成する。このｎ゛型半導体領域９は主に
バイポーラトランジスタＴｒのｎ型エミッタ領域を形成
する。このｎ゛型半導体領域９を形成することにより、
バイポーラトランジスタＴｒは完成する。

次に、バイポーラトランジスタＴｒの形成領域において
、前記パッシベーション膜１０にベース開口となる開口
１２を形成する。開口１２は例えばドライエツチングで
形成する。この間口１２は、ベース開口として使用され
ると共に、ショットキーバリアダイオード素子ＳＢＤの
形成領域を規定する。

次に、ショットキーバリアダイオード素子ＳＢＤの形成
領域、つまり主に前記開口１２から露出するカソード領
域（真性コレクタ領域）２の表面上にスパッタエツチン
グを施す。スパッタエツチングは、ショットキーバリア
ダイオード素子ＳＢＤの特性の安定性を確保するために
、カソード領域２０表面をエツチングする処理である。

スパッタエツチングは、周知のように、加速イオン（例
えばＡｒイオン）で物理的にカソード領域２の表面を叩
き、このカソード領域２の表面の珪素原子を叩きだすメ
カニズムで行われる。スパッタエツチングは、開口ｉｚ
内だけでなく、前処理で形成された関口１１内に露出す
る領域の表面もエツチングする。

この時、容量素子Ｃの形成領域において、誘電体膜２０
は、パッシベーション膜１０で覆われ保護されているの
で、スパッタエツチングに基くダメージは生じない。

次に、前記カソード領域２の表面上を含む基板全面にス
パッタ法でプラチナ（Ｐｔ）膜を堆積する。

この後、シンタリングを行い、開口１２から露出するカ
ソード領域２の表面上等、開口１１から露出する領域の
表面上に金属珪化膜（Ｐ　ｔ　Ｓ　ｉｚ　０３を選択的
に形成する。この金属珪化膜１３は主にアノード領域１
３として使用される。そして、第５図に示すように、パ
ッシベーション膜１０上のプラチナ膜等、未反応部分の
プラチナ膜を王水で除去する。

前記アノード領域１３を形成することにより、ショット
キーバリアダイオード素子ＳＢＤは完成する。

次に、容量素子Ｃの形成領域において、パッシベーショ
ン膜１０の誘電体膜２０上を除去し、開口１４を形成す
る。開口１４は、誘電体膜２０のダメージを最小限に抑
えるために、例えばＨＦ　：　ＦＡ　：酢酸＝１：２０
ニアの所謂フッ化アンモニウム系のウェットエツチング
を用いて形成する。また、開口１４はフォトリングラフ
ィ技術で形成されたフォトレジスト膜を用いて行われる
が、このフォトレジスト膜の除去は有機溶材で行う。

次に、前述の第１図に示すように、前記開口１１゜１２
．１４の夫々を通して各領域に接続される配線１５を前
記パッシベーション膜１０上に形成する。この配線１５
は前述のようにアルミニウム合金膜で形成する。容量素
子Ｃの形成領域において形成される配線１５は上層電極
１５として使用される。

このように、同一のｐ−型半導体基板１の主面の互いに
異なる領域に、ショットキーバリアダイオード素子ＳＥ
Ｄ、容量素子Ｃの夫々を形成するアナログＩＣ（半導体
集積回路袋Ｗ）の製造方法において、前記ｐ−型半導体
基板１の第１領域の主面に前記ショットキーバリアダイ
オード素子ＳＢＤのカソード領域２を形成すると共に、
このｐ−型半導体基板１の前記第１領域と異なる第２領
域の主面に前記容量素子Ｃの下層電極６を形成する工程
と、この第２領域の下層電極６上に窒化珪素膜を主体と
する誘電体膜２０を形成する工程と、この誘電体膜２０
上、前記カソード領域２上の夫々を含むｐ−型半導体基
板１の全面にパッシベーション膜１０を形成する工程と
、このパッシベーション膜１０の前記カソード領域２上
を除去して開口１２を形成する工程と、この間口１２を
通して前記カソード領域２の表面をスパッタエツチング
した後、このカソード領域２の表面上に選択的に金属珪
化膜１３からなるアノード領域１３を形威し、ショット
キーバリアダイオード素子ＳＢＤを形成する工程と、前
記パッシベーション膜１０の第２領域の誘電体膜２０上
をウェットエツチングで除去し、開口１４を形威する工
程と、前記ショットキーバリアダイオード素子ＳＢＤの
アノード領域１３に配線１５を接続すると共に、前記開
口１４を通して前記誘電体膜ｚＯ上に上層電極１５を形
威し、前記容量素子Ｃを形成する工程とを備える。この
構成により、前記ショットキーバリアダイオード素子Ｓ
ＢＤのカソード領域２の表面をスパッタエツチングする
時に、容量素子Ｃの誘電体膜２０の表面がパッシベーシ
ョン膜１０で覆われ。

この誘電体膜２０にダメージが発生せず、又パッシベー
ション膜ｌＯの誘電体膜２０上に形成される開口１４は
前記誘電体膜２０にほとんどダメージを与えないウェッ
トエツチングを使用したので、製造プロセス中に容量素
子Ｃの誘電体膜２０にほとんどダメージを発生すること
がなくなる。この結果、ショットキーバリアダイオード
素子ＳＢＤは、カソード領域２の表面をスパッタエツチ
ングし、特性の安定性を確保できると共に、前記容量素
子Ｃは、誘電体膜２０の劣化がなくなるので、寿命を長
くできる。

また、前記スパッタエツチング時、容量素子Ｃの誘電体
膜２０を保護する保護膜として、素子と配線１５或は電
極１５との間を絶縁する前記パッシベーション膜！０を
使用した（パッシベーション膜１５で保護膜を兼用した
）ので、前記保護膜を形成する工程に相当する分、アナ
ログＩＣの製造工程数を低減できる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、ショットキーバリアダイオード素子
及び容量素子を有するディジタルＩＣに適用できる。

また、本発明は、酸化珪素膜上に窒化珪素膜を積層した
積層構造の誘電体膜で構成される容量素子を有する半導
体集積回路装置に適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

ショットキーバリアダイオード素子及び容量素子を有す
る半導体集積回路装置において、前記ショットキーバリ
アダイオード素子の特性を向上すると共に、容量素子の
寿命を長くすることができる。

また、前記半導体集積回路装置において、製造プロセス
の製造工程数を低減することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるアナログＩＣの構成
を示す要部断面図、 第２図乃至第６図は、前述のアナログＩＣの具体的な製
造方法を説明するための各製造工程毎に示す要部断面図
である。 図中、Ｔｒ・・・バイポーラトランジスタ、ＳＢＤ・・
・ショットキーバリアダイオード素子、Ｃ・・・容量素
子、ｌ・半導体基板、２・・カソード領域、６・・・下
層電極、１３・・・アノード領域、１５・・・配線又は
上層電極、２０・・・誘電体膜、１０・・・パッシベー
ション膜、１１、１２．１４・・・開口である。

Claims (1)

1. 【特許請求の範囲】 １、同一半導体基板の主面の互いに異なる領域に、ショ
   ットキーバリアダイオード素子、容量素子の夫々を形成
   する半導体集積回路装置の製造方法において、前記半導
   体基板の第１領域の主面に前記ショットキーバリアダイ
   オード素子のカソード領域を形成すると共に、この半導
   体基板の前記第１領域と異なる第２領域の主面に前記容
   量素子の第１電極を形成する工程と、この第２領域の第
   １電極上に窒化珪素膜を主体とする誘電体膜を形成する
   工程と、この誘電体膜上、前記カソード領域上の夫々を
   含む半導体基板の全面にパッシベーション膜を形成する
   工程と、このパッシベーション膜の前記カソード領域上
   を除去して第１開口を形成する工程と、この第１開口を
   通して前記カソード領域の表面をスパッタエッチングし
   た後、このカソード領域の表面上に選択的に金属珪化膜
   からなるアノード領域を形成し、ショットキーバリアダ
   イオード素子を形成する工程と、前記パッシベーション
   膜の第２領域の誘電体膜上をウェットエッチングで除去
   し、第２開口を形成する工程と、前記ショットキーバリ
   アダイオード素子のアノード領域に配線を接続すると共
   に、前記第２開口を通して前記誘電体膜上に第２電極を
   形成し、前記容量素子を形成する工程とを備えたことを
   特徴とする半導体集積回路装置の製造方法。 ２、前記パッシベーション膜は、ＣＶＤ法で堆積した酸
   化珪素膜、ＰＳＧ膜又はＳＯＧ法で塗布した酸化珪素膜
   で形成されることを特徴とする請求項１に記載の半導体
   集積回路装置の製造方法。 ３、前記ショットキーバリアダイオード素子はカソード
   領域がｎ型半導体領域、アノード領域がプラチナシリサ
   イド膜で夫々形成され、このショットキーバリアダイオ
   ード素子はバイポーラトランジスタのベース−コレクタ
   間に挿入されることを特徴とする請求項１又は請求項２
   に記載の半導体集積回路装置の製造方法。 ４、前記容量素子は、第１電極がｎ型半導体領域、誘電
   体膜が窒化珪素膜、第２電極がアルミニウム合金膜で夫
   々形成されることを特徴とする請求項１乃至請求項３に
   記載の夫々の半導体集積回路装置の製造方法。