JPH08213475A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

Info

Publication number
JPH08213475A
JPH08213475A JP7019213A JP1921395A JPH08213475A JP H08213475 A JPH08213475 A JP H08213475A JP 7019213 A JP7019213 A JP 7019213A JP 1921395 A JP1921395 A JP 1921395A JP H08213475 A JPH08213475 A JP H08213475A
Authority
JP
Japan
Prior art keywords
semiconductor device
type diffusion
diffusion layer
polysilicon cap
collector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7019213A
Other languages
English (en)
Inventor
Fumihisa Yamamoto
文寿 山本
Atsushi Tominaga
淳 富永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7019213A priority Critical patent/JPH08213475A/ja
Priority to DE19529689A priority patent/DE19529689A1/de
Priority to KR1019960002520A priority patent/KR100204561B1/ko
Publication of JPH08213475A publication Critical patent/JPH08213475A/ja
Priority to US08/890,683 priority patent/US5831328A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233—Integrated injection logic structures [I2L]

Abstract

(57)【要約】 【目的】 ＩＩＬトランジスタの電流増幅率βeffが高
い簡素な配線構造の半導体装置を得る。 【構成】 ＩＩＬトランジスタを含む半導体装置におい
ては、コレクタ領域であるn型拡散層９とアルミ配線１
０のコンタクト部とが、該n型拡散層９に覆いかぶさる
ように形成されたポリシリコンキャップ１１を介して電
気的に接続されている。コレクタ領域用のコンタクトホ
ール８ないしはアルミ配線１０のコンタクト部がコレク
タ領域よりも小寸法とされ、コレクタ領域の間隔を広げ
なくてもコレクタ領域間にアルミ配線を配置することが
できるようになっている。かくして、ＩＩＬトランジス
タのＳc／Ｓbを大きくすることができ、ＩＩＬトランジ
スタの電流増幅率βeffが高められる。また、アルミ配
線１０を多層構造にする必要がなくなり配線構造が簡素
化される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＩＩＬ(Ｉntegrated
Ｉnjection Ｌogic)トランジスタを含む半導体装置及
びその製造方法に関するものである。
【０００２】
【従来の技術】バイポーラ型半導体装置の１つであるＩ
ＩＬトランジスタ(Ｉ2Ｌトランジスタ)は、集積密度を
高くすることができるとともに電力積を小さくすること
ができ、また近年高速度動作が可能となってきているこ
とから注目を集めている。
【０００３】図７は、かかる従来のＩＩＬトランジスタ
の立面断面構造の一例を示す図である。図７において、
１はp型のシリコン基板(半導体基板)であり、２は該シ
リコン基板１の中にアンチモン等を用いて形成されたn
型拡散層であり、３はp型のシリコン基板１及びn型拡散
層２の表面に堆積されたエピタキシャル層である。４は
Ｌocos酸化によって形成された酸化膜であり、５はエピ
タキシャル層３の中に形成された素子分離用p型拡散層
であり、６はＩＩＬトランジスタのベース領域及びイン
ジェクタ領域となるp型拡散層である。また、７はシリ
コン基板１の最上表面に堆積された酸化膜であり、８は
酸化膜７に形成されたコンタクトホールであり、９はＩ
ＩＬトランジスタのコレクタ領域あるいはエミッタ領域
となるn型拡散層である。１０はアルミ配線であり、こ
のアルミ配線１０はコンタクトホール８内に配置された
コンタクト部を含み、各コンタクト部の下端部は夫々対
応するn型拡散層９に電気的に接続されている。なお、n
型拡散層はアンチモンあるいはひ素等を用いて形成さ
れ、p型拡散層はボロン(ほう素)等を用いて形成され
る。
【０００４】そして、図７に示すＩＩＬトランジスタ
は、従来より、例えば図８(a)〜(d)に示すような工程な
いしは手順で製造されている。すなわち、従来のＩＩＬ
トランジスタの製造方法では、図８(a)に示すように、
まずp型のシリコン基板１の表面に５００Å〜１０００
Åの厚さのシリコン酸化膜(図示せず)を形成した上で写
真製版により該シリコン酸化膜をエッチングしてシリコ
ン基板１の一部を露出させ、次に上記の露出した部分に
n型の不純物であるアンチモンを注入した上で１１８０
℃の熱処理を行ってシリコン基板１の中にn型拡散層２
を形成し、この後p型のシリコン基板１及びn型拡散層２
の表面にエピタキシャル層３を３μm以上堆積させる。
【０００５】次に、図８(b)に示すように、エピタキシ
ャル層３の表面にＬocos酸化によって８０００Å〜２０
０００Åの厚さのシリコン酸化膜４を形成する。そし
て、素子分離を行うために、写真製版によりエピタキシ
ャル層３の所定の部分にp型の不純物であるボロンを注
入した上で１１００℃の熱処理を行ってエピタキシャル
層３中に素子分離用p型拡散層５を形成する。さらに、
ＩＩＬトランジスタのベース領域及びインジェクタ領域
を形成するために、写真製版により、エピタキシャル層
３の素子分離された領域内の所定の部分にp型の不純物
であるボロンを注入し、エピタキシャル層３の中にp型
拡散層６を形成する。
【０００６】さらに、図８(c)に示すように、以上の各
加工が施されたシリコン基板１の表面にシリコン酸化膜
７を堆積させた上で、写真製版により該シリコン酸化膜
７をエッチングしてコンタクトホール８を形成する。次
に、ＩＩＬトランジスタのコレクタ領域及びエミッタ領
域を形成するために、写真製版により、p型拡散層６及
びエピタキシャル層３の所定の部分にn型の不純物であ
るひ素を注入した上で１０５０℃の熱処理を行ってn型
拡散層９を形成する。この後、図８(d)に示すように、
以上の加工が施されたシリコン基板１の表面に、ＡlＳi
を５０００Å〜１００００Åの厚さにスパッタした上
で、写真製版によりコンタクト部を含むアルミ配線１０
を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
製造方法で製造された従来のＩＩＬトランジスタにおい
て、平面視で互いに隣合っている２つのコレクタ領域間
にアルミ配線を行おうとすれば、両コレクタ領域間の間
隔すなわち図８(d)中にd2で示されている距離を大きく
しなければならないといった問題がある。例えば、図８
(d)中にＡ2で示されている空隙にさらにアルミ配線を配
置しようとしても、該空隙Ａ2が非常に狭いのでここに
アルミ配線を配置するのは非常にむずかしい。そこで、
該空隙Ａ2にアルミ配線を配置するには、コレクタ領域
の間隔d2を大きくして空隙Ａ2を広くすることが必要と
なる。
【０００８】ところで、一般にコレクタ領域間の間隔を
大きくすると、ＩＩＬトランジスタのベース領域面積Ｓ
bに対するコレクタ領域面積Ｓcの比Ｓc／Ｓbが小さくな
り、これに伴ってＩＩＬトランジスタの電流増幅率βef
fが小さくなる。このため、従来のＩＩＬトランジスタ
では、空隙Ａ2にアルミ配線を配置すると電流増幅率βe
ffが小さくなり、その性能が低下してしまうといった問
題がある。
【０００９】さりとて、コレクタ領域の間隔を大きくし
なければ、アルミ配線１０と同一面に新たなアルミ配線
を配置することができないので、アルミ配置構造を多層
構造(二層構造)にせざるえないが、このようにすると工
程数が増え、製造コストの上昇を招くといった問題があ
る。
【００１０】本発明は、上記従来の問題点を解消するた
めになされたものであって、ＩＩＬトランジスタの電流
増幅率βeffが高くかつ簡素な配線構造を備えた半導体
装置を得ることを目的とする。さらには、かかる半導体
装置を容易に製造することができる工程数の少ない製造
方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達すべく、
本発明の第１の態様は、半導体基板に設けられたベース
領域内に、半導体基板の広がり面方向に並んで複数のコ
レクタ領域が形成され、上記各コレクタ領域に夫々電気
的に接続される複数のコンタクト部を備えた金属配線が
設けられているＩＩＬトランジスタを含む半導体装置に
おいて、対応するコレクタ領域とコンタクト部とが、該
コレクタ領域に覆いかぶさるように形成されたポリシリ
コンキャップを介して電気的に接続されていることを特
徴とするものである。
【００１２】本発明の第２の態様は、第１の態様にかか
る半導体装置において、コレクタ領域配列方向に関し
て、コンタクト部がコレクタ領域よりも小寸法とされて
いることを特徴とするものである。
【００１３】本発明の第３の態様は、第１又は第２の態
様にかかる半導体装置において、ベース領域がp型拡散
層からなり、各コレクタ領域がn型拡散層からなり、各
ポリシリコンキャップがn型ポリシリコンからなること
を特徴とするものである。
【００１４】本発明の第４の態様は、第１〜第３の態様
のいずれか１つにかかる半導体装置において、少なくと
も１つのポリシリコンキャップがＩＩＬトランジスタの
ゲート外まで延設され、このポリシリコンキャップのゲ
ート外に延設された部分に、金属配線のコンタクト部が
接続されていることを特徴とするものである。
【００１５】本発明の第５の態様は、第１〜第４の態様
のいずれか１つにかかる半導体装置において、ポリシリ
コンキャップが、ＩＩＬトランジスタのロジック回路配
線として利用されていることを特徴とするものである。
【００１６】本発明の第６の態様は、第１〜第５の態様
のいずれか１つにかかる半導体装置において、ポリシリ
コンキャップの表面に、スパッタによるシリサイド膜が
形成されていることを特徴とするものである。
【００１７】本発明の第７の態様は、ＩＩＬトランジス
タを含む半導体装置の製造方法であって、半導体基板上
にn型拡散層を形成する工程と、上記n型拡散層を含む半
導体基板上にエピタキシャル層を堆積する工程と、エピ
タキシャル層内に素子分離用p型拡散層を形成する工程
と、エピタキシャル層内にＩＩＬトランジスタのベース
領域となるp型拡散層を形成する工程と、該p型拡散層内
に、夫々ＩＩＬトランジスタのコレクタ領域となる複数
のn型拡散層を、半導体基板の広がり面方向に並べて形
成する工程と、夫々、上記のコレクタ領域となる各n型
拡散層に覆いかぶさるようにして該n型拡散層に接続さ
れる複数のn型ポリシリコンキャップを形成する工程
と、夫々、対応するn型ポリシリコンキャップに接続さ
れるコンタクト部を備えた金属配線を形成する工程とが
含まれていることを特徴とするものである。
【００１８】本発明の第８の態様は、第７の態様にかか
る半導体装置の製造方法において、n型ポリシリコンキ
ャップを形成する工程の直後に、n型ポリシリコンキャ
ップ表面にスパッタによりシリサイド膜を形成する工程
が付加されていることを特徴とするものである。
【００１９】
【作用】本発明の第１の態様によれば、対応するコレク
タ領域とコンタクト部とが、該コレクタ領域に覆いかぶ
さるように形成されたポリシリコンキャップを介して電
気的に接続されているので、コレクタ領域用のコンタク
トホールないしは金属配線のコレクタ領域配列方向の寸
法を、コレクタ領域と同じ寸法に形成する必要がなくな
り、コレクタ領域よりも小寸法とすることが可能とな
る。このため、コレクタ領域の間隔を広げなくても、平
面視でコレクタ領域間に金属配線を配置することが可能
となる。
【００２０】本発明の第２の態様によれば、対応するコ
レクタ領域とコンタクト部とが、該コレクタ領域に覆い
かぶさるように形成されたポリシリコンキャップを介し
て電気的に接続され、かつコレクタ領域配列方向につい
てコンタクト部がコレクタ領域よりも小寸法とされてい
るので、コレクタ領域の間隔を広げなくても、平面視で
コレクタ領域間に金属配線を配置することができる。
【００２１】本発明の第３の態様によれば、基本的には
第１又は第２の態様にかかる半導体装置の場合と同様の
作用が生じる。とくに、ベース領域がp型拡散層からな
り、コレクタ領域がn型拡散層からなり、ポリシリコン
キャップがn型ポリシリコンからなるので、縦型のnpnト
ランジスタと横型のpnpトランジスタとを備えたＩＩＬ
トランジスタに対して上記作用が生じる。
【００２２】本発明の第４の態様によれば、基本的には
第１〜第３の態様のいずれか１つにかかる半導体装置の
場合と同様の作用が生じる。さらに、少なくとも１つの
ポリシリコンキャップがＩＩＬトランジスタのゲート外
まで延設され、このポリシリコンキャップのゲート外に
延設された部分に金属配線のコンタクト部が接続されて
いるので、コレクタ領域間に配置することができる金属
配線の数が多くなる。
【００２３】本発明の第５の態様によれば、基本的には
第１〜第４の態様のいずれか１つにかかる半導体装置の
場合と同様の作用が生じる。さらに、ポリシリコンキャ
ップがＩＩＬトランジスタのロジック回路配線として利
用されているので、ロジック回路の面積が小さくなる。
【００２４】本発明の第６の態様によれば、基本的には
第１〜第５の態様のいずれか１つにかかる半導体装置の
場合と同様の作用が生じる。さらに、ポリシリコンキャ
ップの表面に、スパッタによるシリサイド膜が形成され
ているので、ポリシリコンキャップのシート抵抗値が大
幅に低減される。また、コンタクトホール形成時にポリ
シリコンキャップがエッチングされない。
【００２５】本発明の第７の態様によれば、対応するコ
レクタ領域とコンタクト部とを、該コレクタ領域に覆い
かぶさるように形成されたポリシリコンキャップを介し
て電気的に接続することになるので、コレクタ領域用の
コンタクトホールないしは金属配線のコレクタ領域配列
方向の寸法を、コレクタ領域と同じ寸法に形成する必要
がなくなり、コレクタ領域よりも小寸法とすることがで
きる。このため、コレクタ領域の間隔を広げなくても、
平面視でコレクタ領域間に金属配線を配置することがで
きる。
【００２６】本発明の第８の態様によれば、基本的には
第７の態様にかかる半導体装置の製造方法の場合と同様
の作用が生じる。さらに、n型ポリシリコンキャップが
形成された後に、n型ポリシリコンキャップ表面にスパ
ッタによりシリサイド膜が形成されるので、ポリシリコ
ンキャップのシート抵抗値が大幅に低減される。また、
コンタクトホール形成時にポリシリコンキャップがエッ
チングされない。
【００２７】
【実施例】以下、本発明の実施例を具体的に説明する
が、説明の重複を避けるため、図７及び図８に示す従来
の半導体装置ないしはその製造方法と重複する部分につ
いてはその説明を省略し、主として従来技術と異なる点
について説明する。なお、本発明の実施例を示す図１〜
図６中において、図７及び図８に示す従来の半導体装置
と共通(重複)する部分については、図７及び図８の場合
と同一番号を付している。
【００２８】＜第１実施例＞図１(a)、(b)は、本発明の
第１実施例を示している。図１において、１１はn型ポ
リシリコンからなるポリシリコンキャップである。ここ
で、ポリシリコンキャップ１１は、コレクタ領域又はエ
ミッタ領域であるn型拡散層９に覆いかぶさる(キャップ
する)ように形成されている。そして、ポリシリコンキ
ャップ１１の下面は、対応するn型拡散層９の上面のほ
ぼ全面に接続されている。他方、ポリシリコンキャップ
１１の上面は、対応するアルミ配線１０のコンタクト部
に接続されている。ここで、ポリシリコンキャップ１１
は、npnトランジスタのポリシリエミッタに使われてい
る。そして、コレクタ領域については、コンタクトホー
ル８あるいはアルミ配線１０のコンタクト部(コンタク
トホール８内に配置された部分)は、コレクタ領域配列
方向に関してn型拡散層９(コレクタ領域)よりも可及的
に小寸法(最小寸法)とされている。
【００２９】かかる構成によれば、コレクタ領域の間隔
d1を広げなくても、平面視でコレクタ領域間、例えばＡ
1で示す空隙部にさらにアルミ配線を配置することがで
きる。かくして、ＩＩＬトランジスタのベース領域面積
Ｓbに対するコレクタ領域面積Ｓcの比Ｓc／Ｓbが大きく
なり、このためＩＩＬトランジスタの電流増幅率βeff
が大きくなりその性能が高められる。また、アルミ配線
１０を多層構造にする必要がないのでアルミ配線構造が
簡素化され、半導体装置の製造工程が少なくなりその製
造コストが低減される。
【００３０】＜第２実施例＞図２は、本発明の第２実施
例を示している。図２に示すように、第２実施例では、
１つのポリシリコンキャップ１１がＩＩＬトランジスタ
のゲート外まで延設され、このポリシリコンキャップ１
１のゲート外に延設された部分に、対応するアルミ配線
１０のコンタクト部が接続されている。つまり、第１実
施例では、ＩＩＬトランジスタのコレクタ領域にn型の
ポリシリコンキャップ１１を用いることによりコレクタ
領域のコンタクトホール８ないしはアルミ配線１０のコ
ンタクト部を最小寸法で形成しているが、第２実施例で
はn型のポリシリコンキャップ１１をＩＩＬのゲート外
に引き出してコレクタコンタクトを形成している。かか
る構成によれば、コレクタ領域間に配置することができ
るアルミ配線の数が多くなり、アルミ配線構造が一層簡
素化される。
【００３１】＜第３実施例＞図３は、本発明の第３実施
例を示している。図３に示すように、第３実施例では、
ポリシリコンキャップ１１が、ＩＩＬトランジスタのロ
ジック回路配線として利用されている。つまり、第２実
施例では、n型のポリシリコンキャップ１１をＩＩＬの
ゲートの外に引き出し、引き出した部分にコレクタ用コ
ンタクトホール８を形成しているが、第３実施例ではn
型のポリシリコンキャップ１１をＩＩＬトランジスタの
ロジック回路の配線に使用している。
【００３２】かかる構成によれば、n型のポリシリコン
キャップ１１をロジック回路として用いているのでアル
ミ配線１０を多層構造(２層構造)にする必要性が極めて
小さくなり、半導体装置製造プロセスの工程が削減され
る。また、n型のポリシリコンキャップ１１とアルミ配
線１０とをうまく使い分けることによって、従来はアル
ミ配線１０のために用いていたスペースを減らすことが
できるので、ＩＩＬトランジスタのロジック回路の面積
が小さくなり、半導体装置が簡素化される。
【００３３】＜第４実施例＞図４(a)、(b)は、本発明の
第４実施例を示している。図４(a)、(b)において、１２
はポリシリコンキャップ１１の表面にスパッタにより形
成されたシリサイド膜である。かかる構成によれば、ポ
リシリコンキャップ１１のシート抵抗値が大幅に低減さ
れ、半導体装置の性能が高められる。具体的には、配線
の一部をなすn型のポリシリコンキャップ１１のシート
抵抗値は、シリサイド膜を備えない場合は２００Ω／口
であるが、シリサイド膜１２を備えた場合は５Ω／口に
低減される。また、コンタクトホール形成時にポリシリ
コンキャップ１１がエッチングされないので、該ポリシ
リコンキャップ１１の形状が良くなる。
【００３４】＜第５実施例＞図５(a)〜(d)は、本発明に
かかるＩＩＬトランジスタを含む半導体装置の製造方法
を示している。この半導体装置の製造方法においては、
概ね、シリコン基板１上にn型拡散層２を形成し、該n型
拡散層２を含むシリコン基板１上にエピタキシャル層２
を堆積し、エピタキシャル層３内に素子分離用p型拡散
層５を形成し、エピタキシャル層３内にＩＩＬトランジ
スタのベース領域となるp型拡散層６を形成し、該p型拡
散層６内にＩＩＬトランジスタのコレクタ領域となる複
数のn型拡散層９をシリコン基板１の広がり面方向に並
べて形成し、コレクタ領域となる各n型拡散層９に覆い
かぶさるようにして該n型拡散層９に接続される複数のn
型のポリシリコンキャップ１１を形成し、対応するポリ
シリコンキャップ１１に接続されるコンタクト部を備え
たアルミ配線１０を形成するといった手順で半導体装置
を製造する。
【００３５】具体的には、この半導体装置の製造方法に
おいて図５(a)、(b)に示す工程は、図８(a)、(b)に示す
従来の工程の場合と同一である。しかしながら、この後
は従来の製造方法とは異なり、以下のような工程で半導
体装置が製造される。すなわち、図５(c)に示すよう
に、ＩＩＬトランジスタのベース領域６まで形成された
シリコン基板１(図５(b)の状態)に、写真製版により酸
化膜４のエッチングを行う。そして、ＩＩＬトランジス
タのコレクタ領域９及びエミッタ領域９を形成するため
に、エッチングされた部分にひ素を３〜６×１０15／cm
2注入する。次に、ポリシリコンを堆積させた上でひ素
を３〜６×１０15／cm2注入し、n型のポリシリコンキャ
ップ１１を形成する。
【００３６】次に、シリコン基板１(ウエハ)の最上表面
にシリコン酸化膜７を堆積させ、写真製版により該シリ
コン酸化膜７をエッチングしてコンタクトホール８を形
成する。この後、ＡlＳiをスパッタした上で、写真製版
によりＡlＳiをエッチングしてアルミ配線１０を形成す
る。かくして、ＩＩＬトランジスタ(半導体装置)が完成
する。
【００３７】かかる構成によれば、コレクタ領域用のコ
ンタクトホール８ないしはアルミ配線１０のコンタクト
部のコレクタ領域配列方向の寸法を、コレクタ領域と同
じ寸法に形成する必要がなくなり、コレクタ領域よりも
小寸法とすることができる。このため、コレクタ領域の
間隔を広げなくても、平面視でコレクタ領域間にさらに
アルミ配線を配置することができ、ＩＩＬトランジスタ
のベース領域面積Ｓbに対するコレクタ領域面積Ｓcの比
Ｓc／Ｓbを大きくすることができ、ＩＩＬトランジスタ
の電流増幅率βeffを大きくしてその性能を高めること
ができる。また、アルミ配線１０を多層構造にする必要
がないので、アルミ配線構造を簡素化することができ、
半導体装置の製造工程を少なくすることができその製造
コストを低減することができる。
【００３８】＜第６実施例＞図６(a)〜(d)は、本発明の
第６実施例にかかる半導体装置の製造方法を示してい
る。第６実施例にかかる半導体装置の製造方法において
は、第５実施例にかかる半導体装置の製造方法におけ
る、n型ポリシリコンキャップ１１を形成する工程の直
後に、n型ポリシリコンキャップ１１表面にスパッタに
よりシリサイド膜１２を形成する工程が付加されてい
る。
【００３９】すなわち、まず図６(a)に示すようなＩＩ
Ｌトランジスタのコレクタ領域及びエミッタ領域である
n型拡散層９が形成されたシリコン基板１(ウエハ)の最
上表面にポリシリコンを堆積させる。そして、図６(b)
に示すように、ひ素を３〜６×１０15／cm2注入してn型
のポリシリコンキャップ１１を形成する。次に、ポリシ
リコンキャップの上面にシリサイド膜１２をスパッタす
る。
【００４０】次に、図６(c)に示すように写真製版によ
りシリサイド膜１２を備えたn型のポリシリコンキャッ
プ１１をエッチングして、エミッタ領域とコレクタ領域
をキャップする。この後、第５実施例の場合と同様の処
理を施して、図６(d)に示すような半導体装置を完成さ
せる。
【００４１】かかる構成によれば、ポリシリコンキャッ
プ１１のシート抵抗値が大幅に低減され、半導体装置の
性能が高められる。また、コンタクトホール形成時にポ
リシリコンキャップ１１がエッチングされないので該ポ
リシリコンキャップ１１の形状が良くなる。
【００４２】
【発明の効果】本発明の第１の態様によれば、対応する
コレクタ領域とコンタクト部とが、該コレクタ領域に覆
いかぶさるように形成されたポリシリコンキャップを介
して電気的に接続されているので、コレクタ領域用のコ
ンタクトホールないしは金属配線のコレクタ領域配列方
向の寸法を、コレクタ領域と同じ寸法に形成する必要が
なくなり、コレクタ領域よりも小寸法とすることが可能
となる。このため、コレクタ領域の間隔を広げなくて
も、平面視でコレクタ領域間に金属配線を配置すること
が可能となる。かくして、ＩＩＬトランジスタのベース
領域面積Ｓbに対するコレクタ領域面積Ｓcの比Ｓc／Ｓb
を大きくすることが可能となり、ＩＩＬトランジスタの
電流増幅率βeffを大きくしてその性能を高めることが
可能となる。また、金属配線を多層構造にする必要がな
いので、金属配線構造を簡素化することが可能となり、
半導体装置の製造工程を少なくすることが可能となり、
その製造コストを低減することが可能となる。
【００４３】本発明の第２の態様によれば、対応するコ
レクタ領域とコンタクト部とが、該コレクタ領域に覆い
かぶさるように形成されたポリシリコンキャップを介し
て電気的に接続され、かつコレクタ領域配列方向につい
てコンタクト部がコレクタ領域よりも小寸法とされてい
るので、コレクタ領域の間隔を広げなくても、平面視で
コレクタ領域間に金属配線を配置することができる。か
くして、ＩＩＬトランジスタのベース領域面積Ｓbに対
するコレクタ領域面積Ｓcの比Ｓc／Ｓbが大きくなり、
このためＩＩＬトランジスタの電流増幅率βeffが大き
くなりその性能が高められる。また、金属配線を多層構
造にする必要がないので金属配線構造が簡素化され、半
導体装置の製造工程が少なくなりその製造コストが低減
される。
【００４４】本発明の第３の態様によれば、基本的には
第１又は第２の態様にかかる半導体装置の場合と同様の
効果が得られる。とくに、ベース領域がp型拡散層から
なり、コレクタ領域がn型拡散層からなり、ポリシリコ
ンキャップがn型ポリシリコンからなるので、縦型のnpn
トランジスタと横型のpnpトランジスタとを備えたＩＩ
Ｌトランジスタに対して上記効果が得られる。
【００４５】本発明の第４の態様によれば、基本的には
第１〜第３の態様のいずれか１つにかかる半導体装置の
場合と同様の効果が得られる。さらに、少なくとも１つ
のポリシリコンキャップがＩＩＬトランジスタのゲート
外まで延設され、このポリシリコンキャップのゲート外
に延設された部分に金属配線のコンタクト部が接続され
ているので、コレクタ領域間に配置することができる金
属配線の数が多くなり、金属配線構造が一層簡素化され
る。
【００４６】本発明の第５の態様によれば、基本的には
第１〜第４の態様のいずれか１つにかかる半導体装置の
場合と同様の効果が得られる。さらに、ポリシリコンキ
ャップがＩＩＬトランジスタのロジック回路配線として
利用されているので、ロジック回路の面積が小さくな
り、半導体装置が簡素化される。
【００４７】本発明の第６の態様によれば、基本的には
第１〜第５の態様のいずれか１つにかかる半導体装置の
場合と同様の効果が得られる。さらに、ポリシリコンキ
ャップの表面に、スパッタによるシリサイド膜が形成さ
れているので、ポリシリコンキャップのシート抵抗値が
大幅に低減され、半導体装置の性能が高められる。ま
た、コンタクトホール形成時にポリシリコンキャップが
エッチングされないので、ポリシリコンキャップの形状
が良くなる。
【００４８】本発明の第７の態様によれば、対応するコ
レクタ領域とコンタクト部とを、該コレクタ領域に覆い
かぶさるように形成されたポリシリコンキャップを介し
て電気的に接続することになるので、コレクタ領域用の
コンタクトホールないしは金属配線のコレクタ領域配列
方向の寸法を、コレクタ領域と同じ寸法に形成する必要
がなくなり、コレクタ領域よりも小寸法とすることがで
きる。このため、コレクタ領域の間隔を広げなくても、
平面視でコレクタ領域間に金属配線を配置することがで
き、ＩＩＬトランジスタのベース領域面積Ｓbに対する
コレクタ領域面積Ｓcの比Ｓc／Ｓbを大きくすることが
でき、ＩＩＬトランジスタの電流増幅率βeffを大きく
してその性能を高めることができる。また、金属配線を
多層構造にする必要がないので、金属配線構造を簡素化
することができ、半導体装置の製造工程を少なくするこ
とができその製造コストを低減することができる。
【００４９】本発明の第８の態様によれば、基本的には
第７の態様にかかる半導体装置の製造方法の場合と同様
の効果が得られる。さらに、n型ポリシリコンキャップ
が形成された後に、n型ポリシリコンキャップ表面にス
パッタによりシリサイド膜が形成されるので、ポリシリ
コンキャップのシート抵抗値が大幅に低減され、半導体
装置の性能が高められる。また、コンタクトホール形成
時にポリシリコンキャップがエッチングされないので、
ポリシリコンキャップの形状が良くなる。
【図面の簡単な説明】
【図１】 (a)、(b)は夫々、本発明の第１実施例にかか
るＩＩＬトランジスタの立面断面図と平面図とである。
【図２】 本発明の第２実施例にかかるＩＩＬトランジ
スタの平面図である。
【図３】 本発明の第３実施例にかかるＩＩＬトランジ
スタの平面図である。
【図４】 (a)、(b)は夫々、本発明の第４実施例にかか
るＩＩＬトランジスタの立面断面図と平面図とである。
【図５】 (a)〜(d)は、本発明の第５実施例にかかるＩ
ＩＬトランジスタの製造方法を示す図である。
【図６】 (a)〜(d)は、本発明の第６実施例にかかるＩ
ＩＬトランジスタの製造方法を示す図である。
【図７】 従来のＩＩＬトランジスタの立面断面図であ
る。
【図８】 (a)〜(d)は、従来のＩＩＬトランジスタの製
造方法を示す図である。
【符号の説明】
１ シリコン基板、２ n型拡散層、３ エピタキシャ
ル層、４ 酸化膜、５ 素子分離用p型拡散層、６ p型
拡散層、７ シリコン酸化膜、８ コンタクトホール、
９ n型拡散層、１０ アルミ配線、１１ ポリシリコ
ンキャップ、１２ シリサイド膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に設けられたベース領域内
    に、半導体基板の広がり面方向に並んで複数のコレクタ
    領域が形成され、上記各コレクタ領域に夫々電気的に接
    続される複数のコンタクト部を備えた金属配線が設けら
    れているＩＩＬトランジスタを含む半導体装置におい
    て、 対応するコレクタ領域とコンタクト部とが、該コレクタ
    領域に覆いかぶさるように形成されたポリシリコンキャ
    ップを介して電気的に接続されていることを特徴とする
    半導体装置。
  2. 【請求項２】 請求項１に記載された半導体装置におい
    て、 コレクタ領域配列方向に関して、コンタクト部がコレク
    タ領域よりも小寸法とされていることを特徴とする半導
    体装置。
  3. 【請求項３】 請求項１又は請求項２に記載された半導
    体装置において、 ベース領域がp型拡散層からなり、各コレクタ領域がn型
    拡散層からなり、各ポリシリコンキャップがn型ポリシ
    リコンからなることを特徴とする半導体装置。
  4. 【請求項４】 請求項１〜請求項３のいずれか１つに記
    載された半導体装置において、 少なくとも１つのポリシリコンキャップがＩＩＬトラン
    ジスタのゲート外まで延設され、このポリシリコンキャ
    ップのゲート外に延設された部分に、金属配線のコンタ
    クト部が接続されていることを特徴とする半導体装置。
  5. 【請求項５】 請求項１〜請求項４のいずれか１つに記
    載された半導体装置において、 ポリシリコンキャップが、ＩＩＬトランジスタのロジッ
    ク回路配線として利用されていることを特徴とする半導
    体装置。
  6. 【請求項６】 請求項１〜請求項５のいずれか１つに記
    載された半導体装置において、 ポリシリコンキャップの表面に、スパッタによるシリサ
    イド膜が形成されていることを特徴とする半導体装置。
  7. 【請求項７】 ＩＩＬトランジスタを含む半導体装置の
    製造方法であって、 半導体基板上にn型拡散層を形成する工程と、 上記n型拡散層を含む半導体基板上にエピタキシャル層
    を堆積する工程と、 エピタキシャル層内に素子分離用p型拡散層を形成する
    工程と、 エピタキシャル層内にＩＩＬトランジスタのベース領域
    となるp型拡散層を形成する工程と、 該p型拡散層内に、夫々ＩＩＬトランジスタのコレクタ
    領域となる複数のn型拡散層を、半導体基板の広がり面
    方向に並べて形成する工程と、 夫々、上記のコレクタ領域となる各n型拡散層に覆いか
    ぶさるようにして該n型拡散層に接続される複数のn型ポ
    リシリコンキャップを形成する工程と、 夫々、対応するn型ポリシリコンキャップに接続される
    コンタクト部を備えた金属配線を形成する工程とが含ま
    れていることを特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項７に記載された半導体装置の製造
    方法において、 n型ポリシリコンキャップを形成する工程の直後に、n型
    ポリシリコンキャップ表面にスパッタによりシリサイド
    膜を形成する工程が付加されていることを特徴とする半
    導体の製造方法。
JP7019213A 1995-02-07 1995-02-07 半導体装置とその製造方法 Pending JPH08213475A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7019213A JPH08213475A (ja) 1995-02-07 1995-02-07 半導体装置とその製造方法
DE19529689A DE19529689A1 (de) 1995-02-07 1995-08-11 Halbleitervorrichtung und Herstellungsverfahren derselben
KR1019960002520A KR100204561B1 (ko) 1995-02-07 1996-02-02 반도체장치 및 그의 제조방법
US08/890,683 US5831328A (en) 1995-02-07 1997-07-09 Semiconductor device and manufacturing method of the device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7019213A JPH08213475A (ja) 1995-02-07 1995-02-07 半導体装置とその製造方法

Publications (1)

Publication Number Publication Date
JPH08213475A true JPH08213475A (ja) 1996-08-20

Family

ID=11993100

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7019213A Pending JPH08213475A (ja) 1995-02-07 1995-02-07 半導体装置とその製造方法

Country Status (4)

Country Link
US (1) US5831328A (ja)
JP (1) JPH08213475A (ja)
KR (1) KR100204561B1 (ja)
DE (1) DE19529689A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1646084A1 (en) * 2004-10-06 2006-04-12 Infineon Technologies AG A method in the fabrication of an integrated injection logic circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2624547A1 (de) * 1976-06-01 1977-12-15 Siemens Ag Verstaerkerstufe zur stromversorgung von i hoch 2 l-schaltungen
US4338622A (en) * 1979-06-29 1982-07-06 International Business Machines Corporation Self-aligned semiconductor circuits and process therefor
NL8103031A (nl) * 1980-08-04 1982-03-01 Fairchild Camera Instr Co Werkwijze voor het vervaardigen van een geintegreerde logische injectiecel met zelfgecentreerde collector en basis en gereduceerde basisweerstand en cel vervaardigd volgens deze werkwijze.
DE3045922A1 (de) * 1980-12-05 1982-07-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus siliziden oder aus silizid-polysilizium bestehenden schichten durch reaktives sputteraetzen
JPS6127669A (ja) * 1984-07-18 1986-02-07 Hitachi Ltd 半導体装置
US4980304A (en) * 1990-02-20 1990-12-25 At&T Bell Laboratories Process for fabricating a bipolar transistor with a self-aligned contact
JPH04162668A (ja) * 1990-10-26 1992-06-08 Hitachi Ltd 半導体装置およびその製造方法
US5241203A (en) * 1991-07-10 1993-08-31 International Business Machines Corporation Inverse T-gate FET transistor with lightly doped source and drain region

Also Published As

Publication number Publication date
US5831328A (en) 1998-11-03
DE19529689A1 (de) 1996-08-08
KR100204561B1 (ko) 1999-06-15

Similar Documents

Publication Publication Date Title
US6573146B2 (en) Methods of manufacturing complementary bipolar transistors
US7547948B2 (en) Semiconductor device including bipolar junction transistor with protected emitter-base junction
US4385433A (en) Method of forming metal silicide interconnection electrodes in I2 L-semiconductor devices
US4404738A (en) Method of fabricating an I2 L element and a linear transistor on one chip
JPS61210662A (ja) 半導体構成体
US5100812A (en) Method of manufacturing semiconductor device
JPH08316333A (ja) 半導体装置およびその製法
GB2183093A (en) Electrode arrangement for a bipolar transistor
JP2905216B2 (ja) 高性能バイポーラ構造製造方法
JPH02101747A (ja) 半導体集積回路とその製造方法
KR100400860B1 (ko) 폴리실리콘 전극을 가지는 반도체 소자의 제조 방법
US5280188A (en) Method of manufacturing a semiconductor integrated circuit device having at least one bipolar transistor and a plurality of MOS transistors
JPH08213475A (ja) 半導体装置とその製造方法
JPH10335344A (ja) 自己整合型ダブルポリシリコンバイポーラトランジスタ及びその製造方法
JPH04355958A (ja) 半導体装置およびその製造方法
JPH0582772A (ja) 半導体装置及びその製造方法
JPH07130898A (ja) 半導体装置およびその製造方法
JPH0254662B2 (ja)
JP2504529B2 (ja) バイポ―ラ形薄膜半導体装置
JPH0878433A (ja) 半導体装置
JPH0420263B2 (ja)
JPH02135770A (ja) 半導体集積回路
JP2715448B2 (ja) 半導体装置の製造方法
JPH0645620A (ja) 半導体装置
JPH0157506B2 (ja)