NL8103031A - Werkwijze voor het vervaardigen van een geintegreerde logische injectiecel met zelfgecentreerde collector en basis en gereduceerde basisweerstand en cel vervaardigd volgens deze werkwijze. - Google Patents

Werkwijze voor het vervaardigen van een geintegreerde logische injectiecel met zelfgecentreerde collector en basis en gereduceerde basisweerstand en cel vervaardigd volgens deze werkwijze. Download PDF

Info

Publication number
NL8103031A
NL8103031A NL8103031A NL8103031A NL8103031A NL 8103031 A NL8103031 A NL 8103031A NL 8103031 A NL8103031 A NL 8103031A NL 8103031 A NL8103031 A NL 8103031A NL 8103031 A NL8103031 A NL 8103031A
Authority
NL
Netherlands
Prior art keywords
region
polycrystalline
conductivity type
semiconductor
lateral
Prior art date
Application number
NL8103031A
Other languages
English (en)
Original Assignee
Fairchild Camera Instr Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Camera Instr Co filed Critical Fairchild Camera Instr Co
Publication of NL8103031A publication Critical patent/NL8103031A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233—Integrated injection logic structures [I2L]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

I VO 2082
Werkwijze voor het vervaardigen van een geïntegreerde logische in-jectiecel met zelfgecentreerde collector en basis en gereduceerde basisweerstand en cel vervaardigd volgens deze werkwijze.
De uitvinding heeft in het algemeen betrekking op halfgelei-dertechnologie en geïntegreerde keten-stelsels en meer in het bij- . zonder op een geïntegreerde logische injectiecel en een werkwijze voor het vervaardigen daarvan.
j 5 Geïntegreerde injectielogica is een eenvoudige vorm van bi polaire logica, waarbij PNP- en NPN-transistoren een poort vormen, waarbij één transistor de basis- of aandrijfstroom injecteert om de conductantie van de andere transistor te regelen. Bij geïntegreerde logische injectiecellen zijn de transistorstelsels ver-: 10:· smolten, waarbij de injectortransistor lateraal over het oppervlak van een inrichtingscel is gevormd en de conductantie van een of meer complementaire transistoren, die verticaal in de cel zijn georiënteerd, regelt.
Met oxyde geïsoleerde geïntegreerde logische injectiecellen /15, zijn beschreven in het Amerikaanse octrooischrift 3.962.717 en besproken door Hennig, Hingarh, G’Brien en Verhofstadt in "Iso-planar Integrated Injection Logic" in Journal of Solid State Circuits, vol. SC 12, No.2, april 1977. Inherente voordelen van de met oxyde geïsoleerde geïntegreerde logische injectiecel omvat-20 ten de gereduceerde afmetingen van ketenelementen, de eenvoudige vervaardigingsprocessen en de geringe vereiste energie. Tot nu toe evenwel is een beperking, welke inherent is aan een geïntegreerde logische injectiecel met twee of meer componenten, het compromis tussen basisweerstand en de afmeting van de inrichtingscel. Meer in 25 het bijzonder is de basisweerstand gereduceerd door de afmeting van het extrinsieke basisgebied te vergroten, waardoor ook de afmeting van de inrichtingscel en de bijbehorende capaciteit wordt vergroot.
81 03 0 3 1 I Ή : ' : 1 ! '! ' - 2 - i
Een oogmerk van de uitvinding is derhalve het verschaffen van een verbeterd geïntegreerd logisch injectiepoortstelsel.
Een ander doel van de uitvinding is het verschaffen van een ; geïntegreerd logisch injectiestelsel met gereduceerde afmeting en 5 ' gereduceerde basisweerstand.
Weer een ander oogmerk van de uitvinding is het verschaffen van een werkwijze voor het vervaardigen van een geïntegreerd logisch injectiestelsel met een zelfgecentreerde collector en basis.
De uitvinding beoogt voorts te voorzien in een werkwijze 10 : voor het onderling verbinden van de basisgebieden van een geïnte greerde logische injectiecel zonder dat de afmetingen van het extrinsieke basisgebied worden vergroot.
Een kenmerk.van de uitvinding is gelegen in de geleidende baan met geringe weerstand op het oppervlak van een geïntegreerde :15 | logische, injectiecel, welke baan de basisgebieden van de verticale transistoren met elkaar verbindt.
In het kort wordt volgens de uitvinding een laterale PNP-transistor in een eerste oppervlaktegedeelte van een inrichtings-gebied van een halfgeleiderlichaam gevormd en’ wordt een aantal ver-20 ticale NRN-transistoren in serie op een afstand van de laterale PNP-transistor gescheiden, waarbij een transistorgebied van elk van de verticale NPIM-transistoren tegen het oppervlak van het in-richtingsgebied stuit. Aan het oppervlak van het inrichtingsgebied is een eerste aantal geleidende lijnen aanwezig, waarbij elk van 25 het eerste aantal lijnen elektrisch contact maakt met een van de transistorgebieden. Op het eerste aantal geleidende lijnen is een . isolerend materiaal aanwezig en op het eerste aantal geleidende lijnen en op de transistorgebieden is een tweede geleidende lijn aanwezig, waarbij het isolerende materiaal de tweede geleidende 30 lijn elektrisch ten opzichte van het eerste aantal geleidende lij nen isoleert. De tweede geleidende lijn contacteert elektrisch op-pervlaktegedeelten van het inrichtingsgebied tussen de transistorgebieden, waardoor een onderlinge verbinding met geringe weerstand tussen de intrinsieke basisgebieden van de verticale PNP-transisto-35 ren wordt verschaft.
“ 8103031 t s ; ·" .
i . - 3 - ! i
Bij de vervaardiging van een geïntegreerd logisch injectie-stelsel volgens de uitvinding wordt een eerste polykristallijne halfgeleiderlaag op het oppervlak van het inrichtingsgebied gevormd en wordt op de eerste polykristallijne halfgeleiderlaag een doteer-5 middelmaskeerlaag gevormd. Gedeelten van de doteermiddelmaskeerlaag worden verwijderd en een doteermiddel van het N-type wordt via de vrij liggende eerste polykristallijne laag in het inrichtingsgebied j gediffundeerd. Daarna wordt het vrij liggende oppervlak van de eer ste polykristallijne halfgeleiderlaag geoxydeerd, waarna de doteer-.10 ' middelmaskeerlaag tezamen met het polykristallijne halfgeleiderma- teriaal onder de doteermiddelmaskeerlaag wordt verwijderd.. De vrij-liggende gedeelten van de resterende eerste polykristallijne laag i worden dan geoxydeerd. Op het inrichtingsgebied en de eerste poly- ‘ kristallijne laag wordt een tweede polykristallijne halfgeleider- 15 laag gevormd, waarbij het halfgeleideroxyde de eerste polykristal lijne halfgeleiderlaag elektrisch ten opzichte van het eerste polykristallijne halfgeleidermateriaal isoleert. Vervolgens wordt op de tweede polykristallijne halfgeleiderlaag waar het basisgebied van de laterale PNP-transistor moet worden gevormd, een doteermid-:20 delmaskeerlaag gevormd en vervolgens wordt een doteermiddel van het P-type via de tweede polykristallijne halfgeleiderlaag in het inrichtingsgebied gediffundeerd waar de tweede polykristallijne halfgeleiderlaag het inrichtingsgebied contacteert, waarbij het doteermiddel van het P-type de emitter- en collectorelementen van de la-25 terale PNP-transistor vormt en voorziet in een onderlinge verbin ding met geringe weerstand van de basisgebieden van de verticale NPN-transistoren. De vrij liggende tweede polykristallijne laag wordt geoxydeerd en de doteermiddelmaskeerlaag en het niet-gedoteerde polykristallijne halfgeleidermateriaal worden verwijderd. Het vrij-30 liggende oppervlak van het halfgeleidermateriaal van het N-type wordt daarna geoxydeerd.
Bij een voorkeursuitvoeringsvorm bestaat het polykristallijne halfgeleidermateriaal uit polysilicium en omvat de doteermiddelmas-keerlaag siliciumnitride.
35 De uitvinding zal onderstaand nader worden toegelicht onder 8103031 S - 4 - i ! t j ί i ; verwijzing naar de tekening. Daarbij toont: fig.1 een schema van een geïntegreerde logische injectie- • poort; ; fig.2 een bovenaanzicht van een gebruikelijke geïntegreerde i Si logische injectiecel; fig.3 een bovenaanzicht van een uitvoeringsvorm van een ge- j integreerde logische injectiecel volgens de uitvinding; en fig.4 - 9 zijaanzichten in doorsnede ter illustratie van de stappen bij de vervaardiging van een geïntegreerde logische injec- i 10 tiecel volgens de uitvinding.
In de tekening toont fig.1 een elektrisch schema van een ge- 2 integreerde logische injectiecel (I U met drie componenten. De in-I ; jectortransistor 10, normaliter een PNP-transistor, die lateraal t - in een inrichtingscel aanwezig is, bezit een emitter, welke is ver- i . · I 15 bonden met een injectorklem 12, terwijl de collector van de tran- | sistor met een basisingang 14 is verbonden, het laterale transistor- stelsel 10 is versmolten met een aantal verticale NPN-transistoren 16, 18en 20, waarbij de collector van de PNP-transistor 10 integraal is met de bases van de transistoren 16, 18 en 20, en de basis 20 van de transistor 10 integraal is met de emitters van de transisto ren 16, 18 en 20. De collectorklemmen van de verticale transistoren 16, 18 en 20 zijn resp. met poortuitgangsklemmen 22, 24 en 26 verbonden.
Zoals boven is besproken, is een inherente beperking, die 25 aan de geïntegreerde logische cel met twee of meer componenten wordt opgelegd, de intrinsieke basisweerstand 28, 30 en 32 parallel aan de extrinsieke basisweerstand 128, 130 en 132 van de verticale transistoren. Hoe groter de basisweerstand is, des te trager verloopt de werking van de logische cel. Door evenwel de basisweer-30 stand met de extrinsieke weerstand 128, 130, 132 te reduceren, wordt een parasitaire basis-collectorcapaciteit 127, 129, 131 en 133 in het stelsel geïntroduceerd.
2
Tot nu toe is de basisweerstand van een I L-cel gereduceerd door in de inrichtingscel zogenaamde geleidende zijrailsba-35 nen aan te brengen. Fig.2 toont een bovenaanzicht van een gebruike- 81 0 3 0 3 1 I—1—!--—---------------------------------------------- I ! · 5 - 2 lijke I L-inrichtingscel, welke overeenkomt met het schema van fig.1. Bij een met oxyde geïsoleerd of isoplanair stelsel wordt de in het algemeen bij 30 aangegeven inrichtingscel bepaald door di-elektrisch materiaal 32, dat zich door een epitaxiale laag op een 5 ; halfgeleidersubstraat uitstrekt en het inrichtingsgebied 30 om- 1 geeft. De emitter- en collectorgebieden van de PNP-transistor 10 worden gevormd door P+ diffusies in het oppervlak van het inrichtingsgebied 30 en de collectors 22, 24 en 26 van de verticale NPN-. transistoren worden bepaald door N+ diffusies in het oppervlak 10 : van het inrichtingsgebied, zoals is aangegeven. Teneinde de basis- ; weerstand van de NPN-transistoren te reduceren', worden de zijrails i 23 en 25 verschaft door P+ gebieden, die ter weerszijden van de N+ collectors 22, 24, 26 zijn gediffundeerd, waardoor de intrinsieke . i j basisgebieden van de NPN-transistoren worden verbonden met een ex- • 15 trinsiek basisgebied met geringe geleiding. Door het aanbrengen van de geleidende zijrailsbanen 23 en 25 wordt evenwel het opper-vlaktegebied van de inrichtingscel 30 vergroot, waardoor de inherente capaciteit van de cel wordt vergroot en de schakelsnelheid daarvan wordt gereduceerd.
20 Volgens de uitvinding worden de zijrails van de gebruikelij- 2 ke I L-cel geëlimineerd en wordt een elektrisch geleidende baan over het oppervlak van de cel verschaft teneinde de intrinsieke basisgebieden van de verticale transistoren onderling te verbinden zonder dat een parasitaire capaciteit wordt geïntroduceerd.
25 In fig.3 vindt men een uitvoeringsvorm van een cel volgens de uitvinding. Ook hier heeft de cel een opbouw, als aangegeven in fig.1 en voor overeenkomstige elementen zijn overeenkomstige verwijzingen gebruikt. Een aantal geleidende lijnen 34, 36 en 38 bevindt zich op de N+ gebieden 22, 24 en 26 en staat in elektrisch 30 contact daarmede. Bij voorkeur bestaan geleidende lijnen 34, 36, 38 uit gedoteerd polykristallijn silicium via welk materiaal het doteermiddel wordt gediffundeerd teneinde de N+ gebieden 22, 24 en 26 van de transistoren 16, 18, 20 te vormen, zoals later zal worden beschreven. Op de cel 30 en de geleidende lijnen 34, 36, 35 38 bevindt zich nog een geleidende laag 40, waarbij een diëlektrisch 81 03 03 1 ί : - 6 - materiaal, zoals siliciumoxyde de lijnen isoleert. De geleidende lijn 40 bestaat bij voorkeur uit P-gedoteerd polykristallijn silicium, dat elektrisch contact maakt met het P+ gebied 14 van de laterale PNP-transistor 10 en tevens contact maakt met het oppervlak ' 5 : van de cel en sterk gedoteerde P+ gebieden 42 en 44, die tussen de N* gebieden 22, 24 en 26 zijn gelegen, zoals is aangegeven.
De p+ gebieden 42, 44 en 46 worden tezamen met het P+ gebied 14 gevormd door een doteermiddel van het P-type door de polykristal-lijne laag 40 te diffunderen, zoals later zal worden beschreven.
10 Derhalve vóórziet de sterk gedoteerde geleidende laag 40 in een baan met kleine weerstand, die de intrinsieke P-gebieden van de • ! ! verticale NPN-transistoren 16, 18 en 20 in serie verbindt, waar door de basisweerstand 128, 130, 132 (als aangegeven in fig.1) wordt ' gereduceerd tot een waarde, welke veel kleiner is dan bij de be- 15 kende zijrails en zonder dat een significante parasitaire capaciteit wordt geïntroduceerd. De waarde van de basisweerstand is nu afhankelijk, van de breedte van de laag 40, welke kan worden vergroot zonder dat de basis-collectorcapaciteit op een schadelijke wijze wordt beïnvloed. Voorts wordt door het elimineren van de zijrails het ;20 oppervlaktegebied van de inrichtingscel 30 gereduceerd.
De wijze van vervaardigen van het geïntegreerde logische in-jectiestelsel volgens fig.3 onder gebruik van een bepaalde reeks gebruikelijke halfgeleiderbehandelingsstappen is weergegeven in de doorsneden van het celstelsel in fig.4 - 9. Zoals uit fig.4 2 25 blijkt, wordt de I L-cel vervaardigd in een halfgeleiderlichaam, 16 voorzien van een P-gedoteerde substraat 50 (b.v. 10 booratomen per cm3] met in het opprvlak daarvan gevormd een sterk gedoteerd N+ 19 3 gebied 52 (b.v. 10 arseenatomen per cm ], waarbij een epitaxiale 16 3 N-laag 54 (b.v. 10 arseenatomen per cm) is gegroeid op het op- 30 pervlak van de substraat 50, dat zich boven het sterk gedoteerde N+ gebied 52 bevindt. Een laag van siliciumoxyde 56 strekt zich door de epitaxiale laag uit en omgeeft het epitaxiale materiaal op het N+ gebied 52, dat het inrichtingsgebied in het halfgeleiderli-2 chaam voor de I L-cel omvat. Ionen van het P-type zoals boor, wor-35 den in dé epitaxiale laag 54 geïmplanteerd voor het verschaffen van 8103031 • i - 7 - ; het intrinsieke basisgebied van de verticale NPN-transistoren.
: 12 3
Een dosis van de orde van 10 booratomen per cm wordt bij een spanning van 190 keV geïmplanteerd.
Zoals uit fig.5 blijkt, wordt een intrinsieke laag van poly- 5 kristallijn silicium 60 op het oppervlak van het halfgeleiderli- chaam gevormd en vervolgens wordt een laag van siliciumnitride 62 op het oppervlak van de polysiliciumlaag 60 gevormd. Onder toepas- [ sing van gebruikelijke fotolakmaskeer- en chemische etsmethoden worden vensters gevormd door gedeelten van het siliciumnitride 62 :10 : te verwijderen teneinde de plaatsen voor de geleidende lijnen 34, j 36, 30 van fig.3 te bepalen, en wordt een doteermiddel van het N- type, zoals arseen, via de polysiliciumlaaggebieden 63, 64 en 65 gediffundeerd om de N+ gebieden 66, 60 en 70 in het oppervlak van de epitaxiale laag 54 te vormen. De eerder geïmplanteerde, boorionen :.15 ; in het P-gebied 58 scheiden de N+ gebieden en het daarondergele- gen N-gebied van de epitaxiale laag 54.
Na de diffusie van het doteermiddel van het N-type in de gebieden 66, 68 en 70, wordt het vrij liggende oppervlak van de poly-kristallijne laag 60 geoxydeerd voor het vormen van het silicium-20 oxyde 72, 74 en 76. Vervolgens wordt het siliciumnitride 62 verwij derd en wordt het vrij liggende oppervlak van de polysiliciumlaag 60 verwijderd door een preferentieel etsmiddel, dat het siliciurrr oxyde 72, 74, 76 niet aantast. Door het resulterende etsen van het polysilicium worden de siliciumoxydekappen 72, 74, 76 ondersneden, 25 waardoor de breedte van het N+ polysilicium, dat zich op de gedif fundeerde. gebieden 66, 68 en 70 bevindt, wordt gereduceerd. Daarna worden het vrij liggende oppervlak van de epitaxiale laag 54 en de vrijliggende zijwanden van het N+ polysilicium geoxydeerd met het siliciumoxyde, dat het N+ polysilicium 63, 64, 65 boven de N+ gebie-30 den 66, 68 en 70 omsluit. Vervolgens wordt door een selectieve ets- methode, zoals plasma-etsen, het siliciumoxyde van het oppervlak van de epitaxiale laag 54 verwijderd, waarbij het siliciumoxyde 73, 75, 77 om het N+ polysilicium, dat zich boven de N+ gebieden 66, 68 en 70 bevindt, intact wordt gelaten, zoals aangegeven in fig.3.
35 Zoals uit fig,7 blijkt, wordt een tweede intrinsieke poly- 81 0 3 0 3 1 ! Γ*~" .
! - s -
Kristallijne siliciumlaag 80- op het oppervlak van hét halfgeleider-! lichaam gevormd, waarbij op het oppervlak van de polysiliciumlaag 80 een siliciumnitridelaag wordt gevormd. Vervolgens wordt het si-liciumnitride verwijderd behoudens wat betreft het gebied 82, S: dat zich boven de inrichtingscel bevindt waar het basisgebied van de laterale PNP-transistor moet worden gevormd. Zoals aangegeven in fig.8 wordt daarna een doteermiddel van het P-type, zoals boor, via het vrij liggende oppervlak van de polysiliciumlaag 80 tijdens de oxydatie gediffundeerd teneinde een P+ emitter 84 en een P+ col-;io ' lector 86 van de laterale PNP-transistor en de oxydelaag 83 te vor- .men. Hét doteermiddel van het P-type diffundeert ook via de polysiliciumlaag 80 in het oppervlak van de epitaxiale laag tussen de . : N+ gebieden 66,. 68 en 70 voor het vormen van de P+ gebieden 88, 90 en 92. Derhalve verbindt de P-gedoteerde polykristallijne laag 80 15 de collector 86 van de PNP-transistor met de intrinsieke basisge bieden van de verticale NPN-transistoren via de contacten 88, 90, 92 tussen de oppervlakte-georiënteerde collectors 66, 68 en 70, van de verticale NPN-transistoren.
Het voltooide transistorstelsel is weergegeven in fig.9, 20 : waarbij het siliciumnitridegebied 82 en het daaronder gelegen poly- silicium zijn verwijderd en een passiverende siliciumoxydelaag 94 langs thermische weg is gegroeid, welke laag aansluit op de oxyde- 2 laag 83 op het oppervlak van de I L-inrichting. Via de siliciumoxydelaag 94 wordt een injectorcontact 96 tot stand gebracht met het 25 P-gedoteerde polysilicium 80, dat zich boven het P+ gebied 84 be vindt. De contacten met de N+ collectors van de verticale NPN-transistoren worden tot stand gebracht met de geleidende lijnen 63, 64 en 65, zoals aangegeven in fig.3.
Een met oxyde geïsoleerde geïntegreerde logische injectie-30 cel volgens de uitvinding heeft minder dan de helft van de afmeting van de gebruikelijke cel en bezit een poortvertraging, welke minder dan de helft van die van de gebruikelijke cel is. Derhalve vormt een geïntegreerde logische injectiecel volgens de uitvinding een belangrijke verbetering wat afmeting en snelheid betreft ten op-35 zichte van de gebruikelijke geïntegreerde logische injectiecel.
............ 81 03 0 3 1

Claims (22)

1. Halfgeleiderstelsel, waarbij een halfgeleiderlichaam langs een oppervlak daarvan is voorzien van een inrichtingsgebied, in het inrichtingsgebied langs het oppervlak een laterale transistor aanwezig is, in het inrichtingsgebied een aantal verticale transisto- : 5 ren aanwezig is, en elke verticale transistor is voorzien van een eerste stroom geleidend gebied langs het oppervlak, dat in laterale richting op een afstand is gelegen van het eerste gebied van elke andere verticale transistor, gekenmerkt door een even groot aantal eerste elektrisch geleidende lijnen, die op een basis van j 10 .1 1 op 1 overeenkomen met de eerste gebieden, waarbij elke eerste ( lijn aan het oppervlak in aanraking met het overeenkomstige eerste gebied is gelegen, een gelijk aantal elektrisch isolerende bekledingen, die op een basis van 1 op 1 met de eerste lijnen overeenkomen, waarbij elke bekleding op de overeenkomstige eerste lijn 15 is gelegen en zich naar het eerste oppervlak uitstrekt teneinde zich boven een laterale begrenzing daarlangs van het overeenkomstige eerste gebied doch op een afstand van elke andere bekleding langs het oppervlak te liggen, en een tweede elektrisch geleidende lijn, die zich boven de eerste lijnen bevindt, daarvan en van de 20 eerste gebieden door de bekledingen is gescheiden , contact maakt met hetoppervlak tussen elk paar van de het dichtst bij elkaar gelegen bekledingen, en contact maakt met een eerste stroomgeleidend gebied van de laterale transistor.
2. Halfgeleiderstelsel volgens conclusie 1, met het kenmerk, 25 dat elke verticale transistor is voorzien van een stroombesturings- gebied met een gekozen geleidingstype, dat hetzelfde is als dat van het eerste gebied van de laterale transistor.
3. Halfgeleiderstelsel volgens conclusie 2, met het kenmerk, dat elk stroombesturingsgebied deel uitmaakt van een continu samen- 30 gesteld gebied van het gekozen geleidingstype, dat op het eerste gebied van de laterale transistor aansluit en met de tweede lijn langs het oppervlak tussen elk paar het dichtst bij elkaar gelegen 8103031 - 10 - bekledingen contact maakt.
4. Halfgeleiderstelsel volgens conclusie 3, met het kenmerk, dat een gedeelte van het samengestelde gebied, gelegen langs het oppervlak in aanraking met een tweede lijn en tussen een paar van 5. de eerste gebieden van de verticale transistoren, die het dichtst bij elkaar zijn gelegen, sterker is gedoteerd dan de stroombestu-ringsgebieden.
5. Halfgeleiderstelsel volgens conclusie 2, 3 of 4, met het kenmerk, dat de tweede lijn van het gekozen geleidingstype is en de ; 10 eerste lijnen en de eerste gebieden van de laterale transistoren een geleidingstype hebben tegengesteld aan het gekozen geleidingstype .
6. Halfgeleiderstelsel volgens conclusie 2, 3, 4 of 5, met het kenmerk, dat het gekozen geleidingstype het P-type is. ; 15
7, Halfgeleiderstelsel volgens conclusie 1, 2, 3, 4, 5 of 6, met het kenmerk, dat elke lijn polykristallijn halfgeleidermateri-aal. omvat. .
8. Halfgeleiderstelsel volgens conclusie 1, 2, 3, 4, 5, 6, of 7 met het kenmerk, dat elke transistor een bipolaire transistor is, 20 waarbij elk stroombesturingsgebied een basis vormt.
9. Halfgeleiderstelsel volgens conclusie 8, met het kenmerk, dat elk eerste gebied een collector vormt. 2
10. Geïntegreerde logische halfgeleiderinjectiecel (I L-cel) waarbij een inrichtingsgebied langs een oppervlak^daarvan is voor- 25 zien van een injecterende laterale bipolaire transistor en een aan tal complementaire verticale bipolaire transistoren waarvan de bases met elkaar en met een collector van de laterale transistor zijn gekoppeld, gekenmerkt door een elektrisch geleidende baan met geringe weerstand, die zich op het oppervlak bevindt en de bases 30 en de collector met elkaar koppelt.
11. Halfgeleidercel volgens conclusie 10, met het kenmerk, dat de baan gedoteerd polykristallijn halfgeleidermateriaal omvat.
12. Halfgeleidercel volgens conclusie 10 of 11, met het kenmerk, dat de bases, de collector en de baan van hetzelfde geleidingstype 35 zijn. '8103031 - - 11 - ί
• ; 13. Werkwijze voor het vervaardigen van een halfgeleiderstelsel, met een laterale transistor' en een aantal verticale transistoren in een inrichtingsgebied met een eerste geleidingstype in een halfge-leiderlichaam langs een oppervlak daarvan, met het kenmerk, dat een 5 ; eerste halfgeleiderdoteermiddel met een tweede geleidingstype, te gengesteld aan het eerste geleidingstype, in een gedeelte van het inrichtingsgebied langs het oppervlak wordt geïntroduceerd teneinde een gedoteerd gebied met het tweede geleidingstype te vormen, op het oppervlak een eerste polykristallijne halfgeleiderlaag wordt ;1G ; gevormd, een halfgeleiderdoteermiddel van het eerste geleidingstype selectief in Cl] de eerste polykristallijne laag wordt geïntroduceerd voor het vormen van een gelijk aantal gedoteerde polykristallijne gedeelten van het eerste geleidingstype, die zich naar het gedoteerde gebied uitstrekken en van elkaar zijn gescheiden, en 15 (2] het gedoteerde gebied wordt geïntroduceerd teneinde een gelijk aantal verticale stroomgeleidende gebieden van het eerste geleidingstype, op een basis van 1 op 1 overeenkomende met de polykristallijne gedeelten en daaronder liggende te vormen, de eerste polykristallijne laag selectief aan een eerste oxyderende omgeving 20 wordt onderworpen teneinde op het vrij liggende oppervlak van elk polykristallijn gedeelte een elektrisch isolerende bovenbekleding te vormen, de rest van de eerste polykristallijne laag wordt verwijderd behalve wat betreft een niet-geoxydeerd polykristallijn segment van elk polykristallijn gedeelte, de polykristallijne segmen-25 ten worden onderworpen aan een tweede oxyderende omgeving teneinde een elektrisch isolerende zijbekleding op elk vrijliggend oppervlak van elk polykristallijn segment te vormen teneinde op deze wijze een samengestelde bekleding voor elk polykristallijn segment te bepalen, dat de boven- en zijbekledingen omvat, en een eerste elek-30 trisch geleidende lijn voor elk polykristallijn segment over te la ten, welke de niet-geoxydeerde rest omvat, op de samengestelde bekledingen en de vrij liggende secties van het inrichtingsgebied een tweede polykristallijne halfgeleiderlaag wordt gevormd en een tweede halfgeleiderdoteermiddel van het tweede geleidingstype selectief 35 wordt geïntroduceerd in (1e) de tweede polykristallijne laag en 81 03 0 3 1 Γ F ' "" ' — ....................... ; ! .-12- ·· ; I j I (2e) het inrichtingsgebied daaronder teneinde een paar van elkaar gescheiden laterale stroomgeleidende gebieden met het tweede gelei-dingstype te vormen, waarvan het eerste op het gedoteerde gebied aansluit en het tweede zich op een afstand daarvan bevindt.
14. Werkwijze volgens conclusie 13, met het kenmerk, dat het onderwerpen verder het onderwerpen van het lichaam aan de tweede oxyderende omgeving omvat voor het vormen van een tweede elektrisch isolerende bovenbekleding op elk vrij liggend oppervlak van het in-richtingsgebied, waarbij voorts de tweede bovenbekledingen worden 10 verwijderd behalve wat betreft een gelijk aantal paren gedeelten daarvan, die van elkaar zijn gescheiden en op een basis van 1 op 1 overeenkomende met de samengestelde bekledingen, waarbij elk paar gedeelten continu is met de overeenkomstige samengestelde bekleding en in combinatie met de zijbekledingen daarvan zich bevindt.'boven ;15 de laterale naastgelegen begrenzing van het overeenkomstige verti cale stroomgeleidende gebied, waarbij oppervlaktegedeelten van het inrichtingsgebied, die bij de beoogde plaatsen voor de laterale stroomgeleidende gebieden zijn gelegen, daardoor vrij liggen.
15. Werkwijze volgens conclusie 14, met het kenmerk, dat het 20 verwijderen van de tweede bovenbekledingen een plasma-etsbehande- ling daarvan omvat.
16. Werkwijze volgens conclusie 13, 14 of 15, met het kenmerk, dat het selectief introduceren van een tweede halfgeleiderdoteer-middel voorts het selectief introduceren van het tweede doteermid- 25 del in het gedoteerde gebied omvat voor het vormen van een sterkere gedoteerd gebied van het tweede geleidingstype daarin, in het algemeen tussen elk paar van de het dichtst bij elkaar gelegen verticale stroomgeleidende gebieden.
17. Werkwijze volgens conclusie 13, 14, 15 of 16, met het ken- 30 merk, dat tenminste één gekozen gedeelte van de tweede polykristal- lijne laag boven het inrichtingsgebied tussen de laterale stroomgeleidende gebieden wordt verwijderd teneinde een tweede elektrisch geleidende lijn over te laten, die het arste laterale stroomgeleidende gebied met de rest van het gedoteerde gebied, nog steeds van 35 het tweede geleidingstype, koppelt. 8103031 _ Λ V ' j ; - 13 -
18. Werkwijze volgens conclusie 13, 14, 15, 16 of 17, met het kenmerk, dat elke stap van het selectief introduceren het gebruik van een siliciumnitridemasker met openingen op gekozen plaatsen omvat. : 5
19. Werkwijze volgens conclusie 13, 14, 15, 16, 17 of 18, met het kenmerk, dat elk van de verticale en eerste laterale stroom-geleidende gebieden een collector vormt.
20. Werkwijze voor het vervaardigen van een geïntegreerde logische injectiecel, waarbij een inrichtingsgebied langs een opper- 10. vlak daarvan is voorzien van. een injecterende laterale bipolaire transistor en een aantal complementaire verticale bipolaire tran-sistoren waarvan de bases daarin met elkaar en met een collector van de laterale transistor zijn gekoppeld, met het kenmerk, dat een elektrisch geleidende baan met kleine weerstand boven het op-i15 pervlak wordt gevormd, welke baan de bases en de collector met el kaar verbindt.
21. Werkwijze volgens conclusie 20, met het kenmerk, dat de baan gedoteerd polykristallijn halfgeleidermateriaal omvat.
22. Werkwijze volgens conclusie 20 of 21, met het kenmerk, dat 20 de basis en de collector van hetzelfde geleidingstype zijn. 8103031
NL8103031A 1980-08-04 1981-06-23 Werkwijze voor het vervaardigen van een geintegreerde logische injectiecel met zelfgecentreerde collector en basis en gereduceerde basisweerstand en cel vervaardigd volgens deze werkwijze. NL8103031A (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10642880A 1980-08-04 1980-08-04
US10642880 1980-08-04

Publications (1)

Publication Number Publication Date
NL8103031A true NL8103031A (nl) 1982-03-01

Family

ID=22311366

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8103031A NL8103031A (nl) 1980-08-04 1981-06-23 Werkwijze voor het vervaardigen van een geintegreerde logische injectiecel met zelfgecentreerde collector en basis en gereduceerde basisweerstand en cel vervaardigd volgens deze werkwijze.

Country Status (4)

Country Link
JP (1) JPS5753973A (nl)
DE (1) DE3129487A1 (nl)
GB (1) GB2081508B (nl)
NL (1) NL8103031A (nl)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0147249B1 (en) * 1983-09-19 1989-01-18 Fairchild Semiconductor Corporation Method of manufacturing transistor structures having junctions bound by insulating layers, and resulting structures
JPH08213475A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置とその製造方法
US6352887B1 (en) * 1998-03-26 2002-03-05 Texas Instruments Incorporated Merged bipolar and CMOS circuit and method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4338622A (en) * 1979-06-29 1982-07-06 International Business Machines Corporation Self-aligned semiconductor circuits and process therefor
US4322882A (en) * 1980-02-04 1982-04-06 Fairchild Camera & Instrument Corp. Method for making an integrated injection logic structure including a self-aligned base contact

Also Published As

Publication number Publication date
GB2081508B (en) 1985-04-17
JPS5753973A (nl) 1982-03-31
DE3129487C2 (nl) 1987-06-04
DE3129487A1 (de) 1982-06-24
GB2081508A (en) 1982-02-17

Similar Documents

Publication Publication Date Title
US4716314A (en) Integrated circuit
US3904450A (en) Method of fabricating injection logic integrated circuits using oxide isolation
US4418468A (en) Process for fabricating a logic structure utilizing polycrystalline silicon Schottky diodes
US5807780A (en) High frequency analog transistors method of fabrication and circuit implementation
US4076556A (en) Method for fabrication of improved bipolar injection logic circuit
US4512075A (en) Method of making an integrated injection logic cell having self-aligned collector and base reduced resistance utilizing selective diffusion from polycrystalline regions
US4412239A (en) Polysilicon interconnects with pin poly diodes
US4259681A (en) Integrated circuit
US3978515A (en) Integrated injection logic using oxide isolation
US4161742A (en) Semiconductor devices with matched resistor portions
US4584594A (en) Logic structure utilizing polycrystalline silicon Schottky diodes
US5065216A (en) Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production
US3891480A (en) Bipolar semiconductor device construction
US4130827A (en) Integrated circuit switching network using low substrate leakage current thyristor construction
NL8103031A (nl) Werkwijze voor het vervaardigen van een geintegreerde logische injectiecel met zelfgecentreerde collector en basis en gereduceerde basisweerstand en cel vervaardigd volgens deze werkwijze.
US5350939A (en) Semiconductor device and method of manufacturing thereof
US3653988A (en) Method of forming monolithic semiconductor integrated circuit devices
US4053336A (en) Method of manufacturing a semiconductor integrated circuit device having a conductive plane and a diffused network of conductive tracks
US4992981A (en) Double-ended memory cell array using interleaved bit lines and method of fabrication therefore
GB1585929A (en) Structure for logic circuits
JPS61113270A (ja) モノリシックトランジスタ論理回路
US5240867A (en) Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production
JP2504529B2 (ja) バイポ―ラ形薄膜半導体装置
JPH0310681Y2 (nl)
US4577123A (en) Integrated logic circuit having collector node with pull-up and clamp

Legal Events

Date Code Title Description
A85 Still pending on 85-01-01
BV The patent application has lapsed