JPH07335775A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07335775A JPH07335775A JP7091098A JP9109895A JPH07335775A JP H07335775 A JPH07335775 A JP H07335775A JP 7091098 A JP7091098 A JP 7091098A JP 9109895 A JP9109895 A JP 9109895A JP H07335775 A JPH07335775 A JP H07335775A
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Abstract
(57)【要約】
【目的】 素子領域上に形成されている第１の導電膜を
被覆する絶縁膜へのストレスが抑制されしかもその端部
から剥がれることが少なく、したがって、特性が劣化し
ない、良品率の高い半導体装置及びその製造方法を提供
する。 【構成】 半導体装置は、ＭＯＳトランジスタ及びバイ
ポーラトランジスタが配置された半導体基板の素子領域
上に形成されたポリシリコンなどの第１の導電膜４と、
前記半導体基板上に形成され、少なくとも前記第１の導
電膜４を被覆する絶縁膜５と、この絶縁膜５の端部を少
なくとも被覆する所定のパターンを有する第２の導電膜
６とを備えている。また、前記導電層をパターニングす
る際に、絶縁膜５上に形成された段差部及び絶縁膜の端
部を被覆するようにパターンを形成し、その後、異方性
エッチングを行って、第１の導電膜を被覆することによ
って形成された前記段差部に第２の導電膜の側壁残渣が
形成されないようにする。
被覆する絶縁膜へのストレスが抑制されしかもその端部
から剥がれることが少なく、したがって、特性が劣化し
ない、良品率の高い半導体装置及びその製造方法を提供
する。 【構成】 半導体装置は、ＭＯＳトランジスタ及びバイ
ポーラトランジスタが配置された半導体基板の素子領域
上に形成されたポリシリコンなどの第１の導電膜４と、
前記半導体基板上に形成され、少なくとも前記第１の導
電膜４を被覆する絶縁膜５と、この絶縁膜５の端部を少
なくとも被覆する所定のパターンを有する第２の導電膜
６とを備えている。また、前記導電層をパターニングす
る際に、絶縁膜５上に形成された段差部及び絶縁膜の端
部を被覆するようにパターンを形成し、その後、異方性
エッチングを行って、第１の導電膜を被覆することによ
って形成された前記段差部に第２の導電膜の側壁残渣が
形成されないようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に配線や
電極に用いられる２層以上の導電膜を有するＢｉＣＭＯ
Ｓデバイスなどの半導体装置及びその製造方法に関す
る。
電極に用いられる２層以上の導電膜を有するＢｉＣＭＯ
Ｓデバイスなどの半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体基板の主面上に層間絶縁膜を介し
て形成されている多層の導電膜は、半導体素子の電極や
半導体素子間を電気的に接続する配線として用いられ
る。ＩＣやＬＳＩなどの半導体装置の高集積化、微細化
が進むにつれて、半導体基板上には微細なパターンが複
雑に形成される様になっている。このようなパターンが
形成された半導体基板表面に、例えば、層間絶縁膜など
を形成した場合、その表面はパターンなどが原因になっ
て段差が多く形成されるようになる。この段差が多く形
成された層間絶縁膜上にポリシリコンなどの電極や配線
を形成するには、層間絶縁膜の全面にポリシリコンなど
の導電層を形成し、これをＲＩＥなどの異方性エッチン
グなどを用いて所定のパターンにエッチングし、電極や
配線パターンを形成する。しかしながら、このような段
差の多い層間絶縁膜上の導電層にＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性エッチン
グを使用すると、所定の導電パターンが形成されると同
時に段差の側壁部に目的外の導電層残渣が生じ易い。こ
の様な残渣は、集積回路を短絡させたり、製造歩留まり
を低下させている。従来、この残渣を発生させないため
に次のような方法が用いられていた。
て形成されている多層の導電膜は、半導体素子の電極や
半導体素子間を電気的に接続する配線として用いられ
る。ＩＣやＬＳＩなどの半導体装置の高集積化、微細化
が進むにつれて、半導体基板上には微細なパターンが複
雑に形成される様になっている。このようなパターンが
形成された半導体基板表面に、例えば、層間絶縁膜など
を形成した場合、その表面はパターンなどが原因になっ
て段差が多く形成されるようになる。この段差が多く形
成された層間絶縁膜上にポリシリコンなどの電極や配線
を形成するには、層間絶縁膜の全面にポリシリコンなど
の導電層を形成し、これをＲＩＥなどの異方性エッチン
グなどを用いて所定のパターンにエッチングし、電極や
配線パターンを形成する。しかしながら、このような段
差の多い層間絶縁膜上の導電層にＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性エッチン
グを使用すると、所定の導電パターンが形成されると同
時に段差の側壁部に目的外の導電層残渣が生じ易い。こ
の様な残渣は、集積回路を短絡させたり、製造歩留まり
を低下させている。従来、この残渣を発生させないため
に次のような方法が用いられていた。
【０００３】１．過度のオーバーエッチングによる段差
側壁部の残渣の除去 この方法は、それに伴う弊害が生じなければ問題なく取
り入れられる。しかしながら、半導体装置が微細化する
に従って、下地層がオーバーエッチングされると、パタ
ーンの寸法変換差増大等の弊害が無視できなくなる。
側壁部の残渣の除去 この方法は、それに伴う弊害が生じなければ問題なく取
り入れられる。しかしながら、半導体装置が微細化する
に従って、下地層がオーバーエッチングされると、パタ
ーンの寸法変換差増大等の弊害が無視できなくなる。
【０００４】２．後の別工程で段差側壁部の残渣のみを
除去 この方法は、残渣除去工程以前での工程で、残渣が剥が
れてダストとなり、半導体装置の製造歩留まりを低下さ
せるという問題があり、特に微細なＬＳＩにおいては致
命的な歩留まり低下が発生する恐れがある。
除去 この方法は、残渣除去工程以前での工程で、残渣が剥が
れてダストとなり、半導体装置の製造歩留まりを低下さ
せるという問題があり、特に微細なＬＳＩにおいては致
命的な歩留まり低下が発生する恐れがある。
【０００５】３．目的の異方性エッチングの前に段差上
に形成されている不要な膜を予め除去 この方法は、除去する膜が下地と選択的に制御性良く除
去可能な等方性エッチング方法が存在する場合に有効で
あるが、適切な等方性エッチングが適用できない場合又
はエッチングすべき膜が積層構造であり、等方性エッチ
ング時にエッチング速度差が大きいなどの場合には過大
なアンダーカットが生じるのでパターン剥がれが発生す
るなどの問題が発生している。
に形成されている不要な膜を予め除去 この方法は、除去する膜が下地と選択的に制御性良く除
去可能な等方性エッチング方法が存在する場合に有効で
あるが、適切な等方性エッチングが適用できない場合又
はエッチングすべき膜が積層構造であり、等方性エッチ
ング時にエッチング速度差が大きいなどの場合には過大
なアンダーカットが生じるのでパターン剥がれが発生す
るなどの問題が発生している。
【０００６】
【発明が解決しようとする課題】次に、上記第１及び第
２の方法において、第１層のポリシリコン膜でゲート電
極を設け、第２層目のポリシリコン膜でベース引出し電
極を設けた従来のＢｉＣＭＯＳデバイスの製造方法を説
明する。
２の方法において、第１層のポリシリコン膜でゲート電
極を設け、第２層目のポリシリコン膜でベース引出し電
極を設けた従来のＢｉＣＭＯＳデバイスの製造方法を説
明する。
【０００７】まず、図１１乃至図１３を参照して過度の
オーバーエッチングにより側壁残渣の除去を行う第１の
方法について説明する。
オーバーエッチングにより側壁残渣の除去を行う第１の
方法について説明する。
【０００８】シリコン半導体基板１上の素子分離領域に
ＬＯＣＯＳ法によるフィールド酸化膜２を形成する。シ
リコン半導体基板上１のＭＯＳトランジスタ部の素子領
域には、例えば、シリコンなどの熱酸化膜からなるゲー
ト酸化膜３を形成する。ゲート酸化膜３上には、第１の
導電膜である所定のパターンを有するポリシリコンゲー
ト電極４が形成される（図１１）。次に、ＣＶＤ法によ
りシリコン酸化膜（ＳｉＯ2 ）を１００ｎｍ程度堆積さ
せる。そして、フォトエッチング法により、フォトレジ
スト８でゲート電極４を被覆するようにしてシリコン酸
化膜をエッチングし、シリコン酸化膜の不要な部分はエ
ッチング除去しシリコン酸化膜５を形成する（図１
２）。この図では、エッチング処理を行う際に用いたフ
ォトレジスト８は、残っているシリコン酸化膜５の上に
形成されている。
ＬＯＣＯＳ法によるフィールド酸化膜２を形成する。シ
リコン半導体基板上１のＭＯＳトランジスタ部の素子領
域には、例えば、シリコンなどの熱酸化膜からなるゲー
ト酸化膜３を形成する。ゲート酸化膜３上には、第１の
導電膜である所定のパターンを有するポリシリコンゲー
ト電極４が形成される（図１１）。次に、ＣＶＤ法によ
りシリコン酸化膜（ＳｉＯ2 ）を１００ｎｍ程度堆積さ
せる。そして、フォトエッチング法により、フォトレジ
スト８でゲート電極４を被覆するようにしてシリコン酸
化膜をエッチングし、シリコン酸化膜の不要な部分はエ
ッチング除去しシリコン酸化膜５を形成する（図１
２）。この図では、エッチング処理を行う際に用いたフ
ォトレジスト８は、残っているシリコン酸化膜５の上に
形成されている。
【０００９】次に、第２の導電膜である２層目のポリシ
リコン膜を３０００ｎｍ程度堆積し、ついでこのポリシ
リコン膜上にバイポーラトランジスタ部の素子領域のバ
イポーラトランジスタのベース引出し電極形成領域を被
覆するようにフォトレジスト９を形成する。そして、こ
のフォトレジスト９をマスクにして、例えば、ＲＩＥな
どの異方性エッチングを用いて、ポリシリコン膜のオー
バーエッチングを行いバイポーラトランジスタのベース
引出し電極６を形成する（図１３）。この場合フィール
ド酸化膜２及びシリコン酸化膜５のオーバーエッチング
による膜厚減少（Ａ）、バイポーラ部半導体基板露出部
のオーバーエッチング（Ｂ）と、第２の導電膜のポリシ
リコン膜６のエッチング寸法変換差の増大（Ｃ）が問題
になる。
リコン膜を３０００ｎｍ程度堆積し、ついでこのポリシ
リコン膜上にバイポーラトランジスタ部の素子領域のバ
イポーラトランジスタのベース引出し電極形成領域を被
覆するようにフォトレジスト９を形成する。そして、こ
のフォトレジスト９をマスクにして、例えば、ＲＩＥな
どの異方性エッチングを用いて、ポリシリコン膜のオー
バーエッチングを行いバイポーラトランジスタのベース
引出し電極６を形成する（図１３）。この場合フィール
ド酸化膜２及びシリコン酸化膜５のオーバーエッチング
による膜厚減少（Ａ）、バイポーラ部半導体基板露出部
のオーバーエッチング（Ｂ）と、第２の導電膜のポリシ
リコン膜６のエッチング寸法変換差の増大（Ｃ）が問題
になる。
【００１０】次に、図１１及び図１２と図１４及び図１
５を参照して後の別工程で段差側壁部の残渣のみを除去
する方法の例を説明する。シリコン半導体基板１上の素
子分離領域にＬＯＣＯＳ法によるフィールド酸化膜２を
形成する。シリコン半導体基板上１のＭＯＳトランジス
タ部の素子領域には、例えば、シリコンなどの熱酸化膜
からなるゲート酸化膜３を形成する。ゲート酸化膜３上
には、第１の導電膜である所定のパターンを有するポリ
シリコンゲート電極４が形成される（図１１）。次に、
ＣＶＤ法によりシリコン酸化膜（ＳｉＯ2 ）を１００ｎ
ｍ程度堆積させる。そして、フォトエッチングにより、
ゲート電極４を被覆するようにシリコン酸化膜をエッチ
ングし、シリコン酸化膜の不要な部分はエッチング除去
しシリコン酸化膜５を形成する（図１２）。この図で
は、エッチング処理を行う際に用いたフォトレジスト
は、残っているシリコン酸化膜５の上に形成されてい
る。次に、第２の導電膜である２層目のポリシリコン膜
を３０００ｎｍ程度堆積し、ついでこのポリシリコン膜
上にバイポーラトランジスタ部の素子領域のバイポーラ
トランジスタのベース引出し電極形成領域を被覆するよ
うにフォトレジスト９を形成する。
５を参照して後の別工程で段差側壁部の残渣のみを除去
する方法の例を説明する。シリコン半導体基板１上の素
子分離領域にＬＯＣＯＳ法によるフィールド酸化膜２を
形成する。シリコン半導体基板上１のＭＯＳトランジス
タ部の素子領域には、例えば、シリコンなどの熱酸化膜
からなるゲート酸化膜３を形成する。ゲート酸化膜３上
には、第１の導電膜である所定のパターンを有するポリ
シリコンゲート電極４が形成される（図１１）。次に、
ＣＶＤ法によりシリコン酸化膜（ＳｉＯ2 ）を１００ｎ
ｍ程度堆積させる。そして、フォトエッチングにより、
ゲート電極４を被覆するようにシリコン酸化膜をエッチ
ングし、シリコン酸化膜の不要な部分はエッチング除去
しシリコン酸化膜５を形成する（図１２）。この図で
は、エッチング処理を行う際に用いたフォトレジスト
は、残っているシリコン酸化膜５の上に形成されてい
る。次に、第２の導電膜である２層目のポリシリコン膜
を３０００ｎｍ程度堆積し、ついでこのポリシリコン膜
上にバイポーラトランジスタ部の素子領域のバイポーラ
トランジスタのベース引出し電極形成領域を被覆するよ
うにフォトレジスト９を形成する。
【００１１】そして、このフォトレジスト９をマスクに
して、例えば、ＲＩＥなどの異方性エッチングを利用
し、ポリシリコン膜のオーバーエッチングを行いバイポ
ーラトランジスタのベース引出し電極６を形成する（図
１４）。この異方性エッチングにより、ゲート電極４に
より形成されたシリコン酸化膜５の段差の側壁部及びシ
リコン酸化膜５のパターン端の段差部にポリシリコン膜
６の残渣７が形成されている。その後の工程により、シ
リコン酸化膜５がエッチングされ、ポリシリコン膜の残
渣が取除かれる。または、その後の熱工程において、下
地層と第２の導電膜との熱膨張係数の違いによりポリシ
リコン膜の残渣がシリコン酸化膜から剥がれる（図１
５）。いずれにしても、第２の導電膜であるポリシリコ
ン膜の側壁残渣を取除く従来方法は手数を必要としてお
り、ダストとして製品劣化の原因となる残渣の処理は大
きな問題であった。以上は、ポリシリコン膜の場合であ
るが、第２の導電膜がポリシリコン膜とその上のチタン
シリサイド膜の積層体からなるポリサイド膜とその上に
被覆されたＣＶＤＳｉＯ2 膜から構成された積層構造の
導電膜の場合であっても、同様であり、例えば、ゲート
電極側壁の段差部に３つの膜の残渣が組み合った複雑な
形状の残渣が形成される。
して、例えば、ＲＩＥなどの異方性エッチングを利用
し、ポリシリコン膜のオーバーエッチングを行いバイポ
ーラトランジスタのベース引出し電極６を形成する（図
１４）。この異方性エッチングにより、ゲート電極４に
より形成されたシリコン酸化膜５の段差の側壁部及びシ
リコン酸化膜５のパターン端の段差部にポリシリコン膜
６の残渣７が形成されている。その後の工程により、シ
リコン酸化膜５がエッチングされ、ポリシリコン膜の残
渣が取除かれる。または、その後の熱工程において、下
地層と第２の導電膜との熱膨張係数の違いによりポリシ
リコン膜の残渣がシリコン酸化膜から剥がれる（図１
５）。いずれにしても、第２の導電膜であるポリシリコ
ン膜の側壁残渣を取除く従来方法は手数を必要としてお
り、ダストとして製品劣化の原因となる残渣の処理は大
きな問題であった。以上は、ポリシリコン膜の場合であ
るが、第２の導電膜がポリシリコン膜とその上のチタン
シリサイド膜の積層体からなるポリサイド膜とその上に
被覆されたＣＶＤＳｉＯ2 膜から構成された積層構造の
導電膜の場合であっても、同様であり、例えば、ゲート
電極側壁の段差部に３つの膜の残渣が組み合った複雑な
形状の残渣が形成される。
【００１２】また、半導体基板の素子領域において、例
えば、ＭＯＳトランジスタが形成される素子領域上に形
成された第１の導電膜のゲート電極を、例えば、図１５
に示すシリコン酸化膜５のような絶縁膜で被覆する。こ
の絶縁膜は、バイポーラトランジスタが形成される素子
領域には形成されない。すなわち、絶縁膜であるシリコ
ン酸化膜５は、前記ＭＯＳトランジスタ部の素子領域に
形成され、かつ、このシリコン酸化膜５は素子分離領域
であるフィールド酸化膜２の上に終端している。しかし
ながら、シリコン酸化膜５は後の熱工程によるストレス
を強く受け、特にその端部は大きなストレスを受ける。
しかも、このシリコン酸化膜５は、製造工程中あるいは
製品完成後にその端部から剥がれ易く、その結果不良品
の増大を招いている。特に、ポリシリコン膜の残渣は、
このシリコン酸化膜５の周辺端部（図示せず）にも形成
されるので、これを取除くときにもシリコン酸化膜の剥
がれが発生し易い。
えば、ＭＯＳトランジスタが形成される素子領域上に形
成された第１の導電膜のゲート電極を、例えば、図１５
に示すシリコン酸化膜５のような絶縁膜で被覆する。こ
の絶縁膜は、バイポーラトランジスタが形成される素子
領域には形成されない。すなわち、絶縁膜であるシリコ
ン酸化膜５は、前記ＭＯＳトランジスタ部の素子領域に
形成され、かつ、このシリコン酸化膜５は素子分離領域
であるフィールド酸化膜２の上に終端している。しかし
ながら、シリコン酸化膜５は後の熱工程によるストレス
を強く受け、特にその端部は大きなストレスを受ける。
しかも、このシリコン酸化膜５は、製造工程中あるいは
製品完成後にその端部から剥がれ易く、その結果不良品
の増大を招いている。特に、ポリシリコン膜の残渣は、
このシリコン酸化膜５の周辺端部（図示せず）にも形成
されるので、これを取除くときにもシリコン酸化膜の剥
がれが発生し易い。
【００１３】本発明は、このような事情によりなされた
ものであり、素子領域上に形成されている第１の導電膜
を被覆する絶縁膜、特にその端部が強いストレスを受け
るのを防止し、しかも剥がれることが少なく、したがっ
て、特性が劣化しない、良品率の高い半導体装置を提供
することを目的にしている。また、ダストの原因とな
る、半導体基板上の導電層の、段差部での側壁残渣が形
成されないように異方性エッチングを行うことのできる
半導体装置の製造方法を提供することを目的にしてい
る。
ものであり、素子領域上に形成されている第１の導電膜
を被覆する絶縁膜、特にその端部が強いストレスを受け
るのを防止し、しかも剥がれることが少なく、したがっ
て、特性が劣化しない、良品率の高い半導体装置を提供
することを目的にしている。また、ダストの原因とな
る、半導体基板上の導電層の、段差部での側壁残渣が形
成されないように異方性エッチングを行うことのできる
半導体装置の製造方法を提供することを目的にしてい
る。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
第１の素子領域と第２の素子領域とを有する半導体基板
と、前記半導体基板の前記第１の素子領域上に形成さ
れ、前記第１の素子領域と前記第２の素子領域との間の
前記半導体基板の領域上に延在している端部分を有する
絶縁膜と、前記端部分上に形成され、前記絶縁膜上およ
び前記半導体基板上に延在している導電膜と、前記第２
の素子領域上に形成され、前記導電膜を形成する導電層
と共通導電層をパタ−ニングすることによって形成さ
れ、かつ前記導電膜から電気的に絶縁されている配線膜
とを備えていることを特徴としている。前記導電膜は電
位的にフロ−テイングである。前記絶縁膜はＳｉＮ膜か
らなるもので会ってもよい。前記導電膜は前記第１の素
子領域を囲んでいてもよい。前記半導体基板の中心に対
して前記第１の素子領域は前記第２の素子領域よりも近
い位置にあってもよい。前記導電膜はポリシリコン膜か
らなってもよい。前記導電膜は単層膜からなってもよ
い。前記単層膜は、ポリシリコン膜、高融点金属膜、金
属膜、シリサイド膜のいずれか−層からなってもよい。
第１の素子領域と第２の素子領域とを有する半導体基板
と、前記半導体基板の前記第１の素子領域上に形成さ
れ、前記第１の素子領域と前記第２の素子領域との間の
前記半導体基板の領域上に延在している端部分を有する
絶縁膜と、前記端部分上に形成され、前記絶縁膜上およ
び前記半導体基板上に延在している導電膜と、前記第２
の素子領域上に形成され、前記導電膜を形成する導電層
と共通導電層をパタ−ニングすることによって形成さ
れ、かつ前記導電膜から電気的に絶縁されている配線膜
とを備えていることを特徴としている。前記導電膜は電
位的にフロ−テイングである。前記絶縁膜はＳｉＮ膜か
らなるもので会ってもよい。前記導電膜は前記第１の素
子領域を囲んでいてもよい。前記半導体基板の中心に対
して前記第１の素子領域は前記第２の素子領域よりも近
い位置にあってもよい。前記導電膜はポリシリコン膜か
らなってもよい。前記導電膜は単層膜からなってもよ
い。前記単層膜は、ポリシリコン膜、高融点金属膜、金
属膜、シリサイド膜のいずれか−層からなってもよい。
【００１５】また、本発明の半導体装置の製造方法は、
第１の素子領域と第２の素子領域とを有する半導体基板
の前記第１の素子領域上に、前記第１の素子領域と前記
第２の素子領域との間の前記半導体基板の領域上に延在
する端部分を有する絶縁膜を形成する工程と、共通膜を
パタ−ニングすることによって、前記端部分上に前記絶
縁膜上および前記半導体基板上に延在する導電膜と、前
記第２の素子領域上に配線膜とを形成する工程とを備え
ていることを特徴としている。前記導電膜は電位的にフ
ロ−テイングである。前記絶縁膜としてＳｉＮ膜を選択
する工程を備えていてもよい。前記導電膜は前記第１の
素子領域を囲んでいていてもよい。前記半導体基板の中
心に対して前記第１の素子領域は前記第２の素子領域よ
りも近い位置にあってもよい。前記導電膜はポリシリコ
ン膜からなってもよい。前記導電膜は単層膜からなって
もよい。前記単層膜として、ポリシリコン膜、高融点金
属膜、金属膜、シリサイド膜のいずれか−層を選択する
工程を備えていてもよい。
第１の素子領域と第２の素子領域とを有する半導体基板
の前記第１の素子領域上に、前記第１の素子領域と前記
第２の素子領域との間の前記半導体基板の領域上に延在
する端部分を有する絶縁膜を形成する工程と、共通膜を
パタ−ニングすることによって、前記端部分上に前記絶
縁膜上および前記半導体基板上に延在する導電膜と、前
記第２の素子領域上に配線膜とを形成する工程とを備え
ていることを特徴としている。前記導電膜は電位的にフ
ロ−テイングである。前記絶縁膜としてＳｉＮ膜を選択
する工程を備えていてもよい。前記導電膜は前記第１の
素子領域を囲んでいていてもよい。前記半導体基板の中
心に対して前記第１の素子領域は前記第２の素子領域よ
りも近い位置にあってもよい。前記導電膜はポリシリコ
ン膜からなってもよい。前記導電膜は単層膜からなって
もよい。前記単層膜として、ポリシリコン膜、高融点金
属膜、金属膜、シリサイド膜のいずれか−層を選択する
工程を備えていてもよい。
【００１６】また、本発明の半導体装置の製造方法は、
第１の素子領域と第２の素子領域とを有し、さらに前記
第１の素子領域上にこの第１の素子領域から突出する突
出膜を有する半導体基板上に、絶縁層を形成する工程
と、前記絶縁層をパタ−ニングすることによって、前記
突出膜を覆いかつ前記第１の素子領域と前記第２の素子
領域との間の前記半導体基板の領域上に延在する端部分
を有する絶縁膜を形成する工程と、前記半導体基板上に
導電層を形成する工程と、前記導電層上に、前記突出膜
の端部分によって形成される前記導電層の段差部を覆う
マスクと、前記絶縁膜の前記端部分によって形成される
前記導電層の段差部を覆うマスクと、前記第２の素子領
域の−部を覆うマスクとを形成する工程と、前記導電層
を、前記マスクを用いて異方性エッチングによりパタ−
ニングすることにより、前記突出膜の前記端部分によっ
て形成される前記絶縁膜の段差部を覆う導電膜と、前記
絶縁膜の前記端部分を覆う導電膜と、前記第２の素子領
域の前記−部を覆う配線膜とを形成する工程と、前記マ
スクを除去する工程と、前記第２の素子領域の前記配線
膜上および前記絶縁膜の前記端部分を覆う導電膜上にマ
スクを形成する工程と、前記絶縁膜の前記段差部を覆う
導電膜を、前記マスクを用いて等方性エッチングにより
除去する工程と、前記マスクを除去する工程とを備えて
いることを特徴としている。前記絶縁膜の前記端部分は
フィ−ルド酸化膜の平坦表面上に位置していてもよい。
前記絶縁膜としてＳｉＮ膜を選択する工程を備えていて
もよい。前記導電膜は単層膜からなってもよい。前記単
層膜として、ポリシリコン膜、高融点金属膜、金属膜、
シリサイド膜のいずれか−層を選択する工程を備えてい
てもよい。
第１の素子領域と第２の素子領域とを有し、さらに前記
第１の素子領域上にこの第１の素子領域から突出する突
出膜を有する半導体基板上に、絶縁層を形成する工程
と、前記絶縁層をパタ−ニングすることによって、前記
突出膜を覆いかつ前記第１の素子領域と前記第２の素子
領域との間の前記半導体基板の領域上に延在する端部分
を有する絶縁膜を形成する工程と、前記半導体基板上に
導電層を形成する工程と、前記導電層上に、前記突出膜
の端部分によって形成される前記導電層の段差部を覆う
マスクと、前記絶縁膜の前記端部分によって形成される
前記導電層の段差部を覆うマスクと、前記第２の素子領
域の−部を覆うマスクとを形成する工程と、前記導電層
を、前記マスクを用いて異方性エッチングによりパタ−
ニングすることにより、前記突出膜の前記端部分によっ
て形成される前記絶縁膜の段差部を覆う導電膜と、前記
絶縁膜の前記端部分を覆う導電膜と、前記第２の素子領
域の前記−部を覆う配線膜とを形成する工程と、前記マ
スクを除去する工程と、前記第２の素子領域の前記配線
膜上および前記絶縁膜の前記端部分を覆う導電膜上にマ
スクを形成する工程と、前記絶縁膜の前記段差部を覆う
導電膜を、前記マスクを用いて等方性エッチングにより
除去する工程と、前記マスクを除去する工程とを備えて
いることを特徴としている。前記絶縁膜の前記端部分は
フィ−ルド酸化膜の平坦表面上に位置していてもよい。
前記絶縁膜としてＳｉＮ膜を選択する工程を備えていて
もよい。前記導電膜は単層膜からなってもよい。前記単
層膜として、ポリシリコン膜、高融点金属膜、金属膜、
シリサイド膜のいずれか−層を選択する工程を備えてい
てもよい。
【００１７】また、本発明の半導体装置は、半導体基板
と、前記半導体基板上に形成されていて、ＭＯＳトラン
ジスタ部とバイポ−ラトランジスタ部とを有する半導体
層と、前記半導体基板と前記半導体層との間に形成され
た埋込み層と、 前記半導体層上に形成された分離膜
と、前記半導体層のＭＯＳトランジスタ部に形成された
ソ−スおよびドレイン領域と、前記半導体層のＭＯＳト
ランジスタ部に形成され、ゲ−ト電極を構成している第
１の導電膜と、前記半導体層のＭＯＳトランジスタ部に
形成され、前記第１の導電膜を覆い、かつ前記分離膜上
に延在している絶縁膜と、前記半導体層のバイポ−ラト
ランジスタ部に形成され、ベ−ス電極を構成しており、
かつ電位が印加される第１の導電部分と、この第１の導
電膜から電気的に分離され、前記分離膜上に形成され、
電位的にフロ−テイングであり、かつ前記絶縁膜の前記
端部分を覆う第２の導電部分とを有する第２の導電膜と
を備えていることを特徴としている。前記分離膜はフィ
−ルド酸化膜であってもよい。
と、前記半導体基板上に形成されていて、ＭＯＳトラン
ジスタ部とバイポ−ラトランジスタ部とを有する半導体
層と、前記半導体基板と前記半導体層との間に形成され
た埋込み層と、 前記半導体層上に形成された分離膜
と、前記半導体層のＭＯＳトランジスタ部に形成された
ソ−スおよびドレイン領域と、前記半導体層のＭＯＳト
ランジスタ部に形成され、ゲ−ト電極を構成している第
１の導電膜と、前記半導体層のＭＯＳトランジスタ部に
形成され、前記第１の導電膜を覆い、かつ前記分離膜上
に延在している絶縁膜と、前記半導体層のバイポ−ラト
ランジスタ部に形成され、ベ−ス電極を構成しており、
かつ電位が印加される第１の導電部分と、この第１の導
電膜から電気的に分離され、前記分離膜上に形成され、
電位的にフロ−テイングであり、かつ前記絶縁膜の前記
端部分を覆う第２の導電部分とを有する第２の導電膜と
を備えていることを特徴としている。前記分離膜はフィ
−ルド酸化膜であってもよい。
【００１８】また、本発明の半導体装置は、半導体基板
と、前記半導体基板上に形成されていて、ＭＯＳトラン
ジスタ部とバイポ−ラトランジスタ部とを有する半導体
層と、前記半導体基板と前記半導体層との間に形成され
た埋込み層と、前記半導体層上に形成された分離膜と、
前記半導体層のＭＯＳトランジスタ部に形成されたソ−
スおよびドレイン領域と、前記半導体層のＭＯＳトラン
ジスタ部に形成され、ゲ−ト電極を構成している第１の
導電膜と、前記半導体層のＭＯＳトランジスタ部に形成
され、前記第１の導電膜を覆い、かつ前記分離膜上に延
在している端部分を有する第１の絶縁膜と、前記半導体
層のＭＯＳトランジスタ部に形成され、前記第１の絶縁
膜を覆う第２の絶縁膜と、前記半導体層のバイポ−ラト
ランジスタ部に形成され、ゲ−ト電極を構成しており、
かつ電位が印加される第１の導電部分と、この第１の導
電膜から電気的に分離され、前記分離膜上に形成され、
電位的にフロ−テイングであり、かつ前記第１の絶縁膜
の前記端部分を覆う第２の導電部分とを有する第２の導
電膜と、前記第１の導電部分および第２の導電部分上に
それぞれ形成され、前記第１の導電部分および第２の導
電部分をそれぞれ覆う第３１の導電部分および第４の導
電部分を有する第３の導電膜と、前記第３の導電部分お
よび第４の導電部分上にそれぞれ形成され、前記第３の
導電部分および第４の導電部分をそれぞれ覆う第１の絶
縁部分および第２の絶縁部分を有する第３の絶縁膜とを
備えていることを特徴としている。前記分離膜はフィ−
ルド酸化膜であってもよい。
と、前記半導体基板上に形成されていて、ＭＯＳトラン
ジスタ部とバイポ−ラトランジスタ部とを有する半導体
層と、前記半導体基板と前記半導体層との間に形成され
た埋込み層と、前記半導体層上に形成された分離膜と、
前記半導体層のＭＯＳトランジスタ部に形成されたソ−
スおよびドレイン領域と、前記半導体層のＭＯＳトラン
ジスタ部に形成され、ゲ−ト電極を構成している第１の
導電膜と、前記半導体層のＭＯＳトランジスタ部に形成
され、前記第１の導電膜を覆い、かつ前記分離膜上に延
在している端部分を有する第１の絶縁膜と、前記半導体
層のＭＯＳトランジスタ部に形成され、前記第１の絶縁
膜を覆う第２の絶縁膜と、前記半導体層のバイポ−ラト
ランジスタ部に形成され、ゲ−ト電極を構成しており、
かつ電位が印加される第１の導電部分と、この第１の導
電膜から電気的に分離され、前記分離膜上に形成され、
電位的にフロ−テイングであり、かつ前記第１の絶縁膜
の前記端部分を覆う第２の導電部分とを有する第２の導
電膜と、前記第１の導電部分および第２の導電部分上に
それぞれ形成され、前記第１の導電部分および第２の導
電部分をそれぞれ覆う第３１の導電部分および第４の導
電部分を有する第３の導電膜と、前記第３の導電部分お
よび第４の導電部分上にそれぞれ形成され、前記第３の
導電部分および第４の導電部分をそれぞれ覆う第１の絶
縁部分および第２の絶縁部分を有する第３の絶縁膜とを
備えていることを特徴としている。前記分離膜はフィ−
ルド酸化膜であってもよい。
【００１９】また、本発明の半導体装置の製造方法は、
半導体基板上に形成され、第１の素子領域、第２の素子
領域、および前記第１の素子領域と第２の素子領域との
間の分離膜とを有する半導体層の前記第１の素子領域上
に第１の導電膜を形成する工程と、前記第１の導電膜上
に、前記分離膜上に延在する端部分を有する絶縁膜を形
成する工程と、前記半導体層上に導電層を形成する工程
と、前記導電層の第１の部分である、前記第１の素子領
域および前記絶縁膜の前記端部分上にそれぞれ第１のマ
スクを形成する工程と、前記導電層の前記第１の部分以
外の第２の部分を前記第１のマスクを用いて異方性エッ
チングにより除去する工程と、前記第１のマスクを除去
する工程と、前記導電層の第３の部分である、前記第２
の素子領域および前記絶縁膜の前記端部分上にそれぞれ
第２のマスクを形成する工程と、前記導電層の前記第３
の部分以外の第４の部分を前記第２のマスクを用いて等
方性エッチングにより除去する工程とを備えていること
を特徴としている。
半導体基板上に形成され、第１の素子領域、第２の素子
領域、および前記第１の素子領域と第２の素子領域との
間の分離膜とを有する半導体層の前記第１の素子領域上
に第１の導電膜を形成する工程と、前記第１の導電膜上
に、前記分離膜上に延在する端部分を有する絶縁膜を形
成する工程と、前記半導体層上に導電層を形成する工程
と、前記導電層の第１の部分である、前記第１の素子領
域および前記絶縁膜の前記端部分上にそれぞれ第１のマ
スクを形成する工程と、前記導電層の前記第１の部分以
外の第２の部分を前記第１のマスクを用いて異方性エッ
チングにより除去する工程と、前記第１のマスクを除去
する工程と、前記導電層の第３の部分である、前記第２
の素子領域および前記絶縁膜の前記端部分上にそれぞれ
第２のマスクを形成する工程と、前記導電層の前記第３
の部分以外の第４の部分を前記第２のマスクを用いて等
方性エッチングにより除去する工程とを備えていること
を特徴としている。
【００２０】また、本発明の半導体装置の製造方法は、
第１の導電型の半導体基板に第２の導電型の不純物を注
入する工程と、前記半導体基板上に半導体層を成長さ
せ、前記不純物の拡散による前記第２の導電型の埋込み
層を形成する工程と、前記半導体層を開口し前記半導体
基板に達するトレンチを形成する工程と、少なくとも前
記トレンチの開口を含む前記半導体層の表面を酸化して
この半導体層の表面を第１の素子領域と前記埋込み層上
に形成された第２の素子領域とに分離するフィ−ルド酸
化膜を形成する工程と、前記第１の素子領域に前記第１
の導電型の不純物を注入する工程と、前記第１の素子領
域の表面に前記第２の導電型の不純物を注入してソ−ス
領域およびドレイン領域を形成する工程と、前記第１の
素子領域の表面を酸化してゲ−ト絶縁膜を形成する工程
と、前記ゲ−ト絶縁膜上にゲ−ト電極を形成する工程
と、前記第２の素子領域に不純物を注入してコレクタ領
域を形成する工程と、前記第２の素子領域に不純物を注
入してベ−ス領域を形成する工程と、前記第２の素子領
域に不純物を注入してエミッタ領域を形成する工程と、
前記ゲ−ト電極上に、前記フィ−ルド酸化膜上に延在す
る端部分を有する絶縁膜を形成する工程と、前記半導体
層上に導電層を形成する工程と、前記導電層の第１の部
分である、前記第１の素子領域、前記絶縁膜の前記端部
分、前記ベ−ス領域、およびエミッタ領域上にそれぞれ
第１のマスクを形成する工程と、前記導電層の前記第１
の部分以外の第２の部分を前記第１のマスクを用いて異
方性エッチングにより除去する工程と、前記第１のマス
クを除去する工程と、前記導電層の第３の部分である、
前記第２の素子領域および前記絶縁膜の前記端部分上に
それぞれ第２のマスクを形成する工程と、前記導電層の
前記第３の部分以外の第４の部分を前記第２のマスクを
用いて等方性エッチングにより除去する工程とを備えて
いることを特徴としている。
第１の導電型の半導体基板に第２の導電型の不純物を注
入する工程と、前記半導体基板上に半導体層を成長さ
せ、前記不純物の拡散による前記第２の導電型の埋込み
層を形成する工程と、前記半導体層を開口し前記半導体
基板に達するトレンチを形成する工程と、少なくとも前
記トレンチの開口を含む前記半導体層の表面を酸化して
この半導体層の表面を第１の素子領域と前記埋込み層上
に形成された第２の素子領域とに分離するフィ−ルド酸
化膜を形成する工程と、前記第１の素子領域に前記第１
の導電型の不純物を注入する工程と、前記第１の素子領
域の表面に前記第２の導電型の不純物を注入してソ−ス
領域およびドレイン領域を形成する工程と、前記第１の
素子領域の表面を酸化してゲ−ト絶縁膜を形成する工程
と、前記ゲ−ト絶縁膜上にゲ−ト電極を形成する工程
と、前記第２の素子領域に不純物を注入してコレクタ領
域を形成する工程と、前記第２の素子領域に不純物を注
入してベ−ス領域を形成する工程と、前記第２の素子領
域に不純物を注入してエミッタ領域を形成する工程と、
前記ゲ−ト電極上に、前記フィ−ルド酸化膜上に延在す
る端部分を有する絶縁膜を形成する工程と、前記半導体
層上に導電層を形成する工程と、前記導電層の第１の部
分である、前記第１の素子領域、前記絶縁膜の前記端部
分、前記ベ−ス領域、およびエミッタ領域上にそれぞれ
第１のマスクを形成する工程と、前記導電層の前記第１
の部分以外の第２の部分を前記第１のマスクを用いて異
方性エッチングにより除去する工程と、前記第１のマス
クを除去する工程と、前記導電層の第３の部分である、
前記第２の素子領域および前記絶縁膜の前記端部分上に
それぞれ第２のマスクを形成する工程と、前記導電層の
前記第３の部分以外の第４の部分を前記第２のマスクを
用いて等方性エッチングにより除去する工程とを備えて
いることを特徴としている。
【００２１】
【作用】素子領域に形成されている第１の導電膜を被覆
する絶縁膜の端部は、導電層をパターニングして得られ
る導電膜によって被覆保護されている。そのため絶縁膜
へのストレスを抑制すると共に半導体基板からの剥がれ
が少ない。しかも保護膜は絶縁膜上および基板上に延在
しているので装置構造から剥がれることがなく、従来の
残渣の問題点がなくなる。又、前記導電層をパターニン
グする際に、絶縁膜に形成された段差部及び絶縁膜の端
部を被覆するようにパターンを形成し、その後異方性エ
ッチングを行う。このようにするため、ダストの原因と
なる導電膜の残渣が前記段差部の側壁に形成されなくな
る。その後の工程で、前記段差部を覆っていた導電膜の
パターンをエッチング除去する。
する絶縁膜の端部は、導電層をパターニングして得られ
る導電膜によって被覆保護されている。そのため絶縁膜
へのストレスを抑制すると共に半導体基板からの剥がれ
が少ない。しかも保護膜は絶縁膜上および基板上に延在
しているので装置構造から剥がれることがなく、従来の
残渣の問題点がなくなる。又、前記導電層をパターニン
グする際に、絶縁膜に形成された段差部及び絶縁膜の端
部を被覆するようにパターンを形成し、その後異方性エ
ッチングを行う。このようにするため、ダストの原因と
なる導電膜の残渣が前記段差部の側壁に形成されなくな
る。その後の工程で、前記段差部を覆っていた導電膜の
パターンをエッチング除去する。
【００２２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００２３】まず、図１乃至図９を参照して第１の実施
例を説明する。図は、ＢｉＣＭＯＳデバイスのＭＯＳト
ランジスタ部と隣接するバイポーラトランジスタ部とを
示している。この実施例では、例えば、ＣＭＯＳ回路の
ＮＭＯＳトランジスタとこれに隣接するＮＰＮバイポー
ラトランジスタを用いて説明する。
例を説明する。図は、ＢｉＣＭＯＳデバイスのＭＯＳト
ランジスタ部と隣接するバイポーラトランジスタ部とを
示している。この実施例では、例えば、ＣＭＯＳ回路の
ＮＭＯＳトランジスタとこれに隣接するＮＰＮバイポー
ラトランジスタを用いて説明する。
【００２４】図１は、半導体装置の断面図であり、半導
体基板１は、Ｐ型シリコン半導体基板１０とその上に成
長されたＮ- シリコンエピタキシャル層１１から構成さ
れている、いわゆる、エピタキシャルウェハーを用い
る。シリコン半導体基板１０表面には、所定の領域にＮ
+ 不純物拡散埋込み領域１２が形成されている。この埋
込み領域１２は、エピタキシャル層１１に被覆され、バ
イポーラトランジスタ部とＰＭＯＳトランジスタ部（図
示せず）に埋め込まれる。エピタキャル層１１の表面に
は、素子分離領域となるフィールド酸化膜２が形成され
ている。ＮＭＯＳトランジスタ部（図のＭＯＳ部）に
は、不純物が拡散されてＰウエル１３が形成されてお
り、ＮＭＯＳトランジスタは、その中に形成されてい
る。Ｐウエル１３には、ＮＭＯＳトランジスタのソース
／ドレイン領域となるＮ型不純物拡散領域１４が形成さ
れている。ソース／ドレイン領域は、ＬＤＤ構造であっ
ても良い。
体基板１は、Ｐ型シリコン半導体基板１０とその上に成
長されたＮ- シリコンエピタキシャル層１１から構成さ
れている、いわゆる、エピタキシャルウェハーを用い
る。シリコン半導体基板１０表面には、所定の領域にＮ
+ 不純物拡散埋込み領域１２が形成されている。この埋
込み領域１２は、エピタキシャル層１１に被覆され、バ
イポーラトランジスタ部とＰＭＯＳトランジスタ部（図
示せず）に埋め込まれる。エピタキャル層１１の表面に
は、素子分離領域となるフィールド酸化膜２が形成され
ている。ＮＭＯＳトランジスタ部（図のＭＯＳ部）に
は、不純物が拡散されてＰウエル１３が形成されてお
り、ＮＭＯＳトランジスタは、その中に形成されてい
る。Ｐウエル１３には、ＮＭＯＳトランジスタのソース
／ドレイン領域となるＮ型不純物拡散領域１４が形成さ
れている。ソース／ドレイン領域は、ＬＤＤ構造であっ
ても良い。
【００２５】ソース／ドレイン領域１４間の半導体基板
１０上には、例えば、ポリシリコンなどのゲート電極４
がゲート酸化膜３を介して形成されている。ゲート電極
４は、半導体基板１上の第１の導電膜から形成されてい
る。ゲート電極４を含めＮＭＯＳトランジスタ部の表面
は、厚さが１００〜２００ｎｍ程度のＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）で形
成したシリコン酸化膜などの絶縁膜５で被覆されてい
る。この絶縁膜５は、素子分離領域のフィールド酸化膜
２上に延在しており、その端部は、このフィールド酸化
膜２の平坦表面上に延在して終端している。フィールド
酸化膜２上の絶縁膜５の端部は、端部へのストレスを防
止するための保護膜であるポリシリコン膜６１で被覆さ
れている。ポリシリコン６１は、絶縁膜５の端部の剥が
れ防止用の保護膜の機能もある。ポリシリコン膜６１
は、第２の導電膜から構成されている。保護膜６１はま
た電位的にフローティングとされている。保護膜６１は
保護膜としての機能を果すために絶縁膜５の上面上に延
在している。保護膜６１はそれ自体の半導体装置への支
持を図るためにフィールド酸化膜２上に延在している。
１０上には、例えば、ポリシリコンなどのゲート電極４
がゲート酸化膜３を介して形成されている。ゲート電極
４は、半導体基板１上の第１の導電膜から形成されてい
る。ゲート電極４を含めＮＭＯＳトランジスタ部の表面
は、厚さが１００〜２００ｎｍ程度のＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）で形
成したシリコン酸化膜などの絶縁膜５で被覆されてい
る。この絶縁膜５は、素子分離領域のフィールド酸化膜
２上に延在しており、その端部は、このフィールド酸化
膜２の平坦表面上に延在して終端している。フィールド
酸化膜２上の絶縁膜５の端部は、端部へのストレスを防
止するための保護膜であるポリシリコン膜６１で被覆さ
れている。ポリシリコン６１は、絶縁膜５の端部の剥が
れ防止用の保護膜の機能もある。ポリシリコン膜６１
は、第２の導電膜から構成されている。保護膜６１はま
た電位的にフローティングとされている。保護膜６１は
保護膜としての機能を果すために絶縁膜５の上面上に延
在している。保護膜６１はそれ自体の半導体装置への支
持を図るためにフィールド酸化膜２上に延在している。
【００２６】一方、ＮＰＮバイポーラトランジスタ部
（図のバイポーラ部）には、ベース領域のＰ型不純物拡
散領域１５が形成され、このベース領域内にエミッタ領
域のＮ型不純物拡散領域１６が設けられている。バイポ
ーラトランジスタ部に形成されている埋込み領域１２
は、コレクタ領域として用いられるディープＮ+ 不純物
拡散領域１７と接続し、この不純物拡散領域１７が半導
体基板１の表面に形成されているコレクタ電極引出し領
域１８と接続している。ベース領域１５の電極６は、ポ
リシリコン膜からなり、第２の導電膜から形成されてい
る。
（図のバイポーラ部）には、ベース領域のＰ型不純物拡
散領域１５が形成され、このベース領域内にエミッタ領
域のＮ型不純物拡散領域１６が設けられている。バイポ
ーラトランジスタ部に形成されている埋込み領域１２
は、コレクタ領域として用いられるディープＮ+ 不純物
拡散領域１７と接続し、この不純物拡散領域１７が半導
体基板１の表面に形成されているコレクタ電極引出し領
域１８と接続している。ベース領域１５の電極６は、ポ
リシリコン膜からなり、第２の導電膜から形成されてい
る。
【００２７】この様に、第２の導電膜は、ベース電極６
及び保護膜６１から構成されている。ベース電極６に
は、図示はしていないが電位が印加され、一方、保護膜
６１は電位的にフローティングとなっている。エミッタ
領域１６及びコレクタ電極引出し領域１８にもそれぞれ
エミッタ電極Ｅ及びコレクタ電極Ｃが接続されている。
これら電極は、Ａｌなどの金属電極からなり、第２の導
電膜の上に層間絶縁膜を介して形成される第３もしくは
それ以上の導電膜（図示せず）から形成されるＡｌ配線
に接続されている。エミッタ電極Ｅは電源電位（たとえ
ば、接地電位）に接続されており、またコレクタ電極Ｃ
も電源電位（Ｖｃｃ）に接続されている。半導体基板１
表面はパッシベーション膜（図示せず）で被覆保護され
る。
及び保護膜６１から構成されている。ベース電極６に
は、図示はしていないが電位が印加され、一方、保護膜
６１は電位的にフローティングとなっている。エミッタ
領域１６及びコレクタ電極引出し領域１８にもそれぞれ
エミッタ電極Ｅ及びコレクタ電極Ｃが接続されている。
これら電極は、Ａｌなどの金属電極からなり、第２の導
電膜の上に層間絶縁膜を介して形成される第３もしくは
それ以上の導電膜（図示せず）から形成されるＡｌ配線
に接続されている。エミッタ電極Ｅは電源電位（たとえ
ば、接地電位）に接続されており、またコレクタ電極Ｃ
も電源電位（Ｖｃｃ）に接続されている。半導体基板１
表面はパッシベーション膜（図示せず）で被覆保護され
る。
【００２８】エミッタ電極Ｅおよびコレクタ電極Ｃは第
２の導電膜から形成されてもよい。この場合、ベース電
極は、Ａｌのような金属から形成される。
２の導電膜から形成されてもよい。この場合、ベース電
極は、Ａｌのような金属から形成される。
【００２９】以上のように、ＭＯＳトランジスタ部に形
成されている第１の導電膜であるゲート電極４を被覆す
る絶縁膜５の端部は、半導体基板全面に形成された導電
層をパターニングして得られる第２の導電膜の保護膜６
１によって被覆されているので、ストレスがかかるのが
防止されまたその半導体基板表面からの剥がれが少な
く、不良品率が著しく低下する。絶縁膜５は、ＣＶＤＳ
ｉＯ2 膜に限るものではなく、ＣＶＤＳｉ3 Ｎ4 膜又は
窒化シリコンを下地層とする２層のＳｉ3 Ｎ4 ／ＳｉＯ
2 膜などを用いても良い。ゲート電極はポリシリコンに
限らず、例えば、ポリシリコン膜とその上に形成された
チタンシリサイド膜の積層体からなるポリサイド膜など
他の既存の材料を用いることができる。また、第２の導
電膜は、ポリリシリコン膜以外にＴｉ、Ｗ、Ｍｏ等の高
融点金属、金属、ポリサイド膜、ポリサイド膜をＳｉＯ
2 膜で被覆したポリサイド／ＳｉＯ2 膜などを用いても
良い。Ｓｉ3 Ｎ4 はストレスに強く、そのため絶縁膜と
してＣＶＤＳｉ3 Ｎ4 膜を用いた場合には、剥がれの可
能性は一層低減される。なお、第２の導電膜として図１
に示すように単層構造を用いた場合には絶縁膜５の端部
をより効果的に抑えることができる。
成されている第１の導電膜であるゲート電極４を被覆す
る絶縁膜５の端部は、半導体基板全面に形成された導電
層をパターニングして得られる第２の導電膜の保護膜６
１によって被覆されているので、ストレスがかかるのが
防止されまたその半導体基板表面からの剥がれが少な
く、不良品率が著しく低下する。絶縁膜５は、ＣＶＤＳ
ｉＯ2 膜に限るものではなく、ＣＶＤＳｉ3 Ｎ4 膜又は
窒化シリコンを下地層とする２層のＳｉ3 Ｎ4 ／ＳｉＯ
2 膜などを用いても良い。ゲート電極はポリシリコンに
限らず、例えば、ポリシリコン膜とその上に形成された
チタンシリサイド膜の積層体からなるポリサイド膜など
他の既存の材料を用いることができる。また、第２の導
電膜は、ポリリシリコン膜以外にＴｉ、Ｗ、Ｍｏ等の高
融点金属、金属、ポリサイド膜、ポリサイド膜をＳｉＯ
2 膜で被覆したポリサイド／ＳｉＯ2 膜などを用いても
良い。Ｓｉ3 Ｎ4 はストレスに強く、そのため絶縁膜と
してＣＶＤＳｉ3 Ｎ4 膜を用いた場合には、剥がれの可
能性は一層低減される。なお、第２の導電膜として図１
に示すように単層構造を用いた場合には絶縁膜５の端部
をより効果的に抑えることができる。
【００３０】次に、図２乃至図８を参照して第１の実施
例の半導体装置の製造方法について説明する。図２に示
されるように、半導体基板１は、Ｐ型シリコン半導体基
板１０とその上のＮ- シリコンエピタキシャル層１１か
ら構成され、シリコン半導体基板１０表面には、所定の
領域にＮ+ 埋込み領域１２が形成されている。エピタキ
シャル層１１の表面には、素子分離用フィールド酸化膜
２が形成されている。ＭＯＳトランジスタ部のＰウエル
１３には、Ｎ型ソース／ドレイン領域１４が形成されて
いる。Ｎ型ソース／ドレイン領域１４間の半導体基板上
には、ポリシリコンゲート電極４がシリコンの熱酸化に
よるゲート酸化膜３を介して形成されている。ゲート電
極４は、半導体基板１上の第１の導電膜から形成されて
いる。一方、ＮＰＮバイポーラトランジスタ部には、Ｐ
型ベース領域１５が形成され、このベース領域内にＮ型
エミッタ領域１６が設けられている。埋込み領域１２
は、コレクタ領域のディープＮ+ 不純物拡散領域１７と
接続し、この拡散領域１７がＮ+ コレクタ電極引出し領
域１８と接続している。図３に示すように、ゲート電極
４を含む半導体基板１上の全面に、例えば、ＣＶＤによ
りシリコン酸化膜（ＳｉＯ2 ）５を１００ｎｍ程度堆積
させる。そして、その上にゲート電極４及びフィールド
酸化膜２の端部を被覆するように所定のパターンのフォ
トレジスト１９に形成する。フォトレジスト１９はフィ
ールド酸化膜２の平坦表面上に延在している。
例の半導体装置の製造方法について説明する。図２に示
されるように、半導体基板１は、Ｐ型シリコン半導体基
板１０とその上のＮ- シリコンエピタキシャル層１１か
ら構成され、シリコン半導体基板１０表面には、所定の
領域にＮ+ 埋込み領域１２が形成されている。エピタキ
シャル層１１の表面には、素子分離用フィールド酸化膜
２が形成されている。ＭＯＳトランジスタ部のＰウエル
１３には、Ｎ型ソース／ドレイン領域１４が形成されて
いる。Ｎ型ソース／ドレイン領域１４間の半導体基板上
には、ポリシリコンゲート電極４がシリコンの熱酸化に
よるゲート酸化膜３を介して形成されている。ゲート電
極４は、半導体基板１上の第１の導電膜から形成されて
いる。一方、ＮＰＮバイポーラトランジスタ部には、Ｐ
型ベース領域１５が形成され、このベース領域内にＮ型
エミッタ領域１６が設けられている。埋込み領域１２
は、コレクタ領域のディープＮ+ 不純物拡散領域１７と
接続し、この拡散領域１７がＮ+ コレクタ電極引出し領
域１８と接続している。図３に示すように、ゲート電極
４を含む半導体基板１上の全面に、例えば、ＣＶＤによ
りシリコン酸化膜（ＳｉＯ2 ）５を１００ｎｍ程度堆積
させる。そして、その上にゲート電極４及びフィールド
酸化膜２の端部を被覆するように所定のパターンのフォ
トレジスト１９に形成する。フォトレジスト１９はフィ
ールド酸化膜２の平坦表面上に延在している。
【００３１】次に、図４に示すように、フォトレジスト
１９をマスクにしてシリコン酸化膜５をエッチングし、
ＮＰＮバイポーラトランジスタ部上及びフィールド酸化
膜２の一部上に形成されているシリコン酸化膜部分をエ
ッチング除去する。次に、フォトレジスト１９を除去し
てから、図５に示すように、２層目のポリシリコン膜６
０を３０００ｎｍ程度堆積し、ついでＮＰＮバイポーラ
トランジスタ部のベース引出し電極形成領域、ゲート電
極４、フィールド酸化膜２の端部及びシリコン酸化膜５
の端部を被覆するように所定のパターンのフォトレジス
ト９を形成する。次に、図６に示すように、フォトレジ
スト９をマスクとしポリシリコン膜６０を選択的にエッ
チング除去する。このポリシリコン膜６０をエッチング
するには、ＲＩＥなどの異方性エッチングを行う。異方
性のエッチングを行うことによりパターン精度が向上す
る。次に、フォトレジスト９を除去する。このエッチン
グ処理によって、２層目のポリシリコン膜６０は、図７
に示すように、ベース引出し電極６、シリコン酸化膜５
の端部を保護する保護膜６１及びシリコン酸化膜５のゲ
ート電極４およびフィールド酸化膜２の端部を被覆する
ポリシリコン膜６２に分かれる。
１９をマスクにしてシリコン酸化膜５をエッチングし、
ＮＰＮバイポーラトランジスタ部上及びフィールド酸化
膜２の一部上に形成されているシリコン酸化膜部分をエ
ッチング除去する。次に、フォトレジスト１９を除去し
てから、図５に示すように、２層目のポリシリコン膜６
０を３０００ｎｍ程度堆積し、ついでＮＰＮバイポーラ
トランジスタ部のベース引出し電極形成領域、ゲート電
極４、フィールド酸化膜２の端部及びシリコン酸化膜５
の端部を被覆するように所定のパターンのフォトレジス
ト９を形成する。次に、図６に示すように、フォトレジ
スト９をマスクとしポリシリコン膜６０を選択的にエッ
チング除去する。このポリシリコン膜６０をエッチング
するには、ＲＩＥなどの異方性エッチングを行う。異方
性のエッチングを行うことによりパターン精度が向上す
る。次に、フォトレジスト９を除去する。このエッチン
グ処理によって、２層目のポリシリコン膜６０は、図７
に示すように、ベース引出し電極６、シリコン酸化膜５
の端部を保護する保護膜６１及びシリコン酸化膜５のゲ
ート電極４およびフィールド酸化膜２の端部を被覆する
ポリシリコン膜６２に分かれる。
【００３２】次に、図８に示すように、半導体基板１上
にシリコン酸化膜５の端部を保護する保護膜６１及びベ
ース引出し電極６を被覆し、ゲート電極４及びフィール
ド酸化膜２の端部を被覆するポリシリコン膜６２は露出
するようにフォトレジスト２０を所定のパターンに被覆
し、これをマスクとして、ポリシリコン膜６２をエッチ
ング除去する。この処理は、例えばＣＦ4 、Ｏ2 を用い
た等方性ダウンフロー型プラズマエッチングにより行
う。この方法によればシリコン酸化膜５がゲート電極４
やフィールド酸化膜２の端部によって形成される段差部
の側壁に形成し易いポリシリコンの残渣の発生がなく、
シリコン酸化膜の端部を保護する保護膜６１及びベース
引出し電極６で構成される第２の導電膜が正確に形成さ
れる。なお、ダウンフロー型プラズマエッチングにかか
わらず、等方性エッチングであれば任意のものでよい。
にシリコン酸化膜５の端部を保護する保護膜６１及びベ
ース引出し電極６を被覆し、ゲート電極４及びフィール
ド酸化膜２の端部を被覆するポリシリコン膜６２は露出
するようにフォトレジスト２０を所定のパターンに被覆
し、これをマスクとして、ポリシリコン膜６２をエッチ
ング除去する。この処理は、例えばＣＦ4 、Ｏ2 を用い
た等方性ダウンフロー型プラズマエッチングにより行
う。この方法によればシリコン酸化膜５がゲート電極４
やフィールド酸化膜２の端部によって形成される段差部
の側壁に形成し易いポリシリコンの残渣の発生がなく、
シリコン酸化膜の端部を保護する保護膜６１及びベース
引出し電極６で構成される第２の導電膜が正確に形成さ
れる。なお、ダウンフロー型プラズマエッチングにかか
わらず、等方性エッチングであれば任意のものでよい。
【００３３】図９は、図１の半導体装置の平面図であ
る。この平面図に示されるように、ＭＯＳ領域は保護膜
６１によってその全周が囲まれている。このような構成
により導電層の残渣が全く生じず、しかも絶縁膜５への
ストレスの防止およびその剥がれの防止がさらに向上す
る。またＭＯＳ領域は半導体基板の縁部からバイポーラ
領域より内方に位置している。
る。この平面図に示されるように、ＭＯＳ領域は保護膜
６１によってその全周が囲まれている。このような構成
により導電層の残渣が全く生じず、しかも絶縁膜５への
ストレスの防止およびその剥がれの防止がさらに向上す
る。またＭＯＳ領域は半導体基板の縁部からバイポーラ
領域より内方に位置している。
【００３４】次に、図１０を参照して第２の実施例を説
明する。
明する。
【００３５】図１０は半導体装置の断面図であり、Ｂｉ
ＣＭＯＳデバイスのＭＯＳトランジスタ部と隣接するバ
イポーラトランジスタ部とを示している。この実施例で
は、例えば、ＣＭＯＳ回路のＮＭＯＳトランジスタとこ
れに隣接するＮＰＮバイポーラトランジスタを用いて説
明する。半導体基板１は、Ｐ型シリコン半導体基板１０
とその上に成長されたＮ- シリコンエピタキシャル層１
１から構成されている。シリコン半導体基板１０表面に
は、所定の領域にＮ+ 不純物拡散埋込み領域１２が形成
されている。この埋込み領域１２は、エピタキシャル層
１１に被覆され、バイポーラトランジスタ部に埋め込ま
れる。エピタキシャル層１１の表面には、素子分離領域
となるフィールド酸化膜２が形成されている。素子分離
領域は、このフィールド酸化膜２とその下に形成したＳ
ｉＯ2 などの絶縁物が充填しているトレンチ２８によっ
て構成される。
ＣＭＯＳデバイスのＭＯＳトランジスタ部と隣接するバ
イポーラトランジスタ部とを示している。この実施例で
は、例えば、ＣＭＯＳ回路のＮＭＯＳトランジスタとこ
れに隣接するＮＰＮバイポーラトランジスタを用いて説
明する。半導体基板１は、Ｐ型シリコン半導体基板１０
とその上に成長されたＮ- シリコンエピタキシャル層１
１から構成されている。シリコン半導体基板１０表面に
は、所定の領域にＮ+ 不純物拡散埋込み領域１２が形成
されている。この埋込み領域１２は、エピタキシャル層
１１に被覆され、バイポーラトランジスタ部に埋め込ま
れる。エピタキシャル層１１の表面には、素子分離領域
となるフィールド酸化膜２が形成されている。素子分離
領域は、このフィールド酸化膜２とその下に形成したＳ
ｉＯ2 などの絶縁物が充填しているトレンチ２８によっ
て構成される。
【００３６】ＮＭＯＳトランジスタ部（図のＭＯＳ部）
には、不純物が拡散されてＰウェル１３が形成されてお
り、ＮＭＯＳトランジスタは、その中に形成されてい
る。このＰウェル１３には、ＮＭＯＳトランジスタのＮ
型ソース／ドレイン領域１４が形成されている。ソース
／ドレイン領域１４間の半導体基板上には、例えばポリ
シリコンなどのゲート電極４がゲート酸化膜３を介して
形成されている。
には、不純物が拡散されてＰウェル１３が形成されてお
り、ＮＭＯＳトランジスタは、その中に形成されてい
る。このＰウェル１３には、ＮＭＯＳトランジスタのＮ
型ソース／ドレイン領域１４が形成されている。ソース
／ドレイン領域１４間の半導体基板上には、例えばポリ
シリコンなどのゲート電極４がゲート酸化膜３を介して
形成されている。
【００３７】ゲート電極４は、半導体基板１上の第１の
導電膜から形成されている。ゲート電極４を含めＮＭＯ
Ｓトランジスタ部の表面は、絶縁膜５で被覆されてい
る。絶縁膜５は、厚さが１５０ｎｍ程度のＣＶＤ法で形
成したＳｉＯ2 膜５１とその上の厚さが１００ｎｍ程度
のＳｉ3 Ｎ4 膜５２から構成されている。この絶縁膜５
は、第１の実施例と同様に、素子分離領域のフィールド
酸化膜２上に延在しており、その端部は、このフィール
ド酸化膜２の平坦表面上に終端している。フィールド酸
化膜２上の絶縁膜５の端部は、第２の導電膜から構成さ
れた保護膜６１で被覆されている。第２の導電膜６１
は、ポリサイド膜とその上のＳｉＯ2 膜２５からなり、
ポリサイド膜は、ポリシリコン膜２７とその上のＴｉＳ
ｉ2 膜２６から構成されている。第１の実施例における
のと同じく、保護膜６１は電位的にフローティングとさ
れている。また保護膜６１は保護膜としての機能を果す
ために絶縁膜５の上面上に延在している。保護膜６１は
半導体装置への支持を図るためにフィールド酸化膜上に
も延在している。ポリサイド構造とすることによりその
抵抗が低減され、動作の高速化が図れる。
導電膜から形成されている。ゲート電極４を含めＮＭＯ
Ｓトランジスタ部の表面は、絶縁膜５で被覆されてい
る。絶縁膜５は、厚さが１５０ｎｍ程度のＣＶＤ法で形
成したＳｉＯ2 膜５１とその上の厚さが１００ｎｍ程度
のＳｉ3 Ｎ4 膜５２から構成されている。この絶縁膜５
は、第１の実施例と同様に、素子分離領域のフィールド
酸化膜２上に延在しており、その端部は、このフィール
ド酸化膜２の平坦表面上に終端している。フィールド酸
化膜２上の絶縁膜５の端部は、第２の導電膜から構成さ
れた保護膜６１で被覆されている。第２の導電膜６１
は、ポリサイド膜とその上のＳｉＯ2 膜２５からなり、
ポリサイド膜は、ポリシリコン膜２７とその上のＴｉＳ
ｉ2 膜２６から構成されている。第１の実施例における
のと同じく、保護膜６１は電位的にフローティングとさ
れている。また保護膜６１は保護膜としての機能を果す
ために絶縁膜５の上面上に延在している。保護膜６１は
半導体装置への支持を図るためにフィールド酸化膜上に
も延在している。ポリサイド構造とすることによりその
抵抗が低減され、動作の高速化が図れる。
【００３８】一方、ＮＰＮバイポーラトランジスタ部に
はＰ型ベース領域１５が形成され、このベース領域内に
Ｎ型エミッタ領域１６が設けられている。また、ベース
領域１５と離隔して半導体基板１の表面にコレクタ電極
引出し領域１８が形成されている。ベース領域１５には
ベース電極が形成される。エミッタ領域１６及びコレク
タ電極引出し領域１８にもエミッタ電極２３およびコレ
クタ電極２２が接続されているが、これら電極は、保護
膜６１と同様に第２の導電膜すなわちポリシリコン膜と
その上に形成されたＴｉＳｉ2 膜とから構成されてい
る。この様に、第２の導電膜はコレクタ電極２２、エミ
ッタ電極２３及び保護膜６１から構成されている。
はＰ型ベース領域１５が形成され、このベース領域内に
Ｎ型エミッタ領域１６が設けられている。また、ベース
領域１５と離隔して半導体基板１の表面にコレクタ電極
引出し領域１８が形成されている。ベース領域１５には
ベース電極が形成される。エミッタ領域１６及びコレク
タ電極引出し領域１８にもエミッタ電極２３およびコレ
クタ電極２２が接続されているが、これら電極は、保護
膜６１と同様に第２の導電膜すなわちポリシリコン膜と
その上に形成されたＴｉＳｉ2 膜とから構成されてい
る。この様に、第２の導電膜はコレクタ電極２２、エミ
ッタ電極２３及び保護膜６１から構成されている。
【００３９】コレクタ電極引出し領域１８はディープＮ
+ 不純物拡散領域（コレクタ領域）１７によりＮ+ 不純
物拡散埋込み領域１２と接続している。
+ 不純物拡散領域（コレクタ領域）１７によりＮ+ 不純
物拡散埋込み領域１２と接続している。
【００４０】コレクタ電極２２は電源電位に接続され、
またエミッタ電極２３も電源電位に接続される。
またエミッタ電極２３も電源電位に接続される。
【００４１】ベース電極は導電膜２７および２８から形
成されてもよい。この場合、コレクタ電極２２およびエ
ミッタ電極２３は、Ａｌのような金属から形成される。
成されてもよい。この場合、コレクタ電極２２およびエ
ミッタ電極２３は、Ａｌのような金属から形成される。
【００４２】この図１０の第２の導電膜を形成するに
は、半導体基板主面の全面にまずポリシリコン膜を形成
しついでその上にＴｉＳｉ2 膜を形成して二層の導電膜
を形成し、その後、この導電層を選択的にエッチングし
て、第１の導電膜が形成する段差部及びフィールド酸化
膜の端部が形成する段差部を被覆する導電膜を形成す
る。そして、この導電膜の所定部分をフォトレジスト２
０で被覆してから前記段差部を被覆する導電膜部分をエ
ッチング除去する。その後、このフォトレジスト２０を
取り去り、後工程を行って、半導体装置を完成する。絶
縁膜５の表面がエッチングされにくいＳｉ3 Ｎ4 膜５２
によって形成されているので、前記段差部を被覆する導
電膜は、オーバーエッチングなく効率的にエッチング処
理される。
は、半導体基板主面の全面にまずポリシリコン膜を形成
しついでその上にＴｉＳｉ2 膜を形成して二層の導電膜
を形成し、その後、この導電層を選択的にエッチングし
て、第１の導電膜が形成する段差部及びフィールド酸化
膜の端部が形成する段差部を被覆する導電膜を形成す
る。そして、この導電膜の所定部分をフォトレジスト２
０で被覆してから前記段差部を被覆する導電膜部分をエ
ッチング除去する。その後、このフォトレジスト２０を
取り去り、後工程を行って、半導体装置を完成する。絶
縁膜５の表面がエッチングされにくいＳｉ3 Ｎ4 膜５２
によって形成されているので、前記段差部を被覆する導
電膜は、オーバーエッチングなく効率的にエッチング処
理される。
【００４３】図１０を参照してこの発明の半導体装置の
構造についてのべたが、ここで特にＭＯＳトランジスタ
とバイポーラトランジスタを含む構造について、再び図
１０を参照して説明する。
構造についてのべたが、ここで特にＭＯＳトランジスタ
とバイポーラトランジスタを含む構造について、再び図
１０を参照して説明する。
【００４４】なお、図１０では、絶縁膜５および第２の
導電膜はいずれも二層構造のものとして示されている
が、以降の説明では説明の便宜上単層構造のものとして
説明する。
導電膜はいずれも二層構造のものとして示されている
が、以降の説明では説明の便宜上単層構造のものとして
説明する。
【００４５】Ｐ型シリコン半導体基板１０の表面の所定
領域にＮ型不純物例えばＰ（リン）イオンを高濃度に注
入する。
領域にＮ型不純物例えばＰ（リン）イオンを高濃度に注
入する。
【００４６】ついで基板１０上にＮ- のエピタキシャル
層１１を成長させる。このときＰイオンの注入された領
域はＮ+ 埋込み領域１２となる。エピタキシャル層１１
内に基板１０に通じるトレンチを形成する。ついでこの
トレンチをＣＶＤ法によりＳｉＯ2 で満たし絶縁領域と
する。ついで所定パターンのフィールド酸化膜２をエピ
タキシャル層１１の表面に形成する。フィールド酸化膜
および絶縁トレンチ２８によってエピタキシャル層１１
の表面が第１の素子領域と第２の素子領域とに分けられ
ている。第２の素子領域は埋込み領域１２上に位置す
る。
層１１を成長させる。このときＰイオンの注入された領
域はＮ+ 埋込み領域１２となる。エピタキシャル層１１
内に基板１０に通じるトレンチを形成する。ついでこの
トレンチをＣＶＤ法によりＳｉＯ2 で満たし絶縁領域と
する。ついで所定パターンのフィールド酸化膜２をエピ
タキシャル層１１の表面に形成する。フィールド酸化膜
および絶縁トレンチ２８によってエピタキシャル層１１
の表面が第１の素子領域と第２の素子領域とに分けられ
ている。第２の素子領域は埋込み領域１２上に位置す
る。
【００４７】第１の素子領域はＭＯＳ領域であり、第２
の素子領域はバイポ−ラ領域である。ＭＯＳ領域にはＰ
型不純物例えばボロンが注入され、Ｐウェルを構成して
いる。ＰウェルＭＯＳ領域には所定部分にＮ型不純物イ
オンが注入され、ソース領域１４およびドレイン領域１
４が形成される。ついでＭＯＳ領域の表面を酸化し、ゲ
ート絶縁膜３を形成する。ゲート絶縁膜３上にゲート電
極４を形成する。ついでバイポ−ラ領域にＮ型不純物を
高濃度に注入し、埋込みＮ+ 領域１２に連通するＮ+ コ
レクタ領域１７を形成する。バイポ−ラ領域にＰ型不純
物例えばボロン（Ｂ）を注入し、ベース領域１５を形成
する。ついでこのＰ型ベース領域１５内にリンＰを注入
し、Ｎ+ 型エミッタ領域１６を形成する。この時、コレ
クタ領域１７上にもリンを注入し、Ｎ+ コレクタ領域１
７と連続するＮ+ コレクタ・コンタクト領域１８を形成
する。
の素子領域はバイポ−ラ領域である。ＭＯＳ領域にはＰ
型不純物例えばボロンが注入され、Ｐウェルを構成して
いる。ＰウェルＭＯＳ領域には所定部分にＮ型不純物イ
オンが注入され、ソース領域１４およびドレイン領域１
４が形成される。ついでＭＯＳ領域の表面を酸化し、ゲ
ート絶縁膜３を形成する。ゲート絶縁膜３上にゲート電
極４を形成する。ついでバイポ−ラ領域にＮ型不純物を
高濃度に注入し、埋込みＮ+ 領域１２に連通するＮ+ コ
レクタ領域１７を形成する。バイポ−ラ領域にＰ型不純
物例えばボロン（Ｂ）を注入し、ベース領域１５を形成
する。ついでこのＰ型ベース領域１５内にリンＰを注入
し、Ｎ+ 型エミッタ領域１６を形成する。この時、コレ
クタ領域１７上にもリンを注入し、Ｎ+ コレクタ領域１
７と連続するＮ+ コレクタ・コンタクト領域１８を形成
する。
【００４８】ついでゲート電極４上にそれを覆うＳｉＯ
２膜５１およびＳｉ３Ｎ４膜５２の積層絶縁膜５をその
端部がＭＯＳ領域とバイポ−ラ領域との間のフィールド
酸化膜上に終端するように形成する。ついで全面に例え
ばポリシリコン膜２７およびＴｉＳｉ２膜２６の積層導
電層を形成する。ついで、この積層導電層のＭＯＳ領
域、絶縁膜５の端部分、エミッタ領域１６上の部分にレ
ジストパターンを形成し、これら部分を覆う。レジスト
パターンをマスクに用いて、異方性エッチングにより積
層導電層をパターニングする。ついでレジストパターン
を除去する。ついで第２の素子領域であるバイポーラ領
域および絶縁膜５の端部分を覆うように、レジストパタ
ーン２０を形成する。このレジストパターン２０をマス
クに用いて露出している導電層をエッチング除去する。
２膜５１およびＳｉ３Ｎ４膜５２の積層絶縁膜５をその
端部がＭＯＳ領域とバイポ−ラ領域との間のフィールド
酸化膜上に終端するように形成する。ついで全面に例え
ばポリシリコン膜２７およびＴｉＳｉ２膜２６の積層導
電層を形成する。ついで、この積層導電層のＭＯＳ領
域、絶縁膜５の端部分、エミッタ領域１６上の部分にレ
ジストパターンを形成し、これら部分を覆う。レジスト
パターンをマスクに用いて、異方性エッチングにより積
層導電層をパターニングする。ついでレジストパターン
を除去する。ついで第２の素子領域であるバイポーラ領
域および絶縁膜５の端部分を覆うように、レジストパタ
ーン２０を形成する。このレジストパターン２０をマス
クに用いて露出している導電層をエッチング除去する。
【００４９】以上のように、ＭＯＳトランジスタ部に形
成されている第１の導電膜であるゲート電極を被覆する
絶縁膜の端部は、半導体基板全面に形成された導電層を
パターニングして得られる第２の導電膜の保護膜６１に
よって被覆されている。保護膜６１は絶縁膜５の端部に
ストレスがかかるのを防止する。保護膜６１はさらに絶
縁膜５の端部の剥がれ防止用の保護膜の機能もある。保
護膜６１はまた電位的にフローティングとなっている。
保護膜６１はさらに保護膜としての機能を果すために絶
縁膜５の上面上に延在している。保護膜６１はそれ自体
の半導体装置への支持を図るためにフィールド酸化膜２
上に延在している。保護膜６１により、また、絶縁膜５
の半導体表面からの剥がれが少なく、また装置の不良品
率が著しく低下する。
成されている第１の導電膜であるゲート電極を被覆する
絶縁膜の端部は、半導体基板全面に形成された導電層を
パターニングして得られる第２の導電膜の保護膜６１に
よって被覆されている。保護膜６１は絶縁膜５の端部に
ストレスがかかるのを防止する。保護膜６１はさらに絶
縁膜５の端部の剥がれ防止用の保護膜の機能もある。保
護膜６１はまた電位的にフローティングとなっている。
保護膜６１はさらに保護膜としての機能を果すために絶
縁膜５の上面上に延在している。保護膜６１はそれ自体
の半導体装置への支持を図るためにフィールド酸化膜２
上に延在している。保護膜６１により、また、絶縁膜５
の半導体表面からの剥がれが少なく、また装置の不良品
率が著しく低下する。
【００５０】以上実施例では、エピタキシャルウェハー
を用いて説明したが、本発明では、これに限らず、既存
のどの種類のＳｉやＧｅウェハーを用いることができ
る。また、半導体基板の種類もＰ型またはＮ型いずれで
もよい。さらに、バイポーラトランジスタとしてＰＮＰ
トランジスタを用いることができる。
を用いて説明したが、本発明では、これに限らず、既存
のどの種類のＳｉやＧｅウェハーを用いることができ
る。また、半導体基板の種類もＰ型またはＮ型いずれで
もよい。さらに、バイポーラトランジスタとしてＰＮＰ
トランジスタを用いることができる。
【００５１】
【発明の効果】以上本発明によれば、絶縁膜へのストレ
ス抑制およびその剥がれを少なくすることにより構造的
に安定し、しかも電気的動作も安定できるので、ＭＯＳ
集積回路とバイポーラ集積回路など異種の集積回路を混
載する良品率の高い半導体装置が得られる。又、半導体
基板を被覆する絶縁膜上に形成された導電膜をパターニ
ングして電極や配線にする際に、絶縁膜に生じている段
差部の側壁に導電膜の残渣が発生しないので半導体装置
の高集積化、微細化に伴って多く発生する絶縁膜表面の
段差部にも十分対応して正確な導電膜のパターン化が可
能になる。
ス抑制およびその剥がれを少なくすることにより構造的
に安定し、しかも電気的動作も安定できるので、ＭＯＳ
集積回路とバイポーラ集積回路など異種の集積回路を混
載する良品率の高い半導体装置が得られる。又、半導体
基板を被覆する絶縁膜上に形成された導電膜をパターニ
ングして電極や配線にする際に、絶縁膜に生じている段
差部の側壁に導電膜の残渣が発生しないので半導体装置
の高集積化、微細化に伴って多く発生する絶縁膜表面の
段差部にも十分対応して正確な導電膜のパターン化が可
能になる。
【００５２】配線や電極に用いられる第１の導電膜を被
覆する絶縁膜の端部は、この第１の導電膜の上に形成さ
れる第２の導電膜を構成する保護膜によって被覆保護さ
れているので、ストレスを受けることから抑制されしか
もその半導体基板からの剥がれが少ない。また、半導体
基板の全面に形成された導電層をパターニングする際
に、絶縁膜に発生する段差部及びこの絶縁膜の端部を被
覆するようにパターンを形成し、その後異方性エッチン
グを行うことによって、第１の導電膜やフィールド酸化
膜を被覆することによって発生した前記段差部に第２の
導電膜の側壁残渣が形成されないようにすることができ
る。
覆する絶縁膜の端部は、この第１の導電膜の上に形成さ
れる第２の導電膜を構成する保護膜によって被覆保護さ
れているので、ストレスを受けることから抑制されしか
もその半導体基板からの剥がれが少ない。また、半導体
基板の全面に形成された導電層をパターニングする際
に、絶縁膜に発生する段差部及びこの絶縁膜の端部を被
覆するようにパターンを形成し、その後異方性エッチン
グを行うことによって、第１の導電膜やフィールド酸化
膜を被覆することによって発生した前記段差部に第２の
導電膜の側壁残渣が形成されないようにすることができ
る。
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第１の実施例の半導体装置の製造工程断面図。
【図３】第１の実施例の半導体装置の製造工程断面図。
【図４】第１の実施例の半導体装置の製造工程断面図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第１の実施例の半導体装置の製造工程断面図。
【図７】第１の実施例の半導体装置の製造工程断面図。
【図８】第１の実施例の半導体装置の製造工程断面図。
【図９】第２の実施例の半導体装置の断面図。
【図１０】図１の半導体装置の断面図。
【図１１】従来の半導体装置の製造工程断面図。
【図１２】従来の半導体装置の製造工程断面図。
【図１３】従来の半導体装置の製造工程断面図。
【図１４】従来の半導体装置の製造工程断面図。
【図１５】従来の半導体装置の製造工程断面図。
１…半導体基板、 ２…フィ−ルド酸化膜、 ３…ゲ−ト酸化膜、 ４…ゲ−ト電極、 ５…絶縁膜（シリコン酸化膜）、 ６…ベ−ス引出し電極、 ７…ポリシリコン膜の残渣、 ８、９、１９、２０…フォトレジスト、 １０…Ｐ型シリコン半導体基板、 １１…Ｎ＋シリコンエピタキシャル成長層、 １２…Ｎ＋不純物拡散埋込み領域、 １３…Ｐウエル、 １４…Ｎ型ソ−ス／ドレイン領域、 １５…Ｐ型ベ−ス領域、 １６…Ｎ型エミッタ領域、 １７…デイ−プＮ＋不純物拡散領域（コレクタ領域）、 １８…Ｎ＋コレクタ電極引出し電極、 ２２…コレクタ引出し電極、 ２３…エミッタ引出し電極、 ２５…ＳｉＯ2 膜、 ２６…ＴｉＳｉ2 膜、 ２７…ポリシリコン膜、 ５１…ＳｉＯ2 膜、 ５２…Ｓｉ3 Ｎ4 膜、 ６０…導電層（ポリシリコン膜）、 ６１…保護膜（ポリシリコン膜）、 ６２…導電膜（ポリシリコン膜）。
Claims (27)
- 【請求項１】 第１の素子領域と第２の素子領域とを有
する半導体基板と、 前記半導体基板の前記第１の素子領域上に形成され、前
記第１の素子領域と前記第２の素子領域との間の前記半
導体基板の領域上に延在している端部分を有する絶縁膜
と、 前記端部分上に形成され、前記絶縁膜上および前記半導
体基板上に延在している導電膜と、 前記第２の素子領域上に形成され、前記導電膜を形成す
る導電層と共通導電層をパタ−ニングすることによって
形成され、かつ前記導電膜から電気的に絶縁されている
配線膜とを備えていることを特徴とする半導体装置。 - 【請求項２】 前記導電膜は電位的にフロ−テイングで
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記絶縁膜はＳｉＮ膜からなることを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記導電膜は前記第１の素子領域を囲ん
でいることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記半導体基板の中心に対して前記第１
の素子領域は前記第２の素子領域よりも近い位置にある
ことを特徴とする請求項４に記載の半導体装置。 - 【請求項６】 前記導電膜はポリシリコン膜からなるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項７】 前記導電膜は単層膜からなることを特徴
とする請求項１に記載の半導体装置。 - 【請求項８】 前記単層膜は、ポリシリコン膜、高融点
金属膜、金属膜、シリサイド膜のいずれか−層からなる
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項９】 第１の素子領域と第２の素子領域とを有
する半導体基板の前記第１の素子領域上に、前記第１の
素子領域と前記第２の素子領域との間の前記半導体基板
の領域上に延在する端部分を有する絶縁膜を形成する工
程と、 共通膜をパタ−ニングすることによって、前記端部分上
に前記絶縁膜上および前記半導体基板上に延在する導電
膜と、前記第２の素子領域上に配線膜とを形成する工程
とを備えていることを特徴とする半導体装置の製造方
法。 - 【請求項１０】 前記導電膜は電位的にフロ−テイング
であることを特徴とする請求項９に記載の半導体装置の
製造方法。 - 【請求項１１】 前記絶縁膜としてＳｉＮ膜を選択する
工程を備えていることを特徴とする請求項９に記載の半
導体装置の製造方法。 - 【請求項１２】 前記導電膜は前記第１の素子領域を囲
んでいることを特徴とする請求項９に記載の半導体装置
の製造方法。 - 【請求項１３】 前記半導体基板の中心に対して前記第
１の素子領域は前記第２の素子領域よりも近い位置にあ
ることを特徴とする請求項１２に記載の半導体装置の製
造方法。 - 【請求項１４】 前記導電膜はポリシリコン膜からなる
ことを特徴とする請求項９に記載の半導体装置の製造方
法。 - 【請求項１５】 前記導電膜は単層膜からなることを特
徴とする請求項９に記載の半導体装置の製造方法。 - 【請求項１６】 前記単層膜として、ポリシリコン膜、
高融点金属膜、金属膜、シリサイド膜のいずれか−層を
選択する工程を備えていることを特徴とする請求項９に
記載の半導体装置の製造方法。 - 【請求項１７】 第１の素子領域と第２の素子領域とを
有し、さらに前記第１の素子領域上にこの第１の素子領
域から突出する突出膜を有する半導体基板上に、絶縁層
を形成する工程と、 前記絶縁層をパタ−ニングすることによって、前記突出
膜を覆いかつ前記第１の素子領域と前記第２の素子領域
との間の前記半導体基板の領域上に延在する端部分を有
する絶縁膜を形成する工程と、 前記半導体基板上に導電層を形成する工程と、 前記導電層上に、前記突出膜の端部分によって形成され
る前記導電層の段差部を覆うマスクと、前記絶縁膜の前
記端部分によって形成される前記導電層の段差部を覆う
マスクと、前記第２の素子領域の−部を覆うマスクとを
形成する工程と、 前記導電層を、前記マスクを用いて異方性エッチングに
よりパタ−ニングすることにより、前記突出膜の前記端
部分によって形成される前記絶縁膜の段差部を覆う導電
膜と、前記絶縁膜の前記端部分を覆う導電膜と、前記第
２の素子領域の前記−部を覆う配線膜とを形成する工程
と、 前記マスクを除去する工程と、 前記第２の素子領域の前記配線膜上および前記絶縁膜の
前記端部分を覆う導電膜上にマスクを形成する工程と、 前記絶縁膜の前記段差部を覆う導電膜を、前記マスクを
用いて等方性エッチングにより除去する工程と、 前記マスクを除去する工程とを備えていることを特徴と
する半導体装置の製造方法。 - 【請求項１８】 前記絶縁膜の前記端部分はフィ−ルド
酸化膜の平坦表面上に位置していることを特徴とする請
求項１７に記載の半導体装置の製造方法。 - 【請求項１９】 前記絶縁膜としてＳｉＮ膜を選択する
工程を備えていることを特徴とする請求項１７に記載の
半導体装置の製造方法。 - 【請求項２０】 前記導電膜は単層膜からなることを特
徴とする請求項１９に記載の半導体装置の製造方法。 - 【請求項２１】 前記単層膜として、ポリシリコン膜、
高融点金属膜、金属膜、シリサイド膜のいずれか−層を
選択する工程を備えていることを特徴とする請求項２０
に記載の半導体装置の製造方法。 - 【請求項２２】 半導体基板と、 前記半導体基板上に形成されていて、ＭＯＳトランジス
タ部とバイポ−ラトランジスタ部とを有する半導体層
と、 前記半導体基板と前記半導体層との間に形成された埋込
み層と、 前記半導体層上に形成された分離膜と、 前記半導体層のＭＯＳトランジスタ部に形成されたソ−
スおよびドレイン領域と、 前記半導体層のＭＯＳトランジスタ部に形成され、ゲ−
ト電極を構成している第１の導電膜と、 前記半導体層のＭＯＳトランジスタ部に形成され、前記
第１の導電膜を覆い、かつ前記分離膜上に延在している
絶縁膜と、 前記半導体層のバイポ−ラトランジスタ部に形成され、
ベ−ス電極を構成しており、かつ電位が印加される第１
の導電部分と、この第１の導電膜から電気的に分離さ
れ、前記分離膜上に形成され、電位的にフロ−テイング
であり、かつ前記絶縁膜の前記端部分を覆う第２の導電
部分とを有する第２の導電膜とを備えていることを特徴
とする半導体装置。 - 【請求項２３】 前記分離膜はフィ−ルド酸化膜である
ことを特徴とする請求項２２に記載の半導体装置の製造
方法。 - 【請求項２４】 半導体基板と、 前記半導体基板上に形成されていて、ＭＯＳトランジス
タ部とバイポ−ラトランジスタ部とを有する半導体層
と、 前記半導体基板と前記半導体層との間に形成された埋込
み層と、 前記半導体層上に形成された分離膜と、 前記半導体層のＭＯＳトランジスタ部に形成されたソ−
スおよびドレイン領域と、 前記半導体層のＭＯＳトランジスタ部に形成され、ゲ−
ト電極を構成している第１の導電膜と、 前記半導体層のＭＯＳトランジスタ部に形成され、前記
第１の導電膜を覆い、かつ前記分離膜上に延在している
端部分を有する第１の絶縁膜と、 前記半導体層のＭＯＳトランジスタ部に形成され、前記
第１の絶縁膜を覆う第２の絶縁膜と、 前記半導体層のバイポ−ラトランジスタ部に形成され、
ゲ−ト電極を構成しており、かつ電位が印加される第１
の導電部分と、この第１の導電膜から電気的に分離さ
れ、前記分離膜上に形成され、電位的にフロ−テイング
であり、かつ前記第１の絶縁膜の前記端部分を覆う第２
の導電部分とを有する第２の導電膜と、 前記第１の導電部分および第２の導電部分上にそれぞれ
形成され、前記第１の導電部分および第２の導電部分を
それぞれ覆う第３１の導電部分および第４の導電部分を
有する第３の導電膜と、 前記第３の導電部分および第４の導電部分上にそれぞれ
形成され、前記第３の導電部分および第４の導電部分を
それぞれ覆う第１の絶縁部分および第２の絶縁部分を有
する第３の絶縁膜とを備えていることを特徴とする半導
体装置。 - 【請求項２５】 前記分離膜はフィ−ルド酸化膜である
ことを特徴とする請求項２４に記載の半導体装置。 - 【請求項２６】 半導体基板上に形成され、第１の素子
領域、第２の素子領域、および前記第１の素子領域と第
２の素子領域との間の分離膜とを有する半導体層の前記
第１の素子領域上に第１の導電膜を形成する工程と、前
記第１の導電膜上に、前記分離膜上に延在する端部分を
有する絶縁膜を形成する工程と、 前記半導体層上に導電層を形成する工程と、 前記導電層の第１の部分である、前記第１の素子領域お
よび前記絶縁膜の前記端部分上にそれぞれ第１のマスク
を形成する工程と、 前記導電層の前記第１の部分以外の第２の部分を前記第
１のマスクを用いて異方性エッチングにより除去する工
程と、 前記第１のマスクを除去する工程と、 前記導電層の第３の部分である、前記第２の素子領域お
よび前記絶縁膜の前記端部分上にそれぞれ第２のマスク
を形成する工程と、 前記導電層の前記第３の部分以外の第４の部分を前記第
２のマスクを用いて等方性エッチングにより除去する工
程とを備えていることを特徴とする半導体装置の製造方
法。 - 【請求項２７】 第１の導電型の半導体基板に第２の導
電型の不純物を注入する工程と、 前記半導体基板上に半導体層を成長させ、前記不純物の
拡散による前記第２の導電型の埋込み層を形成する工程
と、 前記半導体層を開口し前記半導体基板に達するトレンチ
を形成する工程と、 少なくとも前記トレンチの開口を含む前記半導体層の表
面を酸化してこの半導体層の表面を第１の素子領域と前
記埋込み層上に形成された第２の素子領域とに分離する
フィ−ルド酸化膜を形成する工程と、 前記第１の素子領域に前記第１の導電型の不純物を注入
する工程と、 前記第１の素子領域の表面に前記第２の導電型の不純物
を注入してソ−ス領域およびドレイン領域を形成する工
程と、、前記第１の素子領域の表面を酸化してゲ−ト絶
縁膜を形成する工程と、 前記ゲ−ト絶縁膜上にゲ−ト電極を形成する工程と、 前記第２の素子領域に不純物を注入してコレクタ領域を
形成する工程と、 前記第２の素子領域に不純物を注入してベ−ス領域を形
成する工程と、 前記第２の素子領域に不純物を注入してエミッタ領域を
形成する工程と、 前記ゲ−ト電極上に、前記フィ−ルド酸化膜上に延在す
る端部分を有する絶縁膜を形成する工程と、 前記半導体層上に導電層を形成する工程と、 前記導電層の第１の部分である、前記第１の素子領域、
前記絶縁膜の前記端部分、前記ベ−ス領域、およびエミ
ッタ領域上にそれぞれ第１のマスクを形成する工程と、 前記導電層の前記第１の部分以外の第２の部分を前記第
１のマスクを用いて異方性エッチングにより除去する工
程と、 前記第１のマスクを除去する工程と、 前記導電層の第３の部分である、前記第２の素子領域お
よび前記絶縁膜の前記端部分上にそれぞれ第２のマスク
を形成する工程と、 前記導電層の前記第３の部分以外の第４の部分を前記第
２のマスクを用いて等方性エッチングにより除去する工
程とを備えていることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7091098A JPH07335775A (ja) | 1994-04-15 | 1995-04-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10183294 | 1994-04-15 | ||
| JP6-101832 | 1994-04-15 | ||
| JP7091098A JPH07335775A (ja) | 1994-04-15 | 1995-04-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335775A true JPH07335775A (ja) | 1995-12-22 |
Family
ID=26432575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7091098A Pending JPH07335775A (ja) | 1994-04-15 | 1995-04-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335775A (ja) |
-
1995
- 1995-04-17 JP JP7091098A patent/JPH07335775A/ja active Pending
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