JP2003017602A

JP2003017602A - 半導体装置の製造方法

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Publication number: JP2003017602A
Application number: JP2001196558A
Authority: JP
Inventors: Masaaki Bairo; 正昭場色; Chihiro Arai; 千広荒井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-28
Filing date: 2001-06-28
Publication date: 2003-01-17
Anticipated expiration: 2021-06-28
Also published as: JP4126583B2

Abstract

(57)【要約】【課題】電界効果トランジスタとバイポーラトランジ
スタとが共通の半導体基体に形成されるにも拘らず信頼
性の高い半導体装置を製造する。【解決手段】ベース形成領域の外側まで広がる開口５
１を有するレジスト３３を用いて金属の拡散防止膜３２
をエッチングし、ベース形成領域における半導体基体１
５を露出させるために絶縁膜３１及びゲート絶縁膜２５
をエッチングする際に、その厚さの途中までドライエッ
チングして、残りの厚さの絶縁膜３１及びゲート絶縁膜
２５をウエットエッチングする。半導体基体１５の表面
に損傷が生じず、また、拡散防止膜３２の庇はベース形
成領域から離隔されているので半導体層３６の形成時に
エピタキシャル層に応力が生じにくい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の発明は、電界効果トラ
ンジスタとバイポーラトランジスタとが共通の半導体基
体に形成される半導体装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】図３は、ＮＰＮ型のシリコンゲルマニウ
ム（Ｓｉ_1-xＧｅ_x、以下ＳｉＧｅと記す）ヘテロ接合
バイポーラトランジスタとＣＭＯＳトランジスタとが共
通の半導体基体に形成されており本願の発明の一従来例
によって製造されたＢｉＣＭＯＳ半導体装置を示してい
る。この一従来例では、Ｐ型で且つ面方位が（１００）
のＳｉ基板等である半導体基板１１の表面に熱酸化で酸
化膜（図示せず）を形成し、ＳｉＧｅヘテロ接合バイポ
ーラトランジスタ用のトランジスタ形成領域１２におけ
る埋め込みコレクタ形成領域を規定する開口を酸化膜に
形成する。

【０００３】次に、酸化膜の開口を介して露出している
半導体基板１１中へ１２００℃でＳｂ₂Ｏ₃からＳｂを
気相拡散させて、Ｎ⁺型の埋め込みコレクタ１３を形成
する。その後、酸化膜を除去する。そして、抵抗率が１
〜５Ωｃｍで厚さが０．３〜２．０μｍのＳｉ層等であ
るＮ型の半導体層１４を半導体基板１１上にエピタキシ
ャル成長させて、半導体基板１１と半導体層１４とで半
導体基体１５を構成する。

【０００４】次に、半導体層１４の表面を熱酸化して厚
さ５０ｎｍのＳｉＯ₂膜等である酸化膜（図示せず）を
パッド膜として形成し、この酸化膜膜上にＣＶＤ法で厚
さ１００ｎｍの窒化シリコン（Ｓｉ₃Ｎ₄）膜等である
耐酸化膜を形成する。そして、素子形成領域を覆うパタ
ーンのレジストを耐酸化膜上に形成し、このレジストを
マスクにして耐酸化膜を除去する。その後、１０００〜
１０５０℃の温度の水蒸気酸化によって、厚さ２００〜
８００ｎｍのＳｉＯ₂膜等である素子分離絶縁膜１６を
形成する。

【０００５】次に、上述の耐酸化膜を除去した後、厚さ
４０ｎｍのＳｉＯ₂膜等である酸化膜（図示せず）を全
面に形成する。そして、レジスト（図示せず）をマスク
にして、加速エネルギーが２０〜８５０ｋｅＶの範囲で
ドーズ量が１×１０¹²〜１×１０¹⁴ｃｍ^-2の範囲である
ボロン（Ｂ）のイオン注入を数回行うことによって、互
いに電気的に分離すべき部分間にＰ⁺型の素子分離領域
１７を形成すると同時にＮＭＯＳトランジタス用のトラ
ンジスタ形成領域１８にＰ型のウェル２１を形成する。

【０００６】続いて、別のパターンのレジスト（図示せ
ず）をマスクにして、加速エネルギーが５０〜６００ｋ
ｅＶの範囲でドーズ量が１×１０¹²〜５×１０¹³ｃｍ^-2
の範囲であるリン（Ｐ）のイオン注入を数回行うことに
よって、ＰＭＯＳトランジタス用のトランジスタ形成領
域２２にＮ型のウェル２３を形成する。また、更に別の
パターンのレジスト（図示せず）をマスクにして、加速
エネルギーが７０〜４００ｋｅＶの範囲でドーズ量が２
×１０¹³〜７×１０¹⁵ｃｍ^-2の範囲であるＰのイオン注
入を数回行うことによって、トランジスタ形成領域１２
にコレクタ取り出し領域２４を形成する。

【０００７】次に、素子形成領域における半導体基体１
５の表面の酸化膜をウエットエッチングで除去した後、
８００〜９００℃の熱酸化で、露出している半導体基体
１５の表面に、厚さ４〜１０ｎｍのＳｉＯ₂膜等である
ゲート絶縁膜２５を形成する。続いて、厚さ１００ｎｍ
のＮ型の多結晶Ｓｉ膜等である半導体膜と厚さ１００ｎ
ｍのタングステンシリサイド（ＷＳｉ）膜等とを順次に
全面に堆積させる。そして、リソグラフィ及びドライエ
ッチングでこれらの膜をパターニングして、トランジス
タ形成領域１８、２２にゲート電極２６を形成する。

【０００８】その後、レジスト（図示せず）等をマスク
にして、６０ｋｅＶの加速エネルギー及び１×１０¹³〜
１×１０¹⁴ｃｍ^-2のドーズ量で砒素（Ａｓ）を半導体基
体１５にイオン注入することによって、トランジスタ形
成領域１８におけるソース／ドレインの一部になるＮ型
の不純物領域２７を形成する。また、別のパターンのレ
ジスト（図示せず）等をマスクにして、２５ｋｅＶの加
速エネルギー及び１×１０¹³〜１×１０¹⁴ｃｍ^-2のドー
ズ量でＢＦ₂を半導体基体１５にイオン注入することに
よって、トランジスタ形成領域２２におけるソース／ド
レインの一部になるＰ型の不純物領域２８を形成する。

【０００９】次に、厚さ１００ｎｍのＳｉＯ₂膜等であ
る絶縁膜３１と、厚さ３０ｎｍのＳｉ₃Ｎ₄膜等である
金属の拡散防止膜３２とを、順次に全面に堆積させる。
そして、８００〜９００℃程度の温度の熱処理によっ
て、不純物領域２７、２８中の不純物を活性化させる。
その後、図４（ａ）に示されている様に、拡散防止膜３
２上にレジスト３３を塗布し、トランジスタ形成領域１
２のベース形成領域に対応する開口３４をレジスト３３
に形成する。そして、図４（ｂ）に示されている様に、
レジスト３３をマスクにしたドライエッチングで拡散防
止膜３２に開口３５を形成する。

【００１０】次に、図５（ａ）に示されている様に、レ
ジスト３３を除去して、絶縁膜３１及びゲート絶縁膜２
５をウエットエッチングする。そして、図５（ｂ）に示
されている様に、開口３５を介して露出している半導体
基体１５上及び拡散防止膜３２上の全面にＳｉＧｅ混晶
層である半導体層３６をＣＶＤ法で堆積させる。このＣ
ＶＤの開始前には、ゲート絶縁膜２５、絶縁膜３１及び
拡散防止膜３２の開口３５を介して半導体基体１５が露
出しているので、半導体層３６のうちで露出している半
導体基体１５上の部分はエピタキシャル層になり、拡散
防止膜３２上の部分は多結晶層になる。

【００１１】なお、図５（ａ）の工程でレジスト３３を
マスクにしたドライエッチングを行わずにウエットエッ
チングを行うのは、ＳｉＯ₂膜等である絶縁膜３１とＳ
ｉ層等である半導体層１４とではエッチング選択比を大
きくすることができず、ドライエッチングでは半導体基
体１５の表面に損傷が生じて結晶品質の良好なエピタキ
シャル層をベース層として半導体基体１５上に形成する
ことができないためである。

【００１２】図６は、拡散防止膜３２、絶縁膜３１及び
ゲート絶縁膜２５に開口３５を形成するための別の工程
を示している。この工程では、図４（ｂ）に示されてい
る様にレジスト３３をマスクにしたドライエッチングで
拡散防止膜３２に開口３５を形成した後、図６（ａ）に
示されている様に、絶縁膜３１及びゲート絶縁膜２５が
僅かに残るまでレジスト３３をマスクにしたドライエッ
チングを行う。そして、図６（ｂ）に示されている様
に、レジスト３３を除去した後、残っている絶縁膜３１
及びゲート絶縁膜２５をウエットエッチングする。図３
の開口３５等はこの図６の工程で形成されたものであ
る。

【００１３】なお、半導体層３６として、上述の様なＳ
ｉＧｅ混晶層の他にベースに必要な不純物を含むシリコ
ンゲルマニウムカーボン（Ｓｉ_1-x-yＧｅ_xＣ_y）混晶
層やＳｉ層等を形成することもある。上述の様にして半
導体層３６を形成した後は、レジスト（図示せず）をマ
スクにしたドライエッチングで、ベース層及びベース取
り出し電極のパターンに半導体層３６を加工する。その
後、ＳｉＯ₂膜等の絶縁膜３７を堆積させ、熱処理でこ
の絶縁膜３７を緻密化させる。そして、レジスト（図示
せず）をマスクにしたドライエッチングで、エミッタ形
成領域に対応する開口３８を絶縁膜３７に形成する。

【００１４】次に、厚さ１００〜１５０ｎｍの多結晶Ｓ
ｉ膜等である半導体膜４１を全面に堆積させ、４０〜６
０ｋｅＶの加速エネルギー及び１×１０¹⁶〜２×１０¹⁶
ｃｍ ^-2のドーズ量でＡｓを半導体膜４１にイオン注入す
る。そして、レジスト（図示せず）をマスクにしたドラ
イエッチングで、エミッタ金属電極が接続される導電膜
のパターンに半導体膜４１を加工する。その後、半導体
膜４１上に残っているレジストをマスクにすると共に半
導体層３６をストッパ及びマスクにして、絶縁膜３７、
拡散防止膜３２及び絶縁膜３１をドライエッチングす
る。この結果、絶縁膜３１等による側壁スペーサ４２が
ゲート電極２６の側面に形成される。

【００１５】次に、レジスト（図示せず）等をマスクに
して、２５〜４０ｋｅＶの加速エネルギー及び１×１０
¹⁵〜１×１０¹⁶ｃｍ^-2のドーズ量でＡｓを半導体基体１
５にイオン注入することによって、トランジスタ形成領
域１８におけるソース／ドレインの一部になるＮ⁺型の
不純物領域４３を形成すると共にトランジスタ形成領域
１２におけるコレクタ取り出し領域２４の表面部の不純
物濃度を高める。

【００１６】また、別のパターンのレジスト（図示せ
ず）等をマスクにして、２５〜４０ｋｅＶの加速エネル
ギー及び１×１０¹⁵〜１×１０¹⁶ｃｍ^-2のドーズ量でＢ
Ｆ₂を半導体基体１５と半導体層３６の露出部とにイオ
ン注入することによって、トランジスタ形成領域２２に
おけるソース／ドレインの一部になるＰ⁺型の不純物領
域４４を形成すると共にトランジスタ形成領域１２にお
けるベース取り出し電極の不純物濃度を高める。

【００１７】次に、熱処理によって、半導体膜４１中の
Ａｓを活性化させると共に半導体層３６へ拡散させてト
ランジスタ形成領域１２にエミッタ４５を形成し、それ
と同時に、不純物領域４３、４４、コレクタ取り出し領
域２４及びベース取り出し電極中の不純物を活性化させ
る。そして、ＢＰＳＧ膜等の層間絶縁膜４６を形成し、
熱処理によって層間絶縁膜４６を平坦化させる。

【００１８】その後、層間絶縁膜４６にコンタクト孔４
７を開孔し、コンタクト孔４７の位置ずれを補償するた
めに不純物をコンタクト孔４７内にイオン注入する。そ
して、金属電極４８、多層配線（図示せず）、オーバコ
ート膜（図示せず）等を形成して、このＢｉＣＭＯＳ半
導体装置を完成させる。

【００１９】

【発明が解決しようとする課題】ところが、上述の一従
来例において、図４、５に示されている工程によってベ
ース形成領域に開口３５を形成すると、ウエットエッチ
ング量が多い。このため、絶縁膜３１のサイドエッチン
グが多くて、トランジスタ形成領域１２のベース形成領
域が所望の寸法よりも大きくなってしまう。

【００２０】また、絶縁膜３１に対するウエットエッチ
ングの際の拡散防止膜３２に対する絶縁膜３１のエッチ
ング選択比が大きいので、図５（ａ）に示されている様
に、開口３５の内面に拡散防止膜３２の庇が形成され
る。図５（ｂ）に示されている様にこの状態で半導体層
３６を形成すると、不連続な下地形状のために半導体層
３６に過度の応力が生じて、結晶品質の良好なエピタキ
シャル層をベース層として形成することができない。従
って、図４、５に示されている工程を用いる上述の一従
来例では、信頼性の高い半導体装置を製造することが困
難である。

【００２１】これに対して、上述の一従来例において、
図４、６に示されている工程によってベース形成領域に
開口３５を形成すると、ウエットエッチング量が少ない
ので、絶縁膜３１のサイドエッチングが抑制され、トラ
ンジスタ形成領域１２において所望の寸法に近いベース
形成領域を得ることができる。しかも、拡散防止膜３２
の庇の突出量が少なく、半導体層３６の形成によって図
４、５に示されている工程よりも結晶品質の良好なエピ
タキシャル層をベース層として形成することができる。
しかし、絶縁膜３１及びゲート絶縁膜２５が僅かに残る
までドライエッチングを行うことは特に量産工程では実
際には困難であり、また、拡散防止膜３２の庇を完全に
なくすこともできない。

【００２２】結局、上述の一従来例では、電界効果トラ
ンジスタとバイポーラトランジスタとが共通の半導体基
体に形成され且つ信頼性の高い半導体装置を製造するこ
とが困難であった。従って、本願の発明の目的は、電界
効果トランジスタとバイポーラトランジスタとが共通の
半導体基体に形成されるにも拘らず信頼性の高い半導体
装置を製造することができる半導体装置の製造方法を提
供することである。

【００２３】

【課題を解決するための手段】本願の発明による半導体
装置の製造方法では、金属の拡散を防止する拡散防止膜
で、電界効果トランジスタの金属を含有するゲート電極
を覆う。このため、ベース層としてのエピタキシャル層
の形成時に金属汚染による異常成長が防止される。ま
た、バイポーラトランジスタのベース形成領域における
半導体基体を露出させるために表面保護膜をエッチング
する際に、その厚さの途中までドライエッチングして、
残りの厚さをウエットエッチングする。このため、ウエ
ットエッチング量が少なく、表面保護膜のサイドエッチ
ングを抑制して、所望の寸法に近いバイポーラトランジ
スタのベース形成領域を得ることができる。また、半導
体基体に対する表面保護膜のエッチング選択比が大きく
なくても、バイポーラトランジスタのベース形成領域に
おける半導体基体の表面に損傷が生じない。

【００２４】しかも、表面保護膜のエッチングに先立っ
て、ベース形成領域の外側まで広がる開口を有する第一
のマスクを用いて表面保護膜上の拡散防止膜をエッチン
グする。このため、ベース形成領域に対応する開口を有
する第二のマスクを用いて表面保護膜をウエットエッチ
ングする際のサイドエッチングによって拡散防止膜の庇
が形成されても、第一のマスクの開口の縁と第二のマス
クの開口の縁との距離だけ拡散防止膜の庇がバイポーラ
トランジスタのベース形成領域から離隔されている。こ
の結果、拡散防止膜の庇は半導体基体上ではなく表面保
護膜上に形成され、拡散防止膜の庇の近傍に形成される
ベース層はエピタキシャル層ではなくて多結晶層であ
る。そして、この多結晶層の部分は真性ベースとしては
使用されないので、バイポーラトランジスタに対するベ
ース層の応力の影響を無視できる。

【００２５】

【発明の実施の形態】以下、ＮＰＮ型のＳｉＧｅヘテロ
接合バイポーラトランジスタとＣＭＯＳトランジスタと
が共通の半導体基体に形成されるＢｉＣＭＯＳ半導体装
置の製造方法に適用した本願の発明の一実施形態を、図
１、２を参照しながら説明する。図１（ａ）に示されて
いる様に、本実施形態でも、拡散防止膜３２上にレジス
ト３３を塗布するまでは上述の一従来例と同様の工程を
実行する。しかし、本実施形態では、その後、トランジ
スタ形成領域１２のベース形成領域の外側まで広がる開
口５１をレジスト３３に形成する。そして、レジスト３
３をマスクにしたドライエッチングを拡散防止膜３２に
施す。

【００２６】次に、図１（ｂ）に示されている様に、レ
ジスト３３を除去し、拡散防止膜３２上及び絶縁膜３１
上に別のレジスト５２を塗布する。そして、今度は、ト
ランジスタ形成領域１２のベース形成領域に対応する開
口５３をレジスト５２に形成する。その後、レジスト５
２をマスクにして絶縁膜３１の厚さの途中までドライエ
ッチングを施す。この場合、絶縁膜３１及びゲート絶縁
膜２５が僅かに残るまでドライエッチングできれば理想
的ではあるが、絶縁膜３１及びゲート絶縁膜２５をある
程度の厚さで残せばよい。

【００２７】次に、図２（ａ）に示されている様に、レ
ジスト５２を除去し、絶縁膜３１及びゲート絶縁膜２５
の残りの厚さをウエットエッチングして開口５４を形成
する。そして、図２（ｂ）に示されている様に、開口５
４を介して露出している半導体基体１５上、絶縁膜３１
上及び拡散防止膜３２上の全面にＳｉＧｅ混晶層である
半導体層３６をＣＶＤ法で堆積させる。半導体層３６の
堆積の後は再び上述の一従来例と同様の工程を実行し
て、ＢｉＣＭＯＳ半導体装置を完成させる。

【００２８】なお、以上の実施形態では、図１、２に示
されている様に、開口５４及びその近傍を除くトランジ
スタ形成領域１２をも覆う様に拡散防止膜３２をパター
ニングしている。しかし、拡散防止膜３２は半導体層３
６の形成前におけるゲート電極２６中のＷＳｉ膜等から
の金属の拡散を防止するために設けられるので、拡散防
止膜３２がトランジスタ形成領域１２を覆っている必要
はなく、少なくともトランジスタ形成領域１８、２２を
覆う様に拡散防止膜３２をパターニングしてもよい。

【００２９】また、上述の実施形態では多結晶Ｓｉ膜と
ＷＳｉ膜とでトランジスタ形成領域１８、２２にゲート
電極２６を形成しているが、ＷＳｉ膜以外の金属含有膜
がＷＳｉ膜の代わりに用いられても、上述の実施形態と
同様の効果が得られる。また、上述の実施形態では金属
の拡散防止膜３２としてＳｉ₃Ｎ₄膜が用いられている
が、金属の拡散を防止することのできる膜であればＳｉ
₃Ｎ₄膜以外の膜が用いられてもよい。

【００３０】また、上述の実施形態ではトランジスタ形
成領域１２におけるバイポーラトランジスタがＮＰＮ型
であるが、このバイポーラトランジスタがＰＮＰ型であ
ってもよい。また、上述の実施形態はＮＰＮ型のＳｉＧ
ｅヘテロ接合バイポーラトランジスタとＣＭＯＳトラン
ジスタとが共通の半導体基体に形成されるＢｉＣＭＯＳ
半導体装置の製造方法に本願の発明を適用したものであ
るが、ＭＯＳトランジタスがＮＭＯＳトランジタスまた
はＰＭＯＳトランジタスの何れかのみである半導体装置
の製造方法にも本願の発明を適用することができる。

【００３１】

【発明の効果】本願の発明による半導体装置の製造方法
では、所望の寸法に近いバイポーラトランジスタのベー
ス形成領域を得ることができる。また、バイポーラトラ
ンジスタのベース形成領域における半導体基体の表面に
損傷が生じず、しかも、ベース層としてのエピタキシャ
ル層の形成時に金属汚染による異常成長が防止されるの
で、結晶品質の良好なエピタキシャル層をベース層とし
てベース形成領域に形成することができる。更に、バイ
ポーラトランジスタに対するベース層の応力の影響を無
視できる。従って、電界効果トランジスタとバイポーラ
トランジスタとが共通の半導体基体に形成されるにも拘
らず信頼性の高い半導体装置を製造することができる。

【図面の簡単な説明】

【図１】本願の発明の一実施形態の途中の工程を順次に
示す半導体装置の側断面図である。

【図２】図１に続く工程を順次に示す半導体装置の側断
面図である。

【図３】図６の工程を用いる本願の発明の一従来例によ
って製造された半導体装置の側断面図である。

【図４】本願の発明の一従来例の途中の工程を順次に示
す半導体装置の側断面図である。

【図５】図４に続く工程を順次に示す半導体装置の側断
面図である。

【図６】図５とは別の工程であって図４に続く工程を順
次に示す半導体装置の側断面図である。

【符号の説明】

１５…半導体基体、２５…ゲート絶縁膜（表面保護
膜）、２６…ゲート電極、３１…絶縁膜（表面保護
膜）、３２…拡散防止膜、３３…レジスト（第一のマス
ク）、３６…半導体層（ベース層）、５１…開口、５２
…レジスト（第二のマスク）、５３…開口、

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/737 Ｆターム(参考） 5F003 AP09 BA26 BA97 BB06 BB07 BB08 BC08 BE07 BE08 BF06 BG06 BH93 BJ15 BM01 BP13 BP34 BS06 BS08 5F048 AC05 BA01 BB06 BB09 BC06 BE03 BG01 BG12 CA03 CA07 5F082 BC01 BC09

Claims

【特許請求の範囲】

【請求項１】金属を含有するゲート電極を有する電界
効果トランジスタとエピタキシャル層であるベース層を
有するバイポーラトランジスタとが共通の半導体基体に
形成される半導体装置の製造方法において、前記バイポーラトランジスタの形成領域における前記半
導体基体の表面を保護する表面保護膜と前記ゲート電極
を覆って前記金属の拡散を防止する拡散防止膜とを前記
半導体基体の上層に順次に積層させる工程と、前記バイポーラトランジスタのベース形成領域の外側ま
で広がる開口を有する第一のマスクを用いて前記拡散防
止膜をエッチングする工程と、前記バイポーラトランジスタのベース形成領域に対応す
る開口を有する第二のマスクを用いて前記表面保護膜の
厚さの途中までドライエッチングする工程と、前記表面保護膜の残りの厚さをウエットエッチングする
工程とを具備する半導体装置の製造方法。
【請求項２】前記拡散防止膜が窒化シリコン膜である
請求項１記載の半導体装置の製造方法。
【請求項３】前記エピタキシャル層がシリコンゲルマ
ニウム混晶層、シリコンゲルマニウムカーボン混晶層ま
たはシリコン層の何れかである請求項１記載の半導体装
置の製造方法。