JPS6356708B2 - - Google Patents
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- JPS6356708B2 JPS6356708B2 JP55120188A JP12018880A JPS6356708B2 JP S6356708 B2 JPS6356708 B2 JP S6356708B2 JP 55120188 A JP55120188 A JP 55120188A JP 12018880 A JP12018880 A JP 12018880A JP S6356708 B2 JPS6356708 B2 JP S6356708B2
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- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
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Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、特に
トランジスタのベース、コレクタ間（pn接合）
の飽和を防ぐシヨツトキーバリダイオード
（SBD）のクランプ効果を、高密度集積回路にお
いても発揮できるようにした半導体装置の製造方
法に係る。
トランジスタのベース、コレクタ間（pn接合）
の飽和を防ぐシヨツトキーバリダイオード
（SBD）のクランプ効果を、高密度集積回路にお
いても発揮できるようにした半導体装置の製造方
法に係る。
所謂SBD付トランジスタはより高速動作が要
求されるバイポーラ半導体集積回路において使用
されているが、第１図ａの等価回路で表わされ、
同図ｂの平面パターンで示す如く構成される。図
中、TrはNPNトランジスタでＢはベース、Ｅは
エミツタ、Ｃはコレクタ、SBDはトランジスタ
TrのベースＢからコレクタＣに接続されたシヨ
ツトキーバリアダイオード（SBD）、Rcは該ダイ
オードに直列に入る抵抗である。同図ｃはかかる
SBD付トランジスタを含む半導体集積回路の従
来の一般的な断面構造例で、１はｐ型シリコン半
導体基板、２はN+型の埋没層、３はＮ型のエピ
タキシヤル層であり、該エピタキシヤル層がコレ
クタ領域Ｃを構成する。エピタキシヤル層３表面
のｐ型拡散層１０はベース領域Ｂであり、その一
部表面には更にＮ型の不純物を導入してエミツタ
領域１１が形成される。図示のトランジスタはそ
の周囲表面に比較的厚いシリコン酸化膜（SiO2）
４が配設され、各領域表面を覆うシリコン酸化膜
５に窓６，７を開けてエミツタ電極８およびベー
ス電極９が配設される。この時ベース電極の一部
がエピタキシヤル層３の露出表面にも接触されて
SBDが形成される。
求されるバイポーラ半導体集積回路において使用
されているが、第１図ａの等価回路で表わされ、
同図ｂの平面パターンで示す如く構成される。図
中、TrはNPNトランジスタでＢはベース、Ｅは
エミツタ、Ｃはコレクタ、SBDはトランジスタ
TrのベースＢからコレクタＣに接続されたシヨ
ツトキーバリアダイオード（SBD）、Rcは該ダイ
オードに直列に入る抵抗である。同図ｃはかかる
SBD付トランジスタを含む半導体集積回路の従
来の一般的な断面構造例で、１はｐ型シリコン半
導体基板、２はN+型の埋没層、３はＮ型のエピ
タキシヤル層であり、該エピタキシヤル層がコレ
クタ領域Ｃを構成する。エピタキシヤル層３表面
のｐ型拡散層１０はベース領域Ｂであり、その一
部表面には更にＮ型の不純物を導入してエミツタ
領域１１が形成される。図示のトランジスタはそ
の周囲表面に比較的厚いシリコン酸化膜（SiO2）
４が配設され、各領域表面を覆うシリコン酸化膜
５に窓６，７を開けてエミツタ電極８およびベー
ス電極９が配設される。この時ベース電極の一部
がエピタキシヤル層３の露出表面にも接触されて
SBDが形成される。
SBD付トランジスタは、ベースがオーバドラ
イブされたとき第１図ａに示すようにベース電流
IBの一部がベース、コレクタ間のPN接合を通し
てコレクタ側に流れてトランジスタTrが飽和す
るのを阻止するため、該電流をIB′で示す如く
SBDを通して流してベース領域からコレクタ領
域への電流はないようにしたものである。このた
めにはベース、コレクタ間のPN接合の順方向電
圧VBEに対し、SBDを含む経路の電圧VF′はVF′＜
VBEでなければならない。通常SBDの順方向電圧
VFとVBEの間には VBE−VF＝0.3〜0.5V 程度の差があり、また抵抗Rcが小であればVF′≒
VFであるから特に問題ない。しかし集積度が向
上してトランジスタサイズが小さくなるとSBD
も小となり、このため抵抗Rcの存在が無視でき
なくなる。抵抗Rcでの電圧降下Rc・IB′がVBF−
VF以上になれば VF′＝VF＋Rc・IB′VBE となつて電流IB′はベース、コレクタ間のPN接合
をも流れるようになり、結局SBDを付けた効果
が期待できなくなる。不純物を導入した半導体の
抵抗は温度が上昇すると大になるから、この傾向
は温度上昇に伴ない抵抗Rcが増大して一層顕著
になる。
イブされたとき第１図ａに示すようにベース電流
IBの一部がベース、コレクタ間のPN接合を通し
てコレクタ側に流れてトランジスタTrが飽和す
るのを阻止するため、該電流をIB′で示す如く
SBDを通して流してベース領域からコレクタ領
域への電流はないようにしたものである。このた
めにはベース、コレクタ間のPN接合の順方向電
圧VBEに対し、SBDを含む経路の電圧VF′はVF′＜
VBEでなければならない。通常SBDの順方向電圧
VFとVBEの間には VBE−VF＝0.3〜0.5V 程度の差があり、また抵抗Rcが小であればVF′≒
VFであるから特に問題ない。しかし集積度が向
上してトランジスタサイズが小さくなるとSBD
も小となり、このため抵抗Rcの存在が無視でき
なくなる。抵抗Rcでの電圧降下Rc・IB′がVBF−
VF以上になれば VF′＝VF＋Rc・IB′VBE となつて電流IB′はベース、コレクタ間のPN接合
をも流れるようになり、結局SBDを付けた効果
が期待できなくなる。不純物を導入した半導体の
抵抗は温度が上昇すると大になるから、この傾向
は温度上昇に伴ない抵抗Rcが増大して一層顕著
になる。
これを解決するには、(1)SBDの大きさを大き
くするか、(2)抵抗Rcを小さくすればよい。しか
し、(1)の方法は高密度化に逆行するものであり、
また(2)の方法もエピタキシヤル層３の比低抗を下
げるという方法で実現すると接合容量が増えて動
作スピードが低下するから好ましいものではな
い。
くするか、(2)抵抗Rcを小さくすればよい。しか
し、(1)の方法は高密度化に逆行するものであり、
また(2)の方法もエピタキシヤル層３の比低抗を下
げるという方法で実現すると接合容量が増えて動
作スピードが低下するから好ましいものではな
い。
本発明は、コレクタ層を局部的につまりSBD
形成部分だけ薄くしてSBDと直列になる抵抗を
低下させ、より高集積化された集積回路において
もSBDのクランプ効果を充分に発揮させようと
するものである。本発明の半導体装置の製造方法
は、一導電型の半導体基板上に選択的に反対導電
型の埋没層が形成され、その上にエピタキシヤル
成長になるコレクタ領域を形成する工程と、該コ
レクタ領域の表面に選択酸化用のマスク層を形成
する工程と、該マスク層をパターニングして該表
面のトランジスタ形成部分をマスクし、かつシヨ
ツトキバリアダイオード（SBD）形成部分は露
出せしめる工程と、該表面を熱酸化する工程と、
該SBD形成部分の熱酸化層をエツチング除去す
る工程と、前記マスク層を除去しベース拡散層を
形成する工程と、前記SBD形成部分の凹部に金
属を被着する工程を含み、SBD付トランジスタ
を製造することを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
形成部分だけ薄くしてSBDと直列になる抵抗を
低下させ、より高集積化された集積回路において
もSBDのクランプ効果を充分に発揮させようと
するものである。本発明の半導体装置の製造方法
は、一導電型の半導体基板上に選択的に反対導電
型の埋没層が形成され、その上にエピタキシヤル
成長になるコレクタ領域を形成する工程と、該コ
レクタ領域の表面に選択酸化用のマスク層を形成
する工程と、該マスク層をパターニングして該表
面のトランジスタ形成部分をマスクし、かつシヨ
ツトキバリアダイオード（SBD）形成部分は露
出せしめる工程と、該表面を熱酸化する工程と、
該SBD形成部分の熱酸化層をエツチング除去す
る工程と、前記マスク層を除去しベース拡散層を
形成する工程と、前記SBD形成部分の凹部に金
属を被着する工程を含み、SBD付トランジスタ
を製造することを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
第２図は本発明の製造方法により製造されるト
ランジスタを示す断面構造で、第１図と同一部分
には同一記号が付してある。本例のSBD付トラ
ンジスタが第１図ｃと異なる主な点は、SBDが
形成される部分のエピタキシヤル層３ａを表面側
からくぼませて下部埋没層との間の厚みを、トラ
ンジスタTrを形成する部分（本来のエピタキシ
ヤル層３）より薄くした点である。尚、１２はコ
レクタ電極、１３はp+型のアイソレーシヨン拡
散層である。他は第１図ｃと同様である。このよ
うにすれば、SBDと直列に接続される抵抗Rcは、
エピタキシヤル層３ａが薄いために充分小さな値
となる。この結果第１図ａの等価回路で VF′＜VBE を成立させることができるので、SBDによるク
ランプ効果を高密度ICにおいても充分に期待で
きる。
ランジスタを示す断面構造で、第１図と同一部分
には同一記号が付してある。本例のSBD付トラ
ンジスタが第１図ｃと異なる主な点は、SBDが
形成される部分のエピタキシヤル層３ａを表面側
からくぼませて下部埋没層との間の厚みを、トラ
ンジスタTrを形成する部分（本来のエピタキシ
ヤル層３）より薄くした点である。尚、１２はコ
レクタ電極、１３はp+型のアイソレーシヨン拡
散層である。他は第１図ｃと同様である。このよ
うにすれば、SBDと直列に接続される抵抗Rcは、
エピタキシヤル層３ａが薄いために充分小さな値
となる。この結果第１図ａの等価回路で VF′＜VBE を成立させることができるので、SBDによるク
ランプ効果を高密度ICにおいても充分に期待で
きる。
SBD部分の成長層３ａを薄くするにはエピタ
キシヤル層３の一層をエツチングすることで簡単
に達成される。しかもこれにはエピタキシヤル層
３つまりシリコンのエツチングをすることも考え
られるが、前述の如く素子部周囲表面に比較的厚
いシリコン酸化膜が配設された構造のトランジス
タでは更にそれが簡単に実現できる。第３図にそ
の簡易な、本発明の製造方法を示す。
キシヤル層３の一層をエツチングすることで簡単
に達成される。しかもこれにはエピタキシヤル層
３つまりシリコンのエツチングをすることも考え
られるが、前述の如く素子部周囲表面に比較的厚
いシリコン酸化膜が配設された構造のトランジス
タでは更にそれが簡単に実現できる。第３図にそ
の簡易な、本発明の製造方法を示す。
先ずａの様にトランジスタTrを形成するに充
分な厚みのＮ型層３をＰ型シリコン半導体基板１
上にエピタキシヤル成長する。この際基板１の表
面にＮ型不純物を高濃度にデポジツトしておくと
それがエピタキシヤル層３の成長時に這い上り図
示の形状の埋没層が形成される。
分な厚みのＮ型層３をＰ型シリコン半導体基板１
上にエピタキシヤル成長する。この際基板１の表
面にＮ型不純物を高濃度にデポジツトしておくと
それがエピタキシヤル層３の成長時に這い上り図
示の形状の埋没層が形成される。
この状態で表面を熱酸化してｂのように薄いシ
リコン酸化膜（SiO2）２０を形成した後、その
上層に窒化シリコン膜（Si3N4）２１を被着す
る。この窒化シリコン膜２１は選択酸化用のマス
クとなるもので、これをｃのようにパターニング
する。第１図ｃの従来構造ではトランジスタTr
部分およびSBD部分を全て窒化シリコン膜２１
で覆うマスクパターンとするが、本製造法では
SBD部分の成長層３表面３ｂを露出させるパタ
ーンとする。つまり窒化シリコン膜２１で覆われ
る部分はベース拡散領域だけである（ここではコ
レクタ取出電極部分の説明は省略する）。
リコン酸化膜（SiO2）２０を形成した後、その
上層に窒化シリコン膜（Si3N4）２１を被着す
る。この窒化シリコン膜２１は選択酸化用のマス
クとなるもので、これをｃのようにパターニング
する。第１図ｃの従来構造ではトランジスタTr
部分およびSBD部分を全て窒化シリコン膜２１
で覆うマスクパターンとするが、本製造法では
SBD部分の成長層３表面３ｂを露出させるパタ
ーンとする。つまり窒化シリコン膜２１で覆われ
る部分はベース拡散領域だけである（ここではコ
レクタ取出電極部分の説明は省略する）。
この状態で窒化シリコン膜２１をマスクにエピ
タキシヤル層３表面を熱酸化して厚いシリコン酸
化膜４，４′を形成する。このシリコン酸化膜４
は、該シリコン酸化膜４上に施される配線が層３
から充分離れて該層３との間に持つ容量が小にな
るようにするものである。
タキシヤル層３表面を熱酸化して厚いシリコン酸
化膜４，４′を形成する。このシリコン酸化膜４
は、該シリコン酸化膜４上に施される配線が層３
から充分離れて該層３との間に持つ容量が小にな
るようにするものである。
かくして形成されたシリコン酸化膜のうち４は
第２図の様に残存させるが、４′はSBD形成部分
のエピタキシヤル層３ａを薄くする目的のもので
あるからエツチングして除去する。これには該シ
リコン酸化膜４′以外をレジスト膜で覆い、該シ
リコン酸化膜４′のみをエツチング除去すればよ
い。
第２図の様に残存させるが、４′はSBD形成部分
のエピタキシヤル層３ａを薄くする目的のもので
あるからエツチングして除去する。これには該シ
リコン酸化膜４′以外をレジスト膜で覆い、該シ
リコン酸化膜４′のみをエツチング除去すればよ
い。
同図ｅは上記シリコン酸化膜４′，２０更に窒
化シリコン膜２１を除去し、更にＰ型のベース領
域１０を拡散形成し、次いで全面に薄いシリコン
酸化膜５を形成し、そして該シリコン酸化膜５に
エミツタ、ベース（SBD）部分の窓開きをし、
その後Ｎ型のエミツタ領域１１を拡散形成した状
態である。
化シリコン膜２１を除去し、更にＰ型のベース領
域１０を拡散形成し、次いで全面に薄いシリコン
酸化膜５を形成し、そして該シリコン酸化膜５に
エミツタ、ベース（SBD）部分の窓開きをし、
その後Ｎ型のエミツタ領域１１を拡散形成した状
態である。
同図から明らかなように、この段階のエピタキ
シヤル層３ａのSBD部分表面３ｂはくぼみを有
しており、ここで第２図のようにその一部がＰ型
ベース領域１０に抵抗性（オーミツク）接触し、
コレクタ領域を構成するエピタキシヤル層３表面
にシヨツトキー接触する金属本例ではアルミニウ
ム９を被着することでトランジスタTrのベース、
コレクタに並列なSBDが形成される。
シヤル層３ａのSBD部分表面３ｂはくぼみを有
しており、ここで第２図のようにその一部がＰ型
ベース領域１０に抵抗性（オーミツク）接触し、
コレクタ領域を構成するエピタキシヤル層３表面
にシヨツトキー接触する金属本例ではアルミニウ
ム９を被着することでトランジスタTrのベース、
コレクタに並列なSBDが形成される。
以上述べたように本発明の製造方法によれば、
直列抵抗の小さなSBDを小面積をもつて配設す
ることができ、高密度ICにおいても確実な動作
が期待されるSBD付トランジスタを簡易に、制
御性よく製造することができる。またSBD用凹
部はなだらかなので、SBD用金属（アルミニウ
ム）の被着性も良好である。
直列抵抗の小さなSBDを小面積をもつて配設す
ることができ、高密度ICにおいても確実な動作
が期待されるSBD付トランジスタを簡易に、制
御性よく製造することができる。またSBD用凹
部はなだらかなので、SBD用金属（アルミニウ
ム）の被着性も良好である。
第１図ａ〜ｃは従来のSBD付トランジスタの
等価回路図、平面パターン図および断面構造図、
第２図は本発明に係るトランジスタの断面図構造
図、第３図ａ〜ｅは本発明の半導体装置の製造方
法の一例を示す断面図である。 図中、１はｐ型シリコン半導体基板、３はＮ型
エピタキシヤル成長層、３ａはSBD部分の成長
層、９はシヨツトキー金属層、１０はベース領
域、１１はエミツタ領域、Trはトランジスタ、
SBDはシヨツトキーバリアダイオードである。
等価回路図、平面パターン図および断面構造図、
第２図は本発明に係るトランジスタの断面図構造
図、第３図ａ〜ｅは本発明の半導体装置の製造方
法の一例を示す断面図である。 図中、１はｐ型シリコン半導体基板、３はＮ型
エピタキシヤル成長層、３ａはSBD部分の成長
層、９はシヨツトキー金属層、１０はベース領
域、１１はエミツタ領域、Trはトランジスタ、
SBDはシヨツトキーバリアダイオードである。
Claims (1)
- １ 一導電型の半導体基板上に選択的に反対導電
型の埋没層が形成され、その上にエピタキシヤル
成長になるコレクタ領域を形成する工程と、該コ
レクタ領域の表面に選択酸化用のマスク層を形成
する工程と、該マスク層をパターニングして該表
面のトランジスタ形成部分をマスクし、かつシヨ
ツトキバリアダイオード（SBD）形成部分は露
出せしめる工程と、該表面を熱酸化する工程と、
該SBD形成部分の熱酸化層をエツチング除去す
る工程と、前記マスク層を除去しベース拡散層を
形成する工程と、前記SBD形成部分の凹部に金
属を被着する工程を含み、SBD付トランジスタ
を製造することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12018880A JPS5745274A (en) | 1980-08-30 | 1980-08-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12018880A JPS5745274A (en) | 1980-08-30 | 1980-08-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5745274A JPS5745274A (en) | 1982-03-15 |
| JPS6356708B2 true JPS6356708B2 (ja) | 1988-11-09 |
Family
ID=14780082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12018880A Granted JPS5745274A (en) | 1980-08-30 | 1980-08-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5745274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009164559A (ja) * | 2007-12-14 | 2009-07-23 | Sanken Electric Co Ltd | 複合半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982244A (en) * | 1982-12-20 | 1991-01-01 | National Semiconductor Corporation | Buried Schottky clamped transistor |
| JPS59177961A (ja) * | 1983-03-28 | 1984-10-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0194659A (ja) * | 1987-10-05 | 1989-04-13 | Nec Corp | バイポーラ型半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930320A (ja) * | 1972-07-14 | 1974-03-18 |
-
1980
- 1980-08-30 JP JP12018880A patent/JPS5745274A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930320A (ja) * | 1972-07-14 | 1974-03-18 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009164559A (ja) * | 2007-12-14 | 2009-07-23 | Sanken Electric Co Ltd | 複合半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5745274A (en) | 1982-03-15 |
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