JP2003332345A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
- Publication number
- JP2003332345A JP2003332345A JP2002137532A JP2002137532A JP2003332345A JP 2003332345 A JP2003332345 A JP 2003332345A JP 2002137532 A JP2002137532 A JP 2002137532A JP 2002137532 A JP2002137532 A JP 2002137532A JP 2003332345 A JP2003332345 A JP 2003332345A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- emitter
- collector
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 209
- 239000010410 layer Substances 0.000 claims description 368
- 239000011241 protective layer Substances 0.000 claims description 50
- 239000012535 impurity Substances 0.000 claims description 35
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 22
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 238000000034 method Methods 0.000 description 41
- 238000005530 etching Methods 0.000 description 39
- 239000000758 substrate Substances 0.000 description 36
- 230000001681 protective effect Effects 0.000 description 29
- 230000008569 process Effects 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 15
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 14
- 239000002019 doping agent Substances 0.000 description 13
- 239000002184 metal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 8
- 230000002829 reductive effect Effects 0.000 description 8
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 7
- 229910010272 inorganic material Inorganic materials 0.000 description 7
- 150000002484 inorganic compounds Chemical class 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002772 conduction electron Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000009993 protective function Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- -1 silicon inorganic compound Chemical class 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Weting (AREA)
Abstract
(57)【要約】
【課題】 トランジスタの耐圧を向上できる構造を有す
るヘテロ接合バイポーラトランジスタを提供する。 【解決手段】 ヘテロ接合バイポーラトランジスタ１ａ
は、半導体保護層１０と、コレクタ層２０と、ベース層
２２と、エミッタ層２６とを備える。ベース層２２は、
第１の半導体を含む。エミッタ層２６は、第１の半導体
材料の禁制帯幅より大きな禁制帯幅を有する第２の半導
体を含む。ベース層２２はコレクタ層２０とエミッタ層
２６との間に設けられている。コレクタ層２０は、第３
の半導体を含む。半導体保護層１０は、第１及び第３の
半導体の禁制帯幅より大きな禁制帯幅を有する半導体か
ら構成されており、コレクタ層２０、ベース層２２およ
びエミッタ層２６の表面を覆うように設けられている。
るヘテロ接合バイポーラトランジスタを提供する。 【解決手段】 ヘテロ接合バイポーラトランジスタ１ａ
は、半導体保護層１０と、コレクタ層２０と、ベース層
２２と、エミッタ層２６とを備える。ベース層２２は、
第１の半導体を含む。エミッタ層２６は、第１の半導体
材料の禁制帯幅より大きな禁制帯幅を有する第２の半導
体を含む。ベース層２２はコレクタ層２０とエミッタ層
２６との間に設けられている。コレクタ層２０は、第３
の半導体を含む。半導体保護層１０は、第１及び第３の
半導体の禁制帯幅より大きな禁制帯幅を有する半導体か
ら構成されており、コレクタ層２０、ベース層２２およ
びエミッタ層２６の表面を覆うように設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合バイポ
ーラトランジスタに関する。
ーラトランジスタに関する。
【０００２】
【従来の技術】シリコン半導体を主材料として含むトラ
ンジスタを製造する半導体プロセスでは、シリコン酸化
膜を保護膜として用いることができる。また、良質なシ
リコン酸化膜は、このトランジスタを構成する半導体領
域を酸化することによりにより比較的容易に得られる。
ンジスタを製造する半導体プロセスでは、シリコン酸化
膜を保護膜として用いることができる。また、良質なシ
リコン酸化膜は、このトランジスタを構成する半導体領
域を酸化することによりにより比較的容易に得られる。
【０００３】一方、化合物半導体を主材料として含むヘ
テロ接合バイポーラトランジスタは、コレクタ、ベース
及びエミッタを構成する半導体層の接合を有している。
ヘテロ接合バイポーラトランジスタを製造する半導体プ
ロセスでは、熱酸化シリコン膜に対応するような良質な
膜が提供されていない。ヘテロ接合バイポーラトランジ
スタは、コレクタ、ベース及びエミッタを構成する半導
体層の表面を覆うように設けられたＳｉＯ2、ＳｉＮ、
ＳｉＯＮといったシリコン系無機絶縁膜を備えており、
この無機絶縁膜がトランジスタの表面を保護している。
テロ接合バイポーラトランジスタは、コレクタ、ベース
及びエミッタを構成する半導体層の接合を有している。
ヘテロ接合バイポーラトランジスタを製造する半導体プ
ロセスでは、熱酸化シリコン膜に対応するような良質な
膜が提供されていない。ヘテロ接合バイポーラトランジ
スタは、コレクタ、ベース及びエミッタを構成する半導
体層の表面を覆うように設けられたＳｉＯ2、ＳｉＮ、
ＳｉＯＮといったシリコン系無機絶縁膜を備えており、
この無機絶縁膜がトランジスタの表面を保護している。
【０００４】
【発明が解決しようとする課題】発明者らは、ヘテロ接
合バイポーラトランジスタを研究している。このトラン
ジスタを動作させるとき、ベース、コレクタ、エミッタ
に電圧を印加するが、これらの電圧のうちベース−コレ
クタ間に最も大きい逆バイアス電圧が加わる。故に、発
明者らは、トランジスタのベース−コレクタ間の逆方向
耐圧を大きくすることが重要であると考えている。この
逆方向耐圧は、ベース−コレクタ間のリーク電流と関係
している。ベース−コレクタ接合が露出される形態のト
ランジスタでは、ベース−コレクタ接合のリーク電流
は、内部接合に流れる電流成分と、接合の境界に流れる
電流成分からなる。発明者らは、この接合の境界に流れ
る電流成分を小さくすることが耐圧特性の向上に重要で
あると考えている。
合バイポーラトランジスタを研究している。このトラン
ジスタを動作させるとき、ベース、コレクタ、エミッタ
に電圧を印加するが、これらの電圧のうちベース−コレ
クタ間に最も大きい逆バイアス電圧が加わる。故に、発
明者らは、トランジスタのベース−コレクタ間の逆方向
耐圧を大きくすることが重要であると考えている。この
逆方向耐圧は、ベース−コレクタ間のリーク電流と関係
している。ベース−コレクタ接合が露出される形態のト
ランジスタでは、ベース−コレクタ接合のリーク電流
は、内部接合に流れる電流成分と、接合の境界に流れる
電流成分からなる。発明者らは、この接合の境界に流れ
る電流成分を小さくすることが耐圧特性の向上に重要で
あると考えている。
【０００５】発明者らが研究しているトランジスタで
は、ベース−コレクタ接合が露出されることを防ぐため
にこの接合上に絶縁性シリコン無機化合物膜を設けてい
る。発明者らは、このトランジスタに関して下記の技術
課題に着目している。このシリコン系無機絶縁膜は、プ
ラズマＣＶＤ法によって形成される。成膜中に、トラン
ジスタの半導体層の表面及びこれらの半導体層の接合が
プラズマに晒される。また、トランジスタを構成する半
導体領域上に無機絶縁膜を設けると、半導体領域の表面
のダングリングボンドにより表面準位が増加する。発明
者らは、これらの技術課題を解決する候補はシリコン系
無機絶縁膜に替えて半導体膜を用いることであると考え
ている。しかしながら、トランジスタは、２端子を有す
るダイオードと異なり、コレクタ、ベース及びエミッタ
といった３端子デバイスであり、第１導電型半導体領域
を第２導電型半導体領域により挟むｎｐｎ構造あるいは
ｐｎｐ構造を備えている。故に、発明者らは、トランジ
スタの半導体領域を半導体膜で覆うと、新たなリーク電
流の経路を形成する可能性があると考えている。
は、ベース−コレクタ接合が露出されることを防ぐため
にこの接合上に絶縁性シリコン無機化合物膜を設けてい
る。発明者らは、このトランジスタに関して下記の技術
課題に着目している。このシリコン系無機絶縁膜は、プ
ラズマＣＶＤ法によって形成される。成膜中に、トラン
ジスタの半導体層の表面及びこれらの半導体層の接合が
プラズマに晒される。また、トランジスタを構成する半
導体領域上に無機絶縁膜を設けると、半導体領域の表面
のダングリングボンドにより表面準位が増加する。発明
者らは、これらの技術課題を解決する候補はシリコン系
無機絶縁膜に替えて半導体膜を用いることであると考え
ている。しかしながら、トランジスタは、２端子を有す
るダイオードと異なり、コレクタ、ベース及びエミッタ
といった３端子デバイスであり、第１導電型半導体領域
を第２導電型半導体領域により挟むｎｐｎ構造あるいは
ｐｎｐ構造を備えている。故に、発明者らは、トランジ
スタの半導体領域を半導体膜で覆うと、新たなリーク電
流の経路を形成する可能性があると考えている。
【０００６】そこで、本発明の目的は、トランジスタの
耐圧を向上できる構造を有するヘテロ接合バイポーラト
ランジスタを提供することである。
耐圧を向上できる構造を有するヘテロ接合バイポーラト
ランジスタを提供することである。
【０００７】
【課題を解決するための手段】本発明の一側面は、ヘテ
ロ接合バイポーラトランジスタである。ヘテロ接合バイ
ポーラトランジスタは、コレクタ層と、ベース層と、エ
ミッタ層と、半導体保護層を備える。ベース層は、第１
の半導体を含む。エミッタ層は、第１の半導体材料の禁
制帯幅より大きな禁制帯幅を有する第２の半導体を含
む。ベース層はコレクタ層とエミッタ層との間に設けら
れている。コレクタ層は、第３の半導体を含む。半導体
保護層は、第１及び第３の半導体の禁制帯幅より大きな
禁制帯幅を有する半導体から構成されており、コレクタ
層、ベース層およびエミッタ層の表面を覆うように設け
られている。
ロ接合バイポーラトランジスタである。ヘテロ接合バイ
ポーラトランジスタは、コレクタ層と、ベース層と、エ
ミッタ層と、半導体保護層を備える。ベース層は、第１
の半導体を含む。エミッタ層は、第１の半導体材料の禁
制帯幅より大きな禁制帯幅を有する第２の半導体を含
む。ベース層はコレクタ層とエミッタ層との間に設けら
れている。コレクタ層は、第３の半導体を含む。半導体
保護層は、第１及び第３の半導体の禁制帯幅より大きな
禁制帯幅を有する半導体から構成されており、コレクタ
層、ベース層およびエミッタ層の表面を覆うように設け
られている。
【０００８】半導体保護層の禁制帯幅は第１及び第３の
半導体の禁制帯幅より大きいので、望まれないリーク電
流経路が、ベース、コレクタ、エミッタの間に発生する
可能性を低減できる。また、このトランジスタは半導体
層を保護層として用いているので、トランジスタを構成
する半導体領域において表面準位の増加およびプラズマ
ダメージを低減できる。故に、半導体保護層は、ヘテロ
接合バイポーラトランジスタの耐圧を高めることができ
る。
半導体の禁制帯幅より大きいので、望まれないリーク電
流経路が、ベース、コレクタ、エミッタの間に発生する
可能性を低減できる。また、このトランジスタは半導体
層を保護層として用いているので、トランジスタを構成
する半導体領域において表面準位の増加およびプラズマ
ダメージを低減できる。故に、半導体保護層は、ヘテロ
接合バイポーラトランジスタの耐圧を高めることができ
る。
【０００９】また、半導体保護層が不純物を意図的に添
加していない半導体を含めば、半導体保護層全体にわた
って空乏層が形成される。
加していない半導体を含めば、半導体保護層全体にわた
って空乏層が形成される。
【００１０】このトランジスタでは、エミッタコンタク
ト層を更に備えることができる。エミッタコンタクト層
は、第２の半導体材料の禁制帯幅より小さい禁制帯幅を
有する半導体を含む。エミッタ層は、エミッタコンタク
ト層とベース層との間に設けられている。半導体保護層
は、エミッタコンタクト層の表面を覆うように設けられ
ている。
ト層を更に備えることができる。エミッタコンタクト層
は、第２の半導体材料の禁制帯幅より小さい禁制帯幅を
有する半導体を含む。エミッタ層は、エミッタコンタク
ト層とベース層との間に設けられている。半導体保護層
は、エミッタコンタクト層の表面を覆うように設けられ
ている。
【００１１】半導体保護層は、エミッタコンタクト層の
表面を覆うので、エミッタコンタクト層の表面を介して
ベース・エミッタ間に流れる電流を低減するために役立
つ。
表面を覆うので、エミッタコンタクト層の表面を介して
ベース・エミッタ間に流れる電流を低減するために役立
つ。
【００１２】このトランジスタでは、サブコレクタ層を
更に備えることができる。コレクタ層はサブコレクタ層
とベース層との間に設けられている。半導体保護層は、
サブコレクタ層の表面を覆うように設けられている。
更に備えることができる。コレクタ層はサブコレクタ層
とベース層との間に設けられている。半導体保護層は、
サブコレクタ層の表面を覆うように設けられている。
【００１３】半導体保護層は、サブコレクタ層の表面を
覆うので、ベースとコレクタとの間にサブコレクタ層の
表面を介して流れる電流を低減するために役立つ。
覆うので、ベースとコレクタとの間にサブコレクタ層の
表面を介して流れる電流を低減するために役立つ。
【００１４】このトランジスタでは、コレクタ層、ベー
ス層、及びエミッタコンタクト層の各々はＩｎＧａＡｓ
半導体を含むことができる。エミッタ層は、ＩｎＰ半導
体を含むことができる。半導体保護層は、不純物を意図
的に添加していないＩｎＰ半導体を含むことができる。
ス層、及びエミッタコンタクト層の各々はＩｎＧａＡｓ
半導体を含むことができる。エミッタ層は、ＩｎＰ半導
体を含むことができる。半導体保護層は、不純物を意図
的に添加していないＩｎＰ半導体を含むことができる。
【００１５】本発明の別の側面は、ヘテロ接合バイポー
ラトランジスタである。ヘテロ接合バイポーラトランジ
スタは、コレクタ層と、ベース層と、エミッタ層とを備
える。ベース層は、第１の半導体を含む。エミッタ層
は、第１の半導体の禁制帯幅より大きな禁制帯幅を有す
る第２の半導体を含んでおり、コレクタ層およびベース
層の表面を覆うように設けられている。
ラトランジスタである。ヘテロ接合バイポーラトランジ
スタは、コレクタ層と、ベース層と、エミッタ層とを備
える。ベース層は、第１の半導体を含む。エミッタ層
は、第１の半導体の禁制帯幅より大きな禁制帯幅を有す
る第２の半導体を含んでおり、コレクタ層およびベース
層の表面を覆うように設けられている。
【００１６】このトランジスタでは、エミッタ層の禁制
帯幅は第１の半導体の禁制帯幅より大きいので、ベー
ス、コレクタ、エミッタの間に望まれないリーク電流経
路が発生する可能性を低減できる。また、エミッタ層が
コレクタ層およびベース層の表面を覆うので、トランジ
スタを構成する半導体領域において表面準位の増加およ
びプラズマダメージを低減できる。故に、ヘテロ接合バ
イポーラトランジスタの耐圧が高くなる。
帯幅は第１の半導体の禁制帯幅より大きいので、ベー
ス、コレクタ、エミッタの間に望まれないリーク電流経
路が発生する可能性を低減できる。また、エミッタ層が
コレクタ層およびベース層の表面を覆うので、トランジ
スタを構成する半導体領域において表面準位の増加およ
びプラズマダメージを低減できる。故に、ヘテロ接合バ
イポーラトランジスタの耐圧が高くなる。
【００１７】このトランジスタは、エミッタコンタクト
層を更に備えることができる。エミッタコンタクト層
は、第２の半導体材料の禁制帯幅より小さな禁制帯幅を
有する半導体を含む。エミッタ層は、エミッタコンタク
ト層とベース層との間に設けられている。
層を更に備えることができる。エミッタコンタクト層
は、第２の半導体材料の禁制帯幅より小さな禁制帯幅を
有する半導体を含む。エミッタ層は、エミッタコンタク
ト層とベース層との間に設けられている。
【００１８】エミッタ層は、ベース層の表面を覆うの
で、ベース層の表面を介してエミッタコンタクト層とベ
ース電極との間を流れる電流の低減に役立つ。
で、ベース層の表面を介してエミッタコンタクト層とベ
ース電極との間を流れる電流の低減に役立つ。
【００１９】このトランジスタは、サブコレクタ層を更
に備えることができる。コレクタ層は、サブコレクタ層
とベース層との間に設けられている。エミッタ層は、サ
ブコレクタ層の表面を覆うように設けられている。
に備えることができる。コレクタ層は、サブコレクタ層
とベース層との間に設けられている。エミッタ層は、サ
ブコレクタ層の表面を覆うように設けられている。
【００２０】エミッタ層は、サブコレクタ層の表面を覆
うので、ベースとコレクタ電極との間にサブコレクタ層
の表面を介して流れる電流を低減するために役立つ。
うので、ベースとコレクタ電極との間にサブコレクタ層
の表面を介して流れる電流を低減するために役立つ。
【００２１】このトランジスタでは、コレクタ層、ベー
ス層、エミッタコンタクト層の各々はＩｎＧａＡｓ半導
体を含むことができる。エミッタ層はＩｎＰ半導体を含
むことができる。
ス層、エミッタコンタクト層の各々はＩｎＧａＡｓ半導
体を含むことができる。エミッタ層はＩｎＰ半導体を含
むことができる。
【００２２】ヘテロ接合バイポーラトランジスタを製造
する方法は、(ａ)コレクタ層、第１の半導体を含むベー
ス層、及び第１の半導体材料の禁制帯幅より大きな禁制
帯幅を有する第２の半導体を含むエミッタ層を含む第１
のメサを形成する工程と、(ｂ)下地の半導体領域の表面
を覆うように、第１の半導体の禁制帯幅より大きな禁制
帯幅を有する半導体保護膜を形成する工程とを備える。
する方法は、(ａ)コレクタ層、第１の半導体を含むベー
ス層、及び第１の半導体材料の禁制帯幅より大きな禁制
帯幅を有する第２の半導体を含むエミッタ層を含む第１
のメサを形成する工程と、(ｂ)下地の半導体領域の表面
を覆うように、第１の半導体の禁制帯幅より大きな禁制
帯幅を有する半導体保護膜を形成する工程とを備える。
【００２３】この方法は、(ｃ)第１のメサを形成する工
程に先だって、エミッタコンタクト層を形成する工程を
更に備えることができる。
程に先だって、エミッタコンタクト層を形成する工程を
更に備えることができる。
【００２４】この方法は、(ｄ)半導体保護膜を形成する
工程に先だって、サブコレクタ層を形成する工程を更に
備えることができる。或いは、この方法は、半導体保護
膜を形成する工程の後に、サブコレクタ層及び保護層を
形成する工程を更に備えることができる。
工程に先だって、サブコレクタ層を形成する工程を更に
備えることができる。或いは、この方法は、半導体保護
膜を形成する工程の後に、サブコレクタ層及び保護層を
形成する工程を更に備えることができる。
【００２５】ヘテロ接合バイポーラトランジスタを製造
する方法は、(ｅ)コレクタ層、第１の半導体を含むベー
ス層を含む第１のメサを形成する工程と、(ｆ)下地の半
導体領域の表面を覆うように、第１の半導体材料の禁制
帯幅より大きな禁制帯幅を有する第２の半導体を含むエ
ミッタ層を形成する工程とを備える。
する方法は、(ｅ)コレクタ層、第１の半導体を含むベー
ス層を含む第１のメサを形成する工程と、(ｆ)下地の半
導体領域の表面を覆うように、第１の半導体材料の禁制
帯幅より大きな禁制帯幅を有する第２の半導体を含むエ
ミッタ層を形成する工程とを備える。
【００２６】ヘテロ接合バイポーラトランジスタを製造
する方法は、(ｇ)コレクタ層、及び第１の半導体を含む
ベース層を含む第１のメサを形成する工程と、(ｈ)下地
の半導体領域の表面を覆うように、第１の半導体材料の
禁制帯幅より大きな禁制帯幅を有する第２の半導体を含
むエミッタ膜を形成する工程と、(ｉ)エミッタ膜上にエ
ミッタコンタクト層を形成する工程と、(ｊ)エミッタ膜
をエッチングして第１のメサを覆うようにエミッタ層を
形成する工程と、を備える。
する方法は、(ｇ)コレクタ層、及び第１の半導体を含む
ベース層を含む第１のメサを形成する工程と、(ｈ)下地
の半導体領域の表面を覆うように、第１の半導体材料の
禁制帯幅より大きな禁制帯幅を有する第２の半導体を含
むエミッタ膜を形成する工程と、(ｉ)エミッタ膜上にエ
ミッタコンタクト層を形成する工程と、(ｊ)エミッタ膜
をエッチングして第１のメサを覆うようにエミッタ層を
形成する工程と、を備える。
【００２７】ヘテロ接合バイポーラトランジスタを製造
する方法は、(ｋ)サブコレクタ膜、コレクタ膜、及び第
１の半導体を含むベース膜を形成する工程と、(ｍ)コレ
クタ膜及びベース膜をエッチングしてコレクタ層及びベ
ース層を含む第１のメサを形成する工程と、(ｎ)サブコ
レクタ膜をエッチングしてサブコレクタ層を形成する工
程と、(ｐ)下地の半導体領域の表面を覆うように、第１
の半導体材料の禁制帯幅より大きな禁制帯幅を有する第
２の半導体を含むエミッタ膜を形成する工程と、(ｑ)エ
ミッタ膜上にエミッタコンタクト層を形成する工程と、
(ｒ)エミッタ膜をエッチングして第１及び第２のメサを
覆うようにエミッタ層を形成する工程とを備える。
する方法は、(ｋ)サブコレクタ膜、コレクタ膜、及び第
１の半導体を含むベース膜を形成する工程と、(ｍ)コレ
クタ膜及びベース膜をエッチングしてコレクタ層及びベ
ース層を含む第１のメサを形成する工程と、(ｎ)サブコ
レクタ膜をエッチングしてサブコレクタ層を形成する工
程と、(ｐ)下地の半導体領域の表面を覆うように、第１
の半導体材料の禁制帯幅より大きな禁制帯幅を有する第
２の半導体を含むエミッタ膜を形成する工程と、(ｑ)エ
ミッタ膜上にエミッタコンタクト層を形成する工程と、
(ｒ)エミッタ膜をエッチングして第１及び第２のメサを
覆うようにエミッタ層を形成する工程とを備える。
【００２８】本発明の上記の目的および他の目的、特
徴、並びに利点は、添付図面を参照して進められる本発
明の好適な実施の形態の以下の詳細な記述から、より容
易に明らかになる。
徴、並びに利点は、添付図面を参照して進められる本発
明の好適な実施の形態の以下の詳細な記述から、より容
易に明らかになる。
【００２９】
【発明の実施の形態】本発明の知見は、例示として示さ
れた添付図面を参照して以下の詳細な記述を考慮するこ
とによって容易に理解できる。引き続いて、添付図面を
参照しながら、本発明のヘテロ接合バイポーラトランジ
スタに係わる実施の形態を説明する。可能な場合には、
同一の部分には同一の符号を付する。
れた添付図面を参照して以下の詳細な記述を考慮するこ
とによって容易に理解できる。引き続いて、添付図面を
参照しながら、本発明のヘテロ接合バイポーラトランジ
スタに係わる実施の形態を説明する。可能な場合には、
同一の部分には同一の符号を付する。
【００３０】(第１の実施の形態)図１は、本実施の形態
に係わるヘテロ接合バイポーラトランジスタを示す平面
図である。図２(ａ)は、図１のI−I線に沿ってとられた
断面図である。図２(ｂ)は、図１のII−II線に沿ってと
られた断面図である。本実施の形態に係わるヘテロ接合
バイポーラトランジスタ(以下、トランジスタと記す)１
ａは、III−Ｖ族化合物半導体から形成されたｎｐｎタ
イプトランジスタであり、そのエミッタのバンドギャッ
プはベースのバンドギャップより大きい。
に係わるヘテロ接合バイポーラトランジスタを示す平面
図である。図２(ａ)は、図１のI−I線に沿ってとられた
断面図である。図２(ｂ)は、図１のII−II線に沿ってと
られた断面図である。本実施の形態に係わるヘテロ接合
バイポーラトランジスタ(以下、トランジスタと記す)１
ａは、III−Ｖ族化合物半導体から形成されたｎｐｎタ
イプトランジスタであり、そのエミッタのバンドギャッ
プはベースのバンドギャップより大きい。
【００３１】図１を参照すると、トランジスタ１ａは、
基板２、第１のメサ４、第２のメサ６、エミッタコンタ
クトメサ８、半導体保護層１０、エミッタ電極１２、ベ
ース電極１４、およびコレクタ電極１６を備える。図１
には、結晶軸を示す座標系Ｓが記載されている。基板２
としては、半絶縁性ＩｎＰ基板といった半導体基板が例
示される。また、半導体基板の主面は、例えば(１００)
面である。
基板２、第１のメサ４、第２のメサ６、エミッタコンタ
クトメサ８、半導体保護層１０、エミッタ電極１２、ベ
ース電極１４、およびコレクタ電極１６を備える。図１
には、結晶軸を示す座標系Ｓが記載されている。基板２
としては、半絶縁性ＩｎＰ基板といった半導体基板が例
示される。また、半導体基板の主面は、例えば(１００)
面である。
【００３２】図１、図２(ａ)及び図２(ｂ)を参照しなが
ら、トランジスタ１ａの構成要素を説明する。第１のメ
サ４は、基板２の主面上に設けられており、サブコレク
タ層(図２(ａ)及び図２(ｂ)の参照番号１８)を含む。第
１のメサ(サブコレクタ層１８)は、〔０１１〕(以下、
特段の記述がある場合を除き結晶学的に等価な結晶方向
を示す)方向に伸びる一対の側面４ａ及び４ｂと、〔０
１−１〕方向に伸びる一対の側面４ｃ及び４ｄとを有す
る。第１のメサ４の主面は、第１の領域と、この第１の
領域を囲むように設けられた第２の領域とを備える。コ
レクタ電極１６は、第１のメサ４の第２の領域に電気的
に接続されており、第１のメサ４のステップ４ｃを横切
って〔０１１〕方向に伸びている。第１のメサ４は、当
該トランジスタ１ａを別のトランジスタから電気的に分
離するために役立つ。
ら、トランジスタ１ａの構成要素を説明する。第１のメ
サ４は、基板２の主面上に設けられており、サブコレク
タ層(図２(ａ)及び図２(ｂ)の参照番号１８)を含む。第
１のメサ(サブコレクタ層１８)は、〔０１１〕(以下、
特段の記述がある場合を除き結晶学的に等価な結晶方向
を示す)方向に伸びる一対の側面４ａ及び４ｂと、〔０
１−１〕方向に伸びる一対の側面４ｃ及び４ｄとを有す
る。第１のメサ４の主面は、第１の領域と、この第１の
領域を囲むように設けられた第２の領域とを備える。コ
レクタ電極１６は、第１のメサ４の第２の領域に電気的
に接続されており、第１のメサ４のステップ４ｃを横切
って〔０１１〕方向に伸びている。第１のメサ４は、当
該トランジスタ１ａを別のトランジスタから電気的に分
離するために役立つ。
【００３３】第２のメサ６は、第１のメサ４の第１の領
域上に設けられており、コレクタ層２０及びベース層２
２を含んでいる。第２のメサ６(コレクタ層２０、及び
ベース層２２)は、〔０１１〕方向に伸びる一対の側面
６ａ、６ｂと、〔０１−１〕方向に伸びる一対の側面６
ｃ、６ｄとを有する。第２のメサ６の主面は、第１の領
域と、この第１の領域を囲むように設けられた第２の領
域とを備える。ベース電極１４は、第２のメサ６の第２
の領域に電気的に接続されており、第１及び第２のメサ
４、６のステップ４ｃ、６ｄを横切って〔０１１〕方向
に伸びている。コレクタ層２０は、サブコレクタ層１８
上に設けられており、ベース層２２は、コレクタ層２０
上に設けられている。
域上に設けられており、コレクタ層２０及びベース層２
２を含んでいる。第２のメサ６(コレクタ層２０、及び
ベース層２２)は、〔０１１〕方向に伸びる一対の側面
６ａ、６ｂと、〔０１−１〕方向に伸びる一対の側面６
ｃ、６ｄとを有する。第２のメサ６の主面は、第１の領
域と、この第１の領域を囲むように設けられた第２の領
域とを備える。ベース電極１４は、第２のメサ６の第２
の領域に電気的に接続されており、第１及び第２のメサ
４、６のステップ４ｃ、６ｄを横切って〔０１１〕方向
に伸びている。コレクタ層２０は、サブコレクタ層１８
上に設けられており、ベース層２２は、コレクタ層２０
上に設けられている。
【００３４】また、第２のメサ６は、更にエミッタ層２
６を含むことができる。エミッタ層２６は、ベース層２
２上に設けられている。しかしながら、エミッタ層は、
第２のメサ(ベース・コレクタメサ呼ばれる)６と別個に
設けることができる。
６を含むことができる。エミッタ層２６は、ベース層２
２上に設けられている。しかしながら、エミッタ層は、
第２のメサ(ベース・コレクタメサ呼ばれる)６と別個に
設けることができる。
【００３５】エミッタコンタクトメサ８は、第２のメサ
６上に設けられており、エミッタコンタクト層２８を含
む。エミッタコンタクト層２８は、〔０１１〕方向に伸
びる一対の側面２８ａ及び２８ｂと、〔０１−１〕方向
に伸びる一対の側面２８ｃ及び２８ｄとを有する。側面
２８ａ及び２８ｂの各々は逆メサ形状を有しており、側
面２８ｃ及び２８ｄの各々は順メサ形状を有する。
６上に設けられており、エミッタコンタクト層２８を含
む。エミッタコンタクト層２８は、〔０１１〕方向に伸
びる一対の側面２８ａ及び２８ｂと、〔０１−１〕方向
に伸びる一対の側面２８ｃ及び２８ｄとを有する。側面
２８ａ及び２８ｂの各々は逆メサ形状を有しており、側
面２８ｃ及び２８ｄの各々は順メサ形状を有する。
【００３６】エミッタ電極１２は、エミッタコンタクト
層２８に電気的に接続されており、エミッタコンタクト
層２８の順メサ形状の側面２８ｄ、並びに第１及び第２
のメサ４、６のステップ４ｄ、６ｄを横切って〔０１
１〕方向に伸びている。
層２８に電気的に接続されており、エミッタコンタクト
層２８の順メサ形状の側面２８ｄ、並びに第１及び第２
のメサ４、６のステップ４ｄ、６ｄを横切って〔０１
１〕方向に伸びている。
【００３７】半導体保護層１０は、コレクタ層２０、ベ
ース層２２およびエミッタ層２６の表面を覆うように設
けられている。図１に示される実施の形態においては、
半導体保護層１０を明示的に示すために、コレクタ層２
０、ベース層２２及びエミッタ層２６の表面を覆う矩形
領域に半導体保護層１０が設けられているが、基板全体
に対して保護機能を発揮するために、基板の全面に設け
られていることが好ましい。
ース層２２およびエミッタ層２６の表面を覆うように設
けられている。図１に示される実施の形態においては、
半導体保護層１０を明示的に示すために、コレクタ層２
０、ベース層２２及びエミッタ層２６の表面を覆う矩形
領域に半導体保護層１０が設けられているが、基板全体
に対して保護機能を発揮するために、基板の全面に設け
られていることが好ましい。
【００３８】半導体保護層１０は、ベース層２２の半導
体及びコレクタ層２０の半導体の禁制帯幅より大きな禁
制帯幅を有する半導体から構成されているので、リーク
電流経路が、ベース、コレクタ、エミッタの間に発生す
る可能性を低減できる。故に、半導体保護層は、ヘテロ
接合バイポーラトランジスタの耐圧を高めることができ
る。
体及びコレクタ層２０の半導体の禁制帯幅より大きな禁
制帯幅を有する半導体から構成されているので、リーク
電流経路が、ベース、コレクタ、エミッタの間に発生す
る可能性を低減できる。故に、半導体保護層は、ヘテロ
接合バイポーラトランジスタの耐圧を高めることができ
る。
【００３９】また、トランジスタ１ａは、シリコン系無
機化合物層に替えて半導体保護層１０を用いているの
で、トランジスタを構成する半導体層と同じ成長法を採
用できる。故に、トランジスタを構成する半導体領域の
表面がプラズマに晒されることがないので、この半導体
領域の表面準位の増加が抑えられると共に半導体領域に
対するプラズマダメージも低減できる。
機化合物層に替えて半導体保護層１０を用いているの
で、トランジスタを構成する半導体層と同じ成長法を採
用できる。故に、トランジスタを構成する半導体領域の
表面がプラズマに晒されることがないので、この半導体
領域の表面準位の増加が抑えられると共に半導体領域に
対するプラズマダメージも低減できる。
【００４０】更に、半導体保護層１０の不純物濃度が十
分に低ければ、半導体保護層１０の全体にわたって又は
部分的に空乏層が形成される。半導体保護層１０に空乏
層が形成されるようにするためにの条件としては、例え
ば、膜厚４００ナノメートル以下、キャリア濃度１．０
×１０15ｃｍ-3以下であることが好ましい。空乏層の形
成により、半導体保護層１０を介して流れるキャリアを
低減できる。空乏層を確実に形成するためには、半導体
保護層１０が不純物を意図的に添加していない半導体か
ら構成されていることが好ましい。
分に低ければ、半導体保護層１０の全体にわたって又は
部分的に空乏層が形成される。半導体保護層１０に空乏
層が形成されるようにするためにの条件としては、例え
ば、膜厚４００ナノメートル以下、キャリア濃度１．０
×１０15ｃｍ-3以下であることが好ましい。空乏層の形
成により、半導体保護層１０を介して流れるキャリアを
低減できる。空乏層を確実に形成するためには、半導体
保護層１０が不純物を意図的に添加していない半導体か
ら構成されていることが好ましい。
【００４１】加えて、半導体保護層１０が十分に空乏化
していれば、半導体保護層１０内の残存キャリア濃度を
小さくできる。発明者の知見によれば、残存キャリアは
浮遊容量を増加させる。トランジスタには高周波信号が
入力されるが、半導体保護層１０が完全に空乏化してい
れば、トランジスタの高周波特性が浮遊容量により悪化
することがない。
していれば、半導体保護層１０内の残存キャリア濃度を
小さくできる。発明者の知見によれば、残存キャリアは
浮遊容量を増加させる。トランジスタには高周波信号が
入力されるが、半導体保護層１０が完全に空乏化してい
れば、トランジスタの高周波特性が浮遊容量により悪化
することがない。
【００４２】トランジスタ１ａが動作している状態で
は、ベース・コレクタ間にはミリアンペア程度の量の電
流が流れている。また、ベース・コレクタ接合には、大
きな電圧が印加されている。故に、ベース・コレクタ接
合の近傍には、ホットエレクトロンが生じている。一
方、トランジスタ１ａのベース・コレクタ接合のエッジ
がメサ表面に現れている。シリコン系無機化合物層が直
接に覆っている場合、成膜の際にプラズマダメージによ
って発生する界面準位や、界面近傍のシリコン系無機化
合物層にホットエレクトロンが捕獲される現象が生じ
る。この現象は、界面近傍のリーク電流増大や寄生効果
といった悪影響を生じさせる。半導体保護層１０は接合
のエッジを覆っているので、ホットエレクトロンの捕獲
が生じにくい。
は、ベース・コレクタ間にはミリアンペア程度の量の電
流が流れている。また、ベース・コレクタ接合には、大
きな電圧が印加されている。故に、ベース・コレクタ接
合の近傍には、ホットエレクトロンが生じている。一
方、トランジスタ１ａのベース・コレクタ接合のエッジ
がメサ表面に現れている。シリコン系無機化合物層が直
接に覆っている場合、成膜の際にプラズマダメージによ
って発生する界面準位や、界面近傍のシリコン系無機化
合物層にホットエレクトロンが捕獲される現象が生じ
る。この現象は、界面近傍のリーク電流増大や寄生効果
といった悪影響を生じさせる。半導体保護層１０は接合
のエッジを覆っているので、ホットエレクトロンの捕獲
が生じにくい。
【００４３】シリコン系無機化合物層に替えて半導体保
護層１０がベース層２２およびエミッタ層２６の表面を
覆っているので、ベース層２２およびエミッタ層２６の
表面を介してエミッタ・ベース間に流れる電流を抑制す
る。
護層１０がベース層２２およびエミッタ層２６の表面を
覆っているので、ベース層２２およびエミッタ層２６の
表面を介してエミッタ・ベース間に流れる電流を抑制す
る。
【００４４】シリコン系無機化合物層に替えて半導体保
護層１０がエミッタコンタクト層２８の表面を覆ってい
るので、エミッタコンタクト層２８の表面(側面)を介し
て、エミッタ電極・ベース電極間に通じるリーク電流を
抑えることができる。
護層１０がエミッタコンタクト層２８の表面を覆ってい
るので、エミッタコンタクト層２８の表面(側面)を介し
て、エミッタ電極・ベース電極間に通じるリーク電流を
抑えることができる。
【００４５】さらに、半導体保護層１０がサブコレクタ
メサの側面を覆っていれば、隣接した素子間に流れるリ
ーク電流を抑制できる。
メサの側面を覆っていれば、隣接した素子間に流れるリ
ーク電流を抑制できる。
【００４６】トランジスタ１ａの主要な構成要素が説明
された。 具体例； 基板２：半絶縁性ＩｎＰ基板； 層１８：Ｓｉ添加ＩｎＧａＡｓ、２００〜５００ｎｍ、
１．０×１０19ｃｍ-3〜２．０×１０19ｃｍ-3 ； 層２０：Ｓｉ添加ＩｎＧａＡｓ、２００〜５００ｎｍ、
１．０×１０15ｃｍ-3〜２．０×１０17ｃｍ-3 ； 層２２： Ｃ添加ＩｎＧａＡｓ、３０ｎｍ〜１００ｎ
ｍ、２．０×１０19ｃｍ-3〜４．０×１０19ｃｍ-3； 層２６：Ｓｉ添加ＩｎＰ、５０ｎｍ〜２００ｎｍ、１．
０×１０17ｃｍ-3〜５．０×１０18ｃｍ-3； 層２８：Ｓｉ添加ＩｎＧａＡｓ、２００ｎｍ、１．０×
１０19〜２．０×１０19 ； 層１０：アンドープＩｎＰ、 ２０ｎｍ。
された。 具体例； 基板２：半絶縁性ＩｎＰ基板； 層１８：Ｓｉ添加ＩｎＧａＡｓ、２００〜５００ｎｍ、
１．０×１０19ｃｍ-3〜２．０×１０19ｃｍ-3 ； 層２０：Ｓｉ添加ＩｎＧａＡｓ、２００〜５００ｎｍ、
１．０×１０15ｃｍ-3〜２．０×１０17ｃｍ-3 ； 層２２： Ｃ添加ＩｎＧａＡｓ、３０ｎｍ〜１００ｎ
ｍ、２．０×１０19ｃｍ-3〜４．０×１０19ｃｍ-3； 層２６：Ｓｉ添加ＩｎＰ、５０ｎｍ〜２００ｎｍ、１．
０×１０17ｃｍ-3〜５．０×１０18ｃｍ-3； 層２８：Ｓｉ添加ＩｎＧａＡｓ、２００ｎｍ、１．０×
１０19〜２．０×１０19 ； 層１０：アンドープＩｎＰ、 ２０ｎｍ。
【００４７】(第２の実施の形態)図３は、別の実施の形
態のトランジスタ１ｂを示す図面である。図４(ａ)は、
図１のIII−III線に沿ってとられた断面図である。図４
(ｂ)は、図１のIＶ−IＶ線に沿ってとられた断面図であ
る。本実施の形態に係わるヘテロ接合バイポーラトラン
ジスタ(以下、トランジスタと記す)１ｂは、III−Ｖ族
化合物半導体から形成されたｎｐｎタイプトランジスタ
であり、そのエミッタのバンドギャップはベースのバン
ドギャップより大きい。図３には、結晶軸を示す座標系
Ｓが記載されている。
態のトランジスタ１ｂを示す図面である。図４(ａ)は、
図１のIII−III線に沿ってとられた断面図である。図４
(ｂ)は、図１のIＶ−IＶ線に沿ってとられた断面図であ
る。本実施の形態に係わるヘテロ接合バイポーラトラン
ジスタ(以下、トランジスタと記す)１ｂは、III−Ｖ族
化合物半導体から形成されたｎｐｎタイプトランジスタ
であり、そのエミッタのバンドギャップはベースのバン
ドギャップより大きい。図３には、結晶軸を示す座標系
Ｓが記載されている。
【００４８】図３を参照すると、トランジスタ１ａと同
様に、トランジスタ１ｂは、基板２、第１のメサ４、エ
ミッタコンタクトメサ８、ベース電極１４、コレクタ電
極１６、およびエミッタ電極１２を備える。しかしなが
ら、トランジスタ１ｂは、第１の実施の形態における構
成に限定されるものではない。また、トランジスタ１ｂ
は、半導体保護層を備えておらず、トランジスタ１ａの
第２のメサ６に替えて、第２のメサ７を備える。また、
トランジスタ１ｂは、エミッタ層１０の代わりにエミッ
タ層１１を備える。
様に、トランジスタ１ｂは、基板２、第１のメサ４、エ
ミッタコンタクトメサ８、ベース電極１４、コレクタ電
極１６、およびエミッタ電極１２を備える。しかしなが
ら、トランジスタ１ｂは、第１の実施の形態における構
成に限定されるものではない。また、トランジスタ１ｂ
は、半導体保護層を備えておらず、トランジスタ１ａの
第２のメサ６に替えて、第２のメサ７を備える。また、
トランジスタ１ｂは、エミッタ層１０の代わりにエミッ
タ層１１を備える。
【００４９】第２のメサ７は、第１のメサ４の第１の領
域上に設けられており、コレクタ層２１及びベース層２
３を含んでいる。第２のメサ７(コレクタ層２１、及び
ベース層２３)は、〔０１１〕方向に伸びる一対の側面
７ａ、７ｂと、〔０１−１〕方向に伸びる一対の側面７
ｃ、７ｄとを有する。第２のメサ７の主面は、第１の領
域と、この第１の領域を囲むように設けられた第２の領
域とを備える。ベース電極１４は、第２のメサ７の第２
の領域に電気的に接続されており、第１及び第２のメサ
４、７のステップ４ｃ、７ｄを横切って〔０１１〕方向
に伸びている。コレクタ層２１は、サブコレクタ層１８
上に設けられており、ベース層２３は、コレクタ層２１
上に設けられている。
域上に設けられており、コレクタ層２１及びベース層２
３を含んでいる。第２のメサ７(コレクタ層２１、及び
ベース層２３)は、〔０１１〕方向に伸びる一対の側面
７ａ、７ｂと、〔０１−１〕方向に伸びる一対の側面７
ｃ、７ｄとを有する。第２のメサ７の主面は、第１の領
域と、この第１の領域を囲むように設けられた第２の領
域とを備える。ベース電極１４は、第２のメサ７の第２
の領域に電気的に接続されており、第１及び第２のメサ
４、７のステップ４ｃ、７ｄを横切って〔０１１〕方向
に伸びている。コレクタ層２１は、サブコレクタ層１８
上に設けられており、ベース層２３は、コレクタ層２１
上に設けられている。
【００５０】エミッタ層１１は、第２のメサ７(ベース
・コレクタメサ呼ばれる)を覆うように設けられてい
る。エミッタ層１１は、コレクタ層２１およびベース層
２３の表面を覆うように設けられている。エミッタ層１
１は２つの部分からなる。第１の部分は、ベース層２３
とエミッタコンタクト層２８との間に位置して、トラン
ジスタのワイドギャップエミッタとして機能する。第２
の部分は、ベース層２３及びコレクタ層２１の表面を覆
って半導体保護層として機能する。
・コレクタメサ呼ばれる)を覆うように設けられてい
る。エミッタ層１１は、コレクタ層２１およびベース層
２３の表面を覆うように設けられている。エミッタ層１
１は２つの部分からなる。第１の部分は、ベース層２３
とエミッタコンタクト層２８との間に位置して、トラン
ジスタのワイドギャップエミッタとして機能する。第２
の部分は、ベース層２３及びコレクタ層２１の表面を覆
って半導体保護層として機能する。
【００５１】エミッタ層１１は、ベース層２３及びコレ
クタ層２１の禁制帯幅より大きな禁制帯幅を有する半導
体から構成されているので、望まれないリーク電流経路
が、ベースとコレクタとの間に発生する可能性を低減で
きる。故に、エミッタ層１１は、ヘテロ接合バイポーラ
トランジスタの耐圧を高めることができる。
クタ層２１の禁制帯幅より大きな禁制帯幅を有する半導
体から構成されているので、望まれないリーク電流経路
が、ベースとコレクタとの間に発生する可能性を低減で
きる。故に、エミッタ層１１は、ヘテロ接合バイポーラ
トランジスタの耐圧を高めることができる。
【００５２】また、トランジスタ１ｂは、シリコン系無
機化合物層に替えてエミッタ層１１を保護層として用い
ているので、トランジスタを構成する半導体層と同じ成
長法を採用できる。故に、トランジスタを構成する半導
体領域の表面がプラズマに晒されることがないので、こ
の半導体領域の表面準位の増加が抑えられると共に半導
体領域に対するプラズマダメージも低減できる。
機化合物層に替えてエミッタ層１１を保護層として用い
ているので、トランジスタを構成する半導体層と同じ成
長法を採用できる。故に、トランジスタを構成する半導
体領域の表面がプラズマに晒されることがないので、こ
の半導体領域の表面準位の増加が抑えられると共に半導
体領域に対するプラズマダメージも低減できる。
【００５３】トランジスタ１ｂが動作しているとき、ベ
ース・コレクタ間にはミリアンペア程度の量の電流が流
れている。また、ベース・コレクタ接合には、大きな電
圧が印加されている。故に、ベース・コレクタ接合の近
傍には、ホットエレクトロンが生じている。一方、トラ
ンジスタ１ｂのベース・コレクタ接合のエッジがメサ表
面に現れている。半導体層１１は接合のエッジを覆って
いるので、ホットエレクトロンの捕獲が生じにくい。
ース・コレクタ間にはミリアンペア程度の量の電流が流
れている。また、ベース・コレクタ接合には、大きな電
圧が印加されている。故に、ベース・コレクタ接合の近
傍には、ホットエレクトロンが生じている。一方、トラ
ンジスタ１ｂのベース・コレクタ接合のエッジがメサ表
面に現れている。半導体層１１は接合のエッジを覆って
いるので、ホットエレクトロンの捕獲が生じにくい。
【００５４】エミッタ層１１を保護膜と兼用しているの
で、エミッタ層１１の不純物濃度は、１．０×１０16ｃ
ｍ-3以上〜１．０×１０17ｃｍ-3以下であることが好ま
しい。発明者らの見積もりでは、ベース層２３の不純物
濃度が４×１０19ｃｍ-3でありエミッタ層の不純物濃度
が１．０×１０17ｃｍ-3であるとき、エミッタ層におけ
る空乏層の広がりが１００ナノメートルであり、エミッ
タ層の不純物濃度が１．０×１０16ｃｍ-3であるとき、
エミッタ層における空乏層の広がりが３５０ナノメート
ルである。この程度の空乏層の広がりが得られれば、エ
ミッタ層１１は保護層として用いることが可能である。
空乏層の形成により、半導体層１１を介して流れる電流
を低減できる。また、保護層としての機能が期待される
半導体層１１の部分が完全に空乏化していれば、浮遊容
量により、トランジスタの高周波特性が悪化することが
ない。
で、エミッタ層１１の不純物濃度は、１．０×１０16ｃ
ｍ-3以上〜１．０×１０17ｃｍ-3以下であることが好ま
しい。発明者らの見積もりでは、ベース層２３の不純物
濃度が４×１０19ｃｍ-3でありエミッタ層の不純物濃度
が１．０×１０17ｃｍ-3であるとき、エミッタ層におけ
る空乏層の広がりが１００ナノメートルであり、エミッ
タ層の不純物濃度が１．０×１０16ｃｍ-3であるとき、
エミッタ層における空乏層の広がりが３５０ナノメート
ルである。この程度の空乏層の広がりが得られれば、エ
ミッタ層１１は保護層として用いることが可能である。
空乏層の形成により、半導体層１１を介して流れる電流
を低減できる。また、保護層としての機能が期待される
半導体層１１の部分が完全に空乏化していれば、浮遊容
量により、トランジスタの高周波特性が悪化することが
ない。
【００５５】エミッタ層１１の濃度を低下させること
は、エミッタ層の抵抗を増大させることになる。エミッ
タ層の機能は、電子に対しては障壁として働くことな
く、正孔に対しては障壁として働くことである。故に、
エミッタ層の不純物濃度を低くすることは、トランジス
タの他の層の不純物濃度を低下させることに比べると、
実現可能性がある。
は、エミッタ層の抵抗を増大させることになる。エミッ
タ層の機能は、電子に対しては障壁として働くことな
く、正孔に対しては障壁として働くことである。故に、
エミッタ層の不純物濃度を低くすることは、トランジス
タの他の層の不純物濃度を低下させることに比べると、
実現可能性がある。
【００５６】エミッタ層１１は、第１のメサ４を覆うよ
うに設けられている。第１のメサ４は、サブコレクタ層
１８を含む。エミッタ層１１がサブコレクタ層を覆って
いれば、隣接した素子間に流れるリーク電流を抑制でき
る。半導体層１１は、サブコレクタ層１８の表面を覆う
ように設けられている。半導体層１１は、サブコレクタ
層１８の禁制帯幅より大きな禁制帯幅を有する半導体か
ら構成されているので、望まれないリーク電流経路が発
生する可能性を低減できる。
うに設けられている。第１のメサ４は、サブコレクタ層
１８を含む。エミッタ層１１がサブコレクタ層を覆って
いれば、隣接した素子間に流れるリーク電流を抑制でき
る。半導体層１１は、サブコレクタ層１８の表面を覆う
ように設けられている。半導体層１１は、サブコレクタ
層１８の禁制帯幅より大きな禁制帯幅を有する半導体か
ら構成されているので、望まれないリーク電流経路が発
生する可能性を低減できる。
【００５７】エミッタコンタクトメサ８は、第２のメサ
７上に設けられており、エミッタコンタクト層２８を含
む。エミッタ電極１２は、エミッタコンタクト層２８に
電気的に接続されており、エミッタコンタクト層２８の
順メサ形状の側面２８ｄ、並びに第１及び第２のメサ
４、７のステップ４ｄ、７ｄを横切って〔０１１〕方向
に伸びている。
７上に設けられており、エミッタコンタクト層２８を含
む。エミッタ電極１２は、エミッタコンタクト層２８に
電気的に接続されており、エミッタコンタクト層２８の
順メサ形状の側面２８ｄ、並びに第１及び第２のメサ
４、７のステップ４ｄ、７ｄを横切って〔０１１〕方向
に伸びている。
【００５８】コレクタ電極１６は、第１のメサ４の第２
の領域に電気的に接続されており、第１のメサ４のステ
ップ４ｃを横切って〔０１１〕方向に伸びている。コレ
クタ電極１６とサブコレクタ層１８との接続を得るため
に、第１のメサ４上の半導体層１１に開口部を設けるこ
とが好ましい。半導体層１１の厚さに関係なく、確実に
コレクタ電極１６とサブコレクタ層１８との接続を得る
ことができる。
の領域に電気的に接続されており、第１のメサ４のステ
ップ４ｃを横切って〔０１１〕方向に伸びている。コレ
クタ電極１６とサブコレクタ層１８との接続を得るため
に、第１のメサ４上の半導体層１１に開口部を設けるこ
とが好ましい。半導体層１１の厚さに関係なく、確実に
コレクタ電極１６とサブコレクタ層１８との接続を得る
ことができる。
【００５９】半導体基板上に複数のトランジスタが設け
られているとき、第１のメサ４は、当該トランジスタ１
ｂを別のトランジスタから電気的に分離するために役立
つ。また、半導体層１１は、トランジスタ毎に別個に設
けられている。
られているとき、第１のメサ４は、当該トランジスタ１
ｂを別のトランジスタから電気的に分離するために役立
つ。また、半導体層１１は、トランジスタ毎に別個に設
けられている。
【００６０】トランジスタ１ｂの主要な構成要素が説明
された。
された。
【００６１】(第３の実施の形態)図５(ａ)、図５(ｂ)、
図６(ａ)、図６(ｂ)、図７(ａ)、図７(ｂ)、図８(ａ)及
び図８(ｂ)を参照しながら、ヘテロ接合バイポーラトラ
ンジスタを製造する方法を説明する。ヘテロ接合バイポ
ーラトランジスタを製造するために、基板４０を準備す
る。
図６(ａ)、図６(ｂ)、図７(ａ)、図７(ｂ)、図８(ａ)及
び図８(ｂ)を参照しながら、ヘテロ接合バイポーラトラ
ンジスタを製造する方法を説明する。ヘテロ接合バイポ
ーラトランジスタを製造するために、基板４０を準備す
る。
【００６２】(成膜工程)第１の成膜工程では、基板４０
上に複数のIII−Ｖ族化合物半導体膜を成長する。図５
(ａ)に示される実施例では、半絶縁性ＩｎＰ基板といっ
た基板４０上に、サブコレクタ膜４２、コレクタ膜４
４、ベース膜４６、エミッタ膜４８及びエミッタコンタ
クト膜５０を順に成長する。
上に複数のIII−Ｖ族化合物半導体膜を成長する。図５
(ａ)に示される実施例では、半絶縁性ＩｎＰ基板といっ
た基板４０上に、サブコレクタ膜４２、コレクタ膜４
４、ベース膜４６、エミッタ膜４８及びエミッタコンタ
クト膜５０を順に成長する。
【００６３】この成膜は、例えば有機金属気相成長法
(ＯＭＶＰＥ)を用いてエピタキシャル成長により行われ
る。サブコレクタ膜４２の不純物濃度は、コレクタ膜４
４の不純物濃度よりも高い。サブコレクタ膜４２をｎ導
電型にするために、ｎ型ドーパントが添加されている。
サブコレクタ膜４２の不純物濃度は、コレクタ損失(コ
レクタ−エミッタ間を流れる電流ＩCEと、コレクタ−エ
ミッタ間電圧ＶCEの積)を小さくするように比較的高く
決定される。好適なサブコレクタ膜４２としては、例え
ば、材料がＩｎＧａＡｓ、ドーパントがＳｉ、不純物濃
度の上限が１×１０19〜５×１０19ｃｍ-3、膜厚２００
ｎｍ以上５００ｎｍ以下である。
(ＯＭＶＰＥ)を用いてエピタキシャル成長により行われ
る。サブコレクタ膜４２の不純物濃度は、コレクタ膜４
４の不純物濃度よりも高い。サブコレクタ膜４２をｎ導
電型にするために、ｎ型ドーパントが添加されている。
サブコレクタ膜４２の不純物濃度は、コレクタ損失(コ
レクタ−エミッタ間を流れる電流ＩCEと、コレクタ−エ
ミッタ間電圧ＶCEの積)を小さくするように比較的高く
決定される。好適なサブコレクタ膜４２としては、例え
ば、材料がＩｎＧａＡｓ、ドーパントがＳｉ、不純物濃
度の上限が１×１０19〜５×１０19ｃｍ-3、膜厚２００
ｎｍ以上５００ｎｍ以下である。
【００６４】コレクタ膜４４をｎ導電型にするために、
ｎ型ドーパントが添加されている。コレクタ膜４４の不
純物濃度は、コレクタ損失を小さくするために大きいこ
とが好ましいが、トランジスタ動作に好適なベース・コ
レクタ接合を得るためにあまり高くできない。コレクタ
膜４４の不純物濃度を高くすると、ベース・コレクタ接
合容量が増加するだけでなく、ベース・コレクタ耐圧を
高めることができない。好適なコレクタ膜４４として
は、例えば、材料がＩｎＧａＡｓ、ドーパントがＳｉ、
不純物濃度の上限が１×１０15〜１×１０17ｃｍ-3、膜
厚２００ｎｍ以上５００ｎｍ以下である。コレクタ膜の
厚さは、ベース・コレクタ容量ＣBCを増加させないよう
に決定される。
ｎ型ドーパントが添加されている。コレクタ膜４４の不
純物濃度は、コレクタ損失を小さくするために大きいこ
とが好ましいが、トランジスタ動作に好適なベース・コ
レクタ接合を得るためにあまり高くできない。コレクタ
膜４４の不純物濃度を高くすると、ベース・コレクタ接
合容量が増加するだけでなく、ベース・コレクタ耐圧を
高めることができない。好適なコレクタ膜４４として
は、例えば、材料がＩｎＧａＡｓ、ドーパントがＳｉ、
不純物濃度の上限が１×１０15〜１×１０17ｃｍ-3、膜
厚２００ｎｍ以上５００ｎｍ以下である。コレクタ膜の
厚さは、ベース・コレクタ容量ＣBCを増加させないよう
に決定される。
【００６５】ベース膜４６をｐ導電型にするために、ｐ
型ドーパントが添加されている。ベース膜４６の不純物
濃度は、ベース抵抗ｒbbを低減するために比較的大きく
決定される。ベース膜４６の厚さは、優れた電流増幅率
を得るために比較的薄く決定される。ベース膜４６のド
ーパントは、固容限が亜鉛に比べて比較的大きい炭素
(Ｃ)が使用される。炭素(Ｃ)の拡散係数が亜鉛(Ｚｎ)の
拡散係数に比べて小さいので、より急峻な不純物プロフ
ァイルが得られる。好適なベース膜４６としては、例え
ば、材料がＩｎＧａＡｓ、ドーパントがＣ、不純物濃度
の上限が２×１０ 19〜４×１０19ｃｍ-3、膜厚３０ｎｍ
以上１００ｎｍ以下である。
型ドーパントが添加されている。ベース膜４６の不純物
濃度は、ベース抵抗ｒbbを低減するために比較的大きく
決定される。ベース膜４６の厚さは、優れた電流増幅率
を得るために比較的薄く決定される。ベース膜４６のド
ーパントは、固容限が亜鉛に比べて比較的大きい炭素
(Ｃ)が使用される。炭素(Ｃ)の拡散係数が亜鉛(Ｚｎ)の
拡散係数に比べて小さいので、より急峻な不純物プロフ
ァイルが得られる。好適なベース膜４６としては、例え
ば、材料がＩｎＧａＡｓ、ドーパントがＣ、不純物濃度
の上限が２×１０ 19〜４×１０19ｃｍ-3、膜厚３０ｎｍ
以上１００ｎｍ以下である。
【００６６】エミッタ膜４８の半導体のバンドギャップ
は、ベース膜４６のバンドギャップより大きい。エミッ
タ膜４８をｎ導電型にするために、ｎ型ドーパントとし
てシリコン(Ｓｉ)が使用される。好適なエミッタ層４８
としては、例えば、材料がＩｎＰ、ドーパントがＳｉ、
不純物濃度の上限が２×１０17〜５×１０18ｃｍ-3、膜
厚５０ｎｍ以上２００ｎｍ以下である。
は、ベース膜４６のバンドギャップより大きい。エミッ
タ膜４８をｎ導電型にするために、ｎ型ドーパントとし
てシリコン(Ｓｉ)が使用される。好適なエミッタ層４８
としては、例えば、材料がＩｎＰ、ドーパントがＳｉ、
不純物濃度の上限が２×１０17〜５×１０18ｃｍ-3、膜
厚５０ｎｍ以上２００ｎｍ以下である。
【００６７】エミッタコンタクト膜５０の半導体のバン
ドギャップは、エミッタ膜４８のバンドギャップより小
さい。エミッタコンタクト膜５０をｎ導電型にするため
に、ｎ型ドーパントとしてシリコン(Ｓｉ)が使用され
る。好適なエミッタコンタクト層５０としては、例え
ば、材料がＩｎＧａＡｓ、ドーパントがＳｉ、不純物濃
度の上限が１×１０19〜５×１０19ｃｍ-3、膜厚が１０
０ｎｍ以上である。エミッタコンタクト膜５０の膜厚の
下限は、エミッタ電極の金属がシンターによって拡散す
る距離より大きく決定される。
ドギャップは、エミッタ膜４８のバンドギャップより小
さい。エミッタコンタクト膜５０をｎ導電型にするため
に、ｎ型ドーパントとしてシリコン(Ｓｉ)が使用され
る。好適なエミッタコンタクト層５０としては、例え
ば、材料がＩｎＧａＡｓ、ドーパントがＳｉ、不純物濃
度の上限が１×１０19〜５×１０19ｃｍ-3、膜厚が１０
０ｎｍ以上である。エミッタコンタクト膜５０の膜厚の
下限は、エミッタ電極の金属がシンターによって拡散す
る距離より大きく決定される。
【００６８】また、エミッタコンタクト膜５０は、ステ
ップ状の不純物濃度変化、あるいは、連続的な不純物濃
度変化を有する不純物プロファイルを有することができ
る。不純物プロファイルにおいて、エミッタ膜４８から
離れた領域の不純物濃度は、エミッタ膜４８に近い領域
の不純物濃度より大きい。例示的なエミッタコンタクト
膜５０としては、シリコンを１．０×１０18から２．０
×１０19ｃｍ-3添加した２５０ナノメートルのＧａＩｎ
Ａｓ膜が示される。或いは、エミッタコンタクト膜５０
は、２層構造を備えることができ、例えば、シリコンを
１．０×１０19から２．０×１０19ｃｍ-3添加した１０
０〜２００ナノメートルの第１のＧａＩｎＡｓ膜と、シ
リコンを１．０×１０18から１．０×１０19ｃｍ-3添加
した５０〜１００ナノメートルの第２のＧａＩｎＡｓ膜
とを備える。第２のＧａＩｎＡｓ膜は、第１のＧａＩｎ
Ａｓ膜とＩｎＰ膜との間に設けられている。
ップ状の不純物濃度変化、あるいは、連続的な不純物濃
度変化を有する不純物プロファイルを有することができ
る。不純物プロファイルにおいて、エミッタ膜４８から
離れた領域の不純物濃度は、エミッタ膜４８に近い領域
の不純物濃度より大きい。例示的なエミッタコンタクト
膜５０としては、シリコンを１．０×１０18から２．０
×１０19ｃｍ-3添加した２５０ナノメートルのＧａＩｎ
Ａｓ膜が示される。或いは、エミッタコンタクト膜５０
は、２層構造を備えることができ、例えば、シリコンを
１．０×１０19から２．０×１０19ｃｍ-3添加した１０
０〜２００ナノメートルの第１のＧａＩｎＡｓ膜と、シ
リコンを１．０×１０18から１．０×１０19ｃｍ-3添加
した５０〜１００ナノメートルの第２のＧａＩｎＡｓ膜
とを備える。第２のＧａＩｎＡｓ膜は、第１のＧａＩｎ
Ａｓ膜とＩｎＰ膜との間に設けられている。
【００６９】(エミッタコンタクトメサ形成)図５(ｂ)に
示されるように、エミッタコンタクト膜５０上にマスク
層５２を形成する。マスク層５２は、エッチングにより
形成されるエミッタコンタクト層がほぼ矩形になるよう
にパターン形成されている。図６を参照すると、マスク
層５２は、〔０１１〕方向に伸びる第１及び第２の辺５
２ａ及び５２ｂと、〔０１−１〕方向に伸びる第３及び
第４の辺５２ｃ及び５２ｄとを備える。また、マスク層
５２は、辺５２ｃ及び５２ｄの各々から伸び出す突起５
２ｅ、５２ｆ、５２ｇ、５２ｈを形成するように設けら
れた追加の辺５２ｉ、５２ｊ、５２ｋ、５２ｍを備え
る。突起５２ｅ、５２ｆ、５２ｇ、５２ｈの各々は、そ
れぞれ、辺５２ａ及び５２ｂの一部と追加の辺５２ｉ、
５２ｊ、５２ｋ、５２ｍの各々とにより規定されてい
る。マスクパターンは、パターンを形成する４つの主要
辺と、主要辺のいくつかから伸び出す４つの突起とを備
える。突起の各々は、主要辺の内の一つと、この辺を主
要辺の内の他の一つと接続する追加の斜辺とにより規定
されている。
示されるように、エミッタコンタクト膜５０上にマスク
層５２を形成する。マスク層５２は、エッチングにより
形成されるエミッタコンタクト層がほぼ矩形になるよう
にパターン形成されている。図６を参照すると、マスク
層５２は、〔０１１〕方向に伸びる第１及び第２の辺５
２ａ及び５２ｂと、〔０１−１〕方向に伸びる第３及び
第４の辺５２ｃ及び５２ｄとを備える。また、マスク層
５２は、辺５２ｃ及び５２ｄの各々から伸び出す突起５
２ｅ、５２ｆ、５２ｇ、５２ｈを形成するように設けら
れた追加の辺５２ｉ、５２ｊ、５２ｋ、５２ｍを備え
る。突起５２ｅ、５２ｆ、５２ｇ、５２ｈの各々は、そ
れぞれ、辺５２ａ及び５２ｂの一部と追加の辺５２ｉ、
５２ｊ、５２ｋ、５２ｍの各々とにより規定されてい
る。マスクパターンは、パターンを形成する４つの主要
辺と、主要辺のいくつかから伸び出す４つの突起とを備
える。突起の各々は、主要辺の内の一つと、この辺を主
要辺の内の他の一つと接続する追加の斜辺とにより規定
されている。
【００７０】次いで、マスク層５２を用いて、エミッタ
コンタクト膜５０をエッチングするエミッタコンタクト
メサを形成する。エッチングは、例えば、リン酸系のエ
ッチャントを用いて行われる。このエッチャントを用い
ると、ＩｎＧａＡｓ半導体のエミッタコンタクト膜をＩ
ｎＰ半導体のエミッタ膜に対して選択的にエッチングで
きる。この実施例においては、ＩｎＰ半導体膜はエッチ
ング停止層として働いている。マスク層５２は、エッチ
ング終了後に除去される。
コンタクト膜５０をエッチングするエミッタコンタクト
メサを形成する。エッチングは、例えば、リン酸系のエ
ッチャントを用いて行われる。このエッチャントを用い
ると、ＩｎＧａＡｓ半導体のエミッタコンタクト膜をＩ
ｎＰ半導体のエミッタ膜に対して選択的にエッチングで
きる。この実施例においては、ＩｎＰ半導体膜はエッチ
ング停止層として働いている。マスク層５２は、エッチ
ング終了後に除去される。
【００７１】図７は、エッチングにより得られたエミッ
タコンタクト層５０ａを示す平面図である。図７を参照
すると、マスク層５２を用いてエッチングを行ったの
で、ほぼ矩形のエミッタコンタクト層５０ａが得られて
いる。エミッタコンタクト層５０ａは、〔０１１〕方向
に伸びる側面５１ａ及び５１ｂと、〔０１−１〕方向に
伸びる側面５１ｃ及び５１ｄとを有する。本実施例で
は、リン酸系のエッチャントを用いてＩｎＧａＡｓ半導
体のエミッタコンタクト膜５０をエッチングしている。
この形態では、エミッタコンタクト層５０ａの側面５１
ａ及び５１ｂは、逆テーパ形状を有する。エミッタコン
タクト層５０ａの側面５１ｃ及び５１ｄは、順テーパ形
状を有する。
タコンタクト層５０ａを示す平面図である。図７を参照
すると、マスク層５２を用いてエッチングを行ったの
で、ほぼ矩形のエミッタコンタクト層５０ａが得られて
いる。エミッタコンタクト層５０ａは、〔０１１〕方向
に伸びる側面５１ａ及び５１ｂと、〔０１−１〕方向に
伸びる側面５１ｃ及び５１ｄとを有する。本実施例で
は、リン酸系のエッチャントを用いてＩｎＧａＡｓ半導
体のエミッタコンタクト膜５０をエッチングしている。
この形態では、エミッタコンタクト層５０ａの側面５１
ａ及び５１ｂは、逆テーパ形状を有する。エミッタコン
タクト層５０ａの側面５１ｃ及び５１ｄは、順テーパ形
状を有する。
【００７２】(ベース・コレクタメサ形成)図８(ａ)を参
照すると、エミッタコンタクト層５１及びエミッタ膜４
８上にマスク層５４が形成されている。マスク層５４
は、ベース・コレクタメサを形成する領域を規定するパ
ターンを有する。
照すると、エミッタコンタクト層５１及びエミッタ膜４
８上にマスク層５４が形成されている。マスク層５４
は、ベース・コレクタメサを形成する領域を規定するパ
ターンを有する。
【００７３】まず、第１のエッチャントを用いてベース
膜４６に対してエミッタ膜４８を選択的にエッチングし
て、エミッタ層４８ａを形成する。ＩｎＰ半導体のエミ
ッタ膜及びＩｎＧａＡｓ半導体のベース膜を備えるトラ
ンジスタの実施例では、塩酸系エッチャントを用いるこ
とができる。このエッチャントにより、ＩｎＧａＡｓ半
導体膜に対してＩｎＰ半導体膜を選択的にエッチングす
ることが可能になる。
膜４６に対してエミッタ膜４８を選択的にエッチングし
て、エミッタ層４８ａを形成する。ＩｎＰ半導体のエミ
ッタ膜及びＩｎＧａＡｓ半導体のベース膜を備えるトラ
ンジスタの実施例では、塩酸系エッチャントを用いるこ
とができる。このエッチャントにより、ＩｎＧａＡｓ半
導体膜に対してＩｎＰ半導体膜を選択的にエッチングす
ることが可能になる。
【００７４】次いで、第２のエッチャントを用いてベー
ス膜４６及びコレクタ膜４４をエッチングして、ベース
層４６ａ及びコレクタ層４４ａを形成する。ベース層４
６ａ及びコレクタ層４４ａがＩｎＧａＡｓ半導体から成
る実施例では、硫酸系エッチャントを用いることができ
る。このエッチングは、ベース膜及びコレクタ膜を十分
に除去すると共に、サブコレクタ膜を残すように行われ
る。サブコレクタ膜の膜厚は、このエッチング工程にお
ける減少量を考慮して決定されている。これらのエッチ
ングにより、ベース・コレクタメサ５６が得られる。ベ
ース・コレクタメサ５６は、コレクタ層４４ａ、ベース
層４６ａ、及びエミッタ層４８ａを含む。エッチング終
了後に、マスク層５４を除去する。
ス膜４６及びコレクタ膜４４をエッチングして、ベース
層４６ａ及びコレクタ層４４ａを形成する。ベース層４
６ａ及びコレクタ層４４ａがＩｎＧａＡｓ半導体から成
る実施例では、硫酸系エッチャントを用いることができ
る。このエッチングは、ベース膜及びコレクタ膜を十分
に除去すると共に、サブコレクタ膜を残すように行われ
る。サブコレクタ膜の膜厚は、このエッチング工程にお
ける減少量を考慮して決定されている。これらのエッチ
ングにより、ベース・コレクタメサ５６が得られる。ベ
ース・コレクタメサ５６は、コレクタ層４４ａ、ベース
層４６ａ、及びエミッタ層４８ａを含む。エッチング終
了後に、マスク層５４を除去する。
【００７５】(サブコレクタメサ形成)図８(ｂ)を参照す
ると、ベース・コレクタメサ５６及びサブコレクタ膜４
２上にマスク層５８が形成されている。マスク層５８
は、サブコレクタメサを形成する領域を規定するパター
ンを有する。
ると、ベース・コレクタメサ５６及びサブコレクタ膜４
２上にマスク層５８が形成されている。マスク層５８
は、サブコレクタメサを形成する領域を規定するパター
ンを有する。
【００７６】基板４上に設けられたサブコレクタ膜４２
をエッチャントを用いてエッチングする。ＩｎＧａＡｓ
半導体のサブコレクタ膜及びＩｎＰ基板を備えるトラン
ジスタの実施例では、リン酸系エッチャントを用いるこ
とができる。このエッチングは、ＩｎＰ基板に対してサ
ブコレクタ膜を選択的に除去できる。
をエッチャントを用いてエッチングする。ＩｎＧａＡｓ
半導体のサブコレクタ膜及びＩｎＰ基板を備えるトラン
ジスタの実施例では、リン酸系エッチャントを用いるこ
とができる。このエッチングは、ＩｎＰ基板に対してサ
ブコレクタ膜を選択的に除去できる。
【００７７】これらのエッチングにより、サブコレクタ
メサ６０が得られる。サブコレクタメサ６０は、サブコ
レクタ層４２ａを備える。エッチング終了後に、マスク
層５８を除去する。
メサ６０が得られる。サブコレクタメサ６０は、サブコ
レクタ層４２ａを備える。エッチング終了後に、マスク
層５８を除去する。
【００７８】(保護膜形成)図９(ａ)を参照すると、Ｉｎ
Ｐ基板４０、サブコレクタメサ６０、ベース・コレクタ
メサ５６及びエミッタコンタクト層５０ａ上に半導体保
護膜６２が形成されている。この成膜は、例えばＯＭＶ
ＰＥ法を用いて行われる。半導体保護膜６２のバンドギ
ャップは、サブコレクタ層４２ａ、コレクタ層４０ａ、
ベース層４６ａ、エミッタコンタクト層５０ａのバンド
ギャップよりも大きい。また、半導体保護膜６２の不純
物濃度は、サブコレクタ層４２ａ、ベース層４６ａ、エ
ミッタコンタクト層５０ａの不純物濃度よりも小さい。
半導体保護膜６２の不純物濃度は、サブコレクタ層４２
ａ、コレクタ層４０ａ、ベース層４６ａ、エミッタ層４
８ａ、エミッタコンタクト層５０ａと半導体保護膜６２
が接触したときに、半導体保護膜６２が空乏化するよう
に決定される。半導体保護膜６２の厚さは、サブコレク
タ層４２ａ、コレクタ層４０ａ、ベース層４６ａ、エミ
ッタ層４８ａ、エミッタコンタクト層５０ａと半導体保
護膜６２が接触したときに、半導体保護膜６２が実質的
に或いは完全に空乏化するように決定される。
Ｐ基板４０、サブコレクタメサ６０、ベース・コレクタ
メサ５６及びエミッタコンタクト層５０ａ上に半導体保
護膜６２が形成されている。この成膜は、例えばＯＭＶ
ＰＥ法を用いて行われる。半導体保護膜６２のバンドギ
ャップは、サブコレクタ層４２ａ、コレクタ層４０ａ、
ベース層４６ａ、エミッタコンタクト層５０ａのバンド
ギャップよりも大きい。また、半導体保護膜６２の不純
物濃度は、サブコレクタ層４２ａ、ベース層４６ａ、エ
ミッタコンタクト層５０ａの不純物濃度よりも小さい。
半導体保護膜６２の不純物濃度は、サブコレクタ層４２
ａ、コレクタ層４０ａ、ベース層４６ａ、エミッタ層４
８ａ、エミッタコンタクト層５０ａと半導体保護膜６２
が接触したときに、半導体保護膜６２が空乏化するよう
に決定される。半導体保護膜６２の厚さは、サブコレク
タ層４２ａ、コレクタ層４０ａ、ベース層４６ａ、エミ
ッタ層４８ａ、エミッタコンタクト層５０ａと半導体保
護膜６２が接触したときに、半導体保護膜６２が実質的
に或いは完全に空乏化するように決定される。
【００７９】半導体保護膜６２としてＩｎＰ半導体を用
いるときは、上記のメサを十分に覆うために、少なくと
も１００ナノメートル程度が必要であり、好ましくは２
００ナノメートル程度である。好適な実施例としては、
半導体保護膜６２は、不純物を意図的に添加していない
ＩｎＰ半導体膜からなる。このＩｎＰ半導体膜は、ｎ導
電型を示し、その電子濃度は１×１０15ｃｍ-3以下であ
る。この半導体保護膜６２が、サブコレクタ層４２ａ、
コレクタ層４０ａ、ベース層４６ａ、エミッタ層４８
ａ、エミッタコンタクト層５０ａに接触したときに、空
乏層の深さは２００ナノメートル程度である。半導体保
護膜６２の膜厚を２００ナノメートル程度にすれば、半
導体保護膜６２の全体が空乏化される。空乏化した半導
体領域にはキャリア(伝導電子)が存在しないので、サブ
コレクタ層４２ａ、コレクタ層４０ａ、ベース層４６
ａ、エミッタ層４８ａ、エミッタコンタクト層５０ａの
間に半導体保護層６２を介して電流が流れることはな
い。
いるときは、上記のメサを十分に覆うために、少なくと
も１００ナノメートル程度が必要であり、好ましくは２
００ナノメートル程度である。好適な実施例としては、
半導体保護膜６２は、不純物を意図的に添加していない
ＩｎＰ半導体膜からなる。このＩｎＰ半導体膜は、ｎ導
電型を示し、その電子濃度は１×１０15ｃｍ-3以下であ
る。この半導体保護膜６２が、サブコレクタ層４２ａ、
コレクタ層４０ａ、ベース層４６ａ、エミッタ層４８
ａ、エミッタコンタクト層５０ａに接触したときに、空
乏層の深さは２００ナノメートル程度である。半導体保
護膜６２の膜厚を２００ナノメートル程度にすれば、半
導体保護膜６２の全体が空乏化される。空乏化した半導
体領域にはキャリア(伝導電子)が存在しないので、サブ
コレクタ層４２ａ、コレクタ層４０ａ、ベース層４６
ａ、エミッタ層４８ａ、エミッタコンタクト層５０ａの
間に半導体保護層６２を介して電流が流れることはな
い。
【００８０】(保護膜エッチング)図９(ｂ)を参照する
と、レジスト材からなるマスク層６６が半導体保護層６
２上に形成されている。マスク層６６は、エミッタコン
タクト、ベースコンタクト、コレクタコンタクトを形成
する位置に開口部６６ａ〜６６ｄを有している。マスク
層６６を用いて半導体保護層６２をエッチングして半導
体保護層６２ａを形成する。ＩｎＰエミッタ層及びＩｎ
Ｐ基板に対してＩｎＰ膜をエッチングするエッチャント
としては、塩酸系エッチャントを用いることができる。
エッチング時間により、エッチング量を制御する。ベー
ス電極部分は、ベース層が露出するまでエッチングして
もよい。エッチング終了後にマスク層６６を除去する。
と、レジスト材からなるマスク層６６が半導体保護層６
２上に形成されている。マスク層６６は、エミッタコン
タクト、ベースコンタクト、コレクタコンタクトを形成
する位置に開口部６６ａ〜６６ｄを有している。マスク
層６６を用いて半導体保護層６２をエッチングして半導
体保護層６２ａを形成する。ＩｎＰエミッタ層及びＩｎ
Ｐ基板に対してＩｎＰ膜をエッチングするエッチャント
としては、塩酸系エッチャントを用いることができる。
エッチング時間により、エッチング量を制御する。ベー
ス電極部分は、ベース層が露出するまでエッチングして
もよい。エッチング終了後にマスク層６６を除去する。
【００８１】(メタル堆積)図１０(ａ)を参照しながら、
メタル堆積工程を説明する。この工程では、エミッタ電
極、ベース電極及びコレクタ電極を形成するために利用
するレジスト材からなるマスク層６８を半導体保護層６
２ａ上に形成する。マスク層６８は、コレクタ電極を形
成するための領域、エミッタ電極を形成するための領
域、及びベース電極を形成するための領域の各々に開口
部６８ａ、６８ｂ、６８ｃを有する。このマスク層上の
全面にメタル膜７０を形成する。メタル膜としては、Ｐ
ｔ／Ｔｉ／Ｐｔ／Ａｕ膜といったメタル多層膜が例示さ
れる。
メタル堆積工程を説明する。この工程では、エミッタ電
極、ベース電極及びコレクタ電極を形成するために利用
するレジスト材からなるマスク層６８を半導体保護層６
２ａ上に形成する。マスク層６８は、コレクタ電極を形
成するための領域、エミッタ電極を形成するための領
域、及びベース電極を形成するための領域の各々に開口
部６８ａ、６８ｂ、６８ｃを有する。このマスク層上の
全面にメタル膜７０を形成する。メタル膜としては、Ｐ
ｔ／Ｔｉ／Ｐｔ／Ａｕ膜といったメタル多層膜が例示さ
れる。
【００８２】(電極形成)図１０(ｂ)に示すように、メタ
ル膜を形成した後にマスク層６８を選択的に除去する
と、リフトオフ法によりコレクタ電極７４、エミッタ電
極７６、及びベース電極７８が得られる。
ル膜を形成した後にマスク層６８を選択的に除去する
と、リフトオフ法によりコレクタ電極７４、エミッタ電
極７６、及びベース電極７８が得られる。
【００８３】引き続いて、熱処理を施すと、ヘテロ接合
バイポーラトランジスタの主要工程が完了する。ＩｎＧ
ａＡｓ半導体の組成は、ＧａＡｓに格子整合するＩｎ
0.53Ｇａ0.47Ａｓである。トランジスタの典型的なサイ
ズは、エミッタコンタクト層の幅は約１マイクロメート
ルであり、ベース・コレクタメサの幅は約２マイクロメ
ートルである。トランジスタの長さは、駆動電流の最大
値により規定されるけれども、数マイクロメートル以上
であり約２０マイクロメートルも可能である。
バイポーラトランジスタの主要工程が完了する。ＩｎＧ
ａＡｓ半導体の組成は、ＧａＡｓに格子整合するＩｎ
0.53Ｇａ0.47Ａｓである。トランジスタの典型的なサイ
ズは、エミッタコンタクト層の幅は約１マイクロメート
ルであり、ベース・コレクタメサの幅は約２マイクロメ
ートルである。トランジスタの長さは、駆動電流の最大
値により規定されるけれども、数マイクロメートル以上
であり約２０マイクロメートルも可能である。
【００８４】(第４の実施の形態)図１１(ａ)を参照し
て、別の実施の形態を説明する。この製造方法では、ベ
ース・コレクタメサ形成工程(図８(ａ))の後に、引き続
いて半導体保護膜７２を形成する。成膜条件は、第３の
実施の形態における保護膜形成工程(図９(ａ))と同様の
条件が適用できるが、別の成膜条件を用いることができ
る。
て、別の実施の形態を説明する。この製造方法では、ベ
ース・コレクタメサ形成工程(図８(ａ))の後に、引き続
いて半導体保護膜７２を形成する。成膜条件は、第３の
実施の形態における保護膜形成工程(図９(ａ))と同様の
条件が適用できるが、別の成膜条件を用いることができ
る。
【００８５】図１１(ｂ)を参照して、サブコレクタメサ
工程を説明する。半導体保護膜７２を形成した後に、サ
ブコレクタ領域を規定するためのマスク層７４を形成す
る。マスク層７４を用いて半導体保護膜７２及びサブコ
レクタ膜４２をエッチングして、サブコレクタメサ７６
を形成する。ＩｎＧａＡｓ半導体のサブコレクタ膜及び
ＩｎＰ半導体の半導体保護膜７２がＩｎＰ基板上に設け
られているトランジスタでは、ＩｎＰ半導体のエッチン
グに塩酸系エッチャントを用いることができ、ＩｎＧａ
Ａｓ半導体のサブコレクタ膜のエッチングにリン酸系エ
ッチャントを用いることができる。これらのエッチャン
トを使い分けることにより、ＩｎＧａＡｓ半導体膜に対
してＩｎＰ半導体膜を選択的に除去でき、ＩｎＰ基板に
対してサブコレクタ膜を選択的に除去できる。
工程を説明する。半導体保護膜７２を形成した後に、サ
ブコレクタ領域を規定するためのマスク層７４を形成す
る。マスク層７４を用いて半導体保護膜７２及びサブコ
レクタ膜４２をエッチングして、サブコレクタメサ７６
を形成する。ＩｎＧａＡｓ半導体のサブコレクタ膜及び
ＩｎＰ半導体の半導体保護膜７２がＩｎＰ基板上に設け
られているトランジスタでは、ＩｎＰ半導体のエッチン
グに塩酸系エッチャントを用いることができ、ＩｎＧａ
Ａｓ半導体のサブコレクタ膜のエッチングにリン酸系エ
ッチャントを用いることができる。これらのエッチャン
トを使い分けることにより、ＩｎＧａＡｓ半導体膜に対
してＩｎＰ半導体膜を選択的に除去でき、ＩｎＰ基板に
対してサブコレクタ膜を選択的に除去できる。
【００８６】サブコレクタメサ７６は、半導体保護層７
２ａ及びサブコレクタ層４２ｂを含む。基板上に複数の
トランジスタが設けられている場合、半導体保護層７２
ａは、個々のトランジスタ毎に互いに分離されている。
引き続いて図１２(ａ)に示されるように、マスク層６８
上にメタル膜７０を形成した後にマスク層６８をリフト
オフして電極を形成すると、図１２(ｂ)に示されたトラ
ンジスタ１ｃが得られる。
２ａ及びサブコレクタ層４２ｂを含む。基板上に複数の
トランジスタが設けられている場合、半導体保護層７２
ａは、個々のトランジスタ毎に互いに分離されている。
引き続いて図１２(ａ)に示されるように、マスク層６８
上にメタル膜７０を形成した後にマスク層６８をリフト
オフして電極を形成すると、図１２(ｂ)に示されたトラ
ンジスタ１ｃが得られる。
【００８７】本実施の形態は、他の実施の形態と同様
に、リーク電流を低減できるという利点を有する。
に、リーク電流を低減できるという利点を有する。
【００８８】(第５の実施の形態)図１３(ａ)〜図１３
(ｃ)及び図１４(ａ)〜図１４(ｃ)を参照して、別の実施
の形態に係わるヘテロ接合バイポーラトランジスタを製
造する方法を説明する。ヘテロ接合バイポーラトランジ
スタを製造するために、基板４０を準備する。本実施の
形態のトランジスタは、第３の実施の形態に示されたト
ランジスタと、半導体保護層がエミッタ層と兼用されて
いる点で異なっている。
(ｃ)及び図１４(ａ)〜図１４(ｃ)を参照して、別の実施
の形態に係わるヘテロ接合バイポーラトランジスタを製
造する方法を説明する。ヘテロ接合バイポーラトランジ
スタを製造するために、基板４０を準備する。本実施の
形態のトランジスタは、第３の実施の形態に示されたト
ランジスタと、半導体保護層がエミッタ層と兼用されて
いる点で異なっている。
【００８９】(第１の成膜工程)第１の成膜工程では、基
板４０上に複数のIII−Ｖ族化合物半導体膜を成長す
る。図１３(ａ)に示される実施例では、半絶縁性ＩｎＰ
基板といった基板４０上に、サブコレクタ膜８２、コレ
クタ膜８４、及びベース膜８６を順に成長する。この成
膜は、例えばＯＭＶＰＥ法を用いてエピタキシャル成長
により行われる。本実施の形態においては、サブコレク
タ膜８２はＳｉ添加ＩｎＧａＡｓから構成され、コレク
タ膜８４はアンドープＩｎＧａＡｓから構成され、ベー
ス膜８６は、Ｃ添加ＩｎＧａＡｓから構成されている。
これらの半導体膜のドーパント濃度及び膜厚は、第３の
実施の形態に係わる実施例と同じ値であることができ
る。
板４０上に複数のIII−Ｖ族化合物半導体膜を成長す
る。図１３(ａ)に示される実施例では、半絶縁性ＩｎＰ
基板といった基板４０上に、サブコレクタ膜８２、コレ
クタ膜８４、及びベース膜８６を順に成長する。この成
膜は、例えばＯＭＶＰＥ法を用いてエピタキシャル成長
により行われる。本実施の形態においては、サブコレク
タ膜８２はＳｉ添加ＩｎＧａＡｓから構成され、コレク
タ膜８４はアンドープＩｎＧａＡｓから構成され、ベー
ス膜８６は、Ｃ添加ＩｎＧａＡｓから構成されている。
これらの半導体膜のドーパント濃度及び膜厚は、第３の
実施の形態に係わる実施例と同じ値であることができ
る。
【００９０】(ベース・コレクタメサ形成)第１の成膜工
程の後には、ベース・コレクタメサ形成工程を行う。図
１３(ａ)を参照すると、ベース膜８６上にマスク層８８
が形成されている。マスク層８８は、ベース・コレクタ
メサを形成する領域を規定するパターンを有する。エッ
チャントを用いてベース膜８６及びコレクタ膜８４をエ
ッチングして、ベース層８６ａ及びコレクタ層８４ａを
形成する。ベース層８６ａ及びコレクタ層８４ａがＩｎ
ＧａＡｓ半導体から成るトランジスタの実施例では、こ
のエッチングのために硫酸系エッチャントを用いること
ができる。このエッチングは、ベース膜及びコレクタ膜
を十分に除去すると共に、サブコレクタ膜を残すように
行われる。これらのエッチングにより、ベース・コレク
タメサ９０が得られる。エッチング終了後に、マスク層
８８を除去する。
程の後には、ベース・コレクタメサ形成工程を行う。図
１３(ａ)を参照すると、ベース膜８６上にマスク層８８
が形成されている。マスク層８８は、ベース・コレクタ
メサを形成する領域を規定するパターンを有する。エッ
チャントを用いてベース膜８６及びコレクタ膜８４をエ
ッチングして、ベース層８６ａ及びコレクタ層８４ａを
形成する。ベース層８６ａ及びコレクタ層８４ａがＩｎ
ＧａＡｓ半導体から成るトランジスタの実施例では、こ
のエッチングのために硫酸系エッチャントを用いること
ができる。このエッチングは、ベース膜及びコレクタ膜
を十分に除去すると共に、サブコレクタ膜を残すように
行われる。これらのエッチングにより、ベース・コレク
タメサ９０が得られる。エッチング終了後に、マスク層
８８を除去する。
【００９１】(サブコレクタメサ形成)図１３(ｃ)を参照
すると、ベース・コレクタメサ９０及びサブコレクタ膜
８２上にマスク層９２が形成されている。マスク層９２
は、サブコレクタメサを形成する領域を規定するパター
ンを有する。基板４０上に設けられたサブコレクタ膜８
２をエッチャントを用いてエッチングする。ＩｎＧａＡ
ｓ半導体のサブコレクタ膜及びＩｎＰ基板を備える実施
例では、リン酸系エッチャントを用いることができる。
リン酸系エッチャントを用いると、ＩｎＰ基板に対して
ＩｎＧａＡｓ半導体サブコレクタ膜を選択的に除去でき
る。このエッチングにより、サブコレクタ層(サブコレ
クタメサ)８２ａが得られる。エッチング終了後に、マ
スク層９２を除去する。
すると、ベース・コレクタメサ９０及びサブコレクタ膜
８２上にマスク層９２が形成されている。マスク層９２
は、サブコレクタメサを形成する領域を規定するパター
ンを有する。基板４０上に設けられたサブコレクタ膜８
２をエッチャントを用いてエッチングする。ＩｎＧａＡ
ｓ半導体のサブコレクタ膜及びＩｎＰ基板を備える実施
例では、リン酸系エッチャントを用いることができる。
リン酸系エッチャントを用いると、ＩｎＰ基板に対して
ＩｎＧａＡｓ半導体サブコレクタ膜を選択的に除去でき
る。このエッチングにより、サブコレクタ層(サブコレ
クタメサ)８２ａが得られる。エッチング終了後に、マ
スク層９２を除去する。
【００９２】(第２の成膜工程)図１４(ａ)に示される実
施例では、半絶縁性ＩｎＰ基板といった基板４０、ベー
ス・コレクタメサ９０、及びサブコレクタメサ８２ａ上
にエミッタ膜９４及びエミッタコンタクト膜９６を形成
する。エミッタ膜９４は、ベース・コレクタメサ９０及
びサブコレクタ層８２ａの表面を覆っている。エミッタ
膜９４の半導体のバンドギャップは、ベース膜８６のバ
ンドギャップより大きい。好適なエミッタ膜９４として
は、例えば、材料がＩｎＰ、ドーパントがＳｉが例示さ
れる。エミッタ膜９４を保護膜と兼用するので、エミッ
タ層の不純物濃度は、１．０×１０16ｃｍ-3以上〜１．
０×１０17ｃｍ-3以下であることが好ましい。エミッタ
コンタクト膜９６の半導体のバンドギャップは、エミッ
タ膜９４のバンドギャップより小さい。好適なエミッタ
コンタクト層９６としては、例えば、材料がＩｎＧａＡ
ｓ、ドーパントがＳｉ、不純物濃度の上限が１×１０19
〜２×１０19ｃｍ-3、膜厚が２００ｎｍ以上である。
施例では、半絶縁性ＩｎＰ基板といった基板４０、ベー
ス・コレクタメサ９０、及びサブコレクタメサ８２ａ上
にエミッタ膜９４及びエミッタコンタクト膜９６を形成
する。エミッタ膜９４は、ベース・コレクタメサ９０及
びサブコレクタ層８２ａの表面を覆っている。エミッタ
膜９４の半導体のバンドギャップは、ベース膜８６のバ
ンドギャップより大きい。好適なエミッタ膜９４として
は、例えば、材料がＩｎＰ、ドーパントがＳｉが例示さ
れる。エミッタ膜９４を保護膜と兼用するので、エミッ
タ層の不純物濃度は、１．０×１０16ｃｍ-3以上〜１．
０×１０17ｃｍ-3以下であることが好ましい。エミッタ
コンタクト膜９６の半導体のバンドギャップは、エミッ
タ膜９４のバンドギャップより小さい。好適なエミッタ
コンタクト層９６としては、例えば、材料がＩｎＧａＡ
ｓ、ドーパントがＳｉ、不純物濃度の上限が１×１０19
〜２×１０19ｃｍ-3、膜厚が２００ｎｍ以上である。
【００９３】(エミッタコンタクトメサ形成)図１４(ｂ)
を参照して、エミッタコンタクトメサ形成工程を説明す
る。この工程では、エミッタコンタクト層９６ａを形成
する。まず、エミッタコンタクト膜９６上にマスク層９
８を形成する。マスク層９８は、図６に示されるよう
に、エミッタコンタクト層がほぼ矩形になるようにパタ
ーン形成されている。マスク層９８を用いて、エミッタ
コンタクト膜９６をエッチングしてエミッタコンタクト
メサを形成する。エッチングは、例えば、リン酸系のエ
ッチャントを用いて行われる。この実施例においては、
ＩｎＰ半導体膜はエッチング停止層として働いている。
マスク層９８は、エッチング終了後に除去される。
を参照して、エミッタコンタクトメサ形成工程を説明す
る。この工程では、エミッタコンタクト層９６ａを形成
する。まず、エミッタコンタクト膜９６上にマスク層９
８を形成する。マスク層９８は、図６に示されるよう
に、エミッタコンタクト層がほぼ矩形になるようにパタ
ーン形成されている。マスク層９８を用いて、エミッタ
コンタクト膜９６をエッチングしてエミッタコンタクト
メサを形成する。エッチングは、例えば、リン酸系のエ
ッチャントを用いて行われる。この実施例においては、
ＩｎＰ半導体膜はエッチング停止層として働いている。
マスク層９８は、エッチング終了後に除去される。
【００９４】(エミッタ層エッチング)図１４(ｃ)を参照
すると、レジスト材からなるマスク層１００がエミッタ
膜９４上に形成されている。マスク層１００は、エミッ
タコンタクト、ベースコンタクト、コレクタコンタクト
を形成する位置に開口部１００ａ〜１００ｃを有すると
共に、ベース・コレクタメサ９０及びサブコレクタ層８
２ａの上面及び側面を覆うように設けられている。マス
ク層１００を用いてエミッタ膜９４をエッチングしてエ
ミッタ層９４ａを形成する。このエッチングのために、
塩酸系エッチャントを使用できる。このエッチャントを
用いると、ＩｎＧａＡｓコレクタ層８６ａに対してＩｎ
Ｐ半導体膜を選択的に除去できる。エッチング終了後に
マスク層１００を除去する。エミッタ層９４ａは、ベー
ス・コレクタメサ９０及びサブコレクタ層８２ａの表面
を覆っている。基板上に複数のトランジスタが設けられ
ている場合、エミッタ層９４ａは、個々のトランジスタ
毎に互いに分離されている。
すると、レジスト材からなるマスク層１００がエミッタ
膜９４上に形成されている。マスク層１００は、エミッ
タコンタクト、ベースコンタクト、コレクタコンタクト
を形成する位置に開口部１００ａ〜１００ｃを有すると
共に、ベース・コレクタメサ９０及びサブコレクタ層８
２ａの上面及び側面を覆うように設けられている。マス
ク層１００を用いてエミッタ膜９４をエッチングしてエ
ミッタ層９４ａを形成する。このエッチングのために、
塩酸系エッチャントを使用できる。このエッチャントを
用いると、ＩｎＧａＡｓコレクタ層８６ａに対してＩｎ
Ｐ半導体膜を選択的に除去できる。エッチング終了後に
マスク層１００を除去する。エミッタ層９４ａは、ベー
ス・コレクタメサ９０及びサブコレクタ層８２ａの表面
を覆っている。基板上に複数のトランジスタが設けられ
ている場合、エミッタ層９４ａは、個々のトランジスタ
毎に互いに分離されている。
【００９５】(メタル堆積)引き続いて、図１５(ａ)に示
されるように、マスク層１０２を設けた後に基板全面に
メタル層１０４を堆積する。マスク層１０２は、エミッ
タ電極及びベース電極のための第１の開口部１０２ａと
コレクタ電極のための第２の開口部１０２ｂとを備え
る。
されるように、マスク層１０２を設けた後に基板全面に
メタル層１０４を堆積する。マスク層１０２は、エミッ
タ電極及びベース電極のための第１の開口部１０２ａと
コレクタ電極のための第２の開口部１０２ｂとを備え
る。
【００９６】(電極形成)マスク層１０２を除去すると、
電極が形成される。本実施の形態では、図１５(ｂ)に示
されるように、ベース電極１０６及びエミッタ電極１０
８は自己整合的に形成されている。コレクタ電極１１０
は、サブコレクタ層８２ａ上に設けられている。これに
より、トランジスタ１ｄが得られる。
電極が形成される。本実施の形態では、図１５(ｂ)に示
されるように、ベース電極１０６及びエミッタ電極１０
８は自己整合的に形成されている。コレクタ電極１１０
は、サブコレクタ層８２ａ上に設けられている。これに
より、トランジスタ１ｄが得られる。
【００９７】好適な実施の形態において本発明の原理を
図示し説明してきたが、本発明は、そのような原理から
逸脱することなく配置および詳細において変更され得る
ことができることは、当業者によって認識される。本発
明は、本実施の形態に開示された特定の構成に限定され
るものではない。例えば、半導体膜はＯＭＶＰＥ法で形
成されているが、ＭＢＥ法で形成することもできる。し
たがって、特許請求の範囲およびその精神の範囲から来
る全ての修正および変更に権利を請求する。
図示し説明してきたが、本発明は、そのような原理から
逸脱することなく配置および詳細において変更され得る
ことができることは、当業者によって認識される。本発
明は、本実施の形態に開示された特定の構成に限定され
るものではない。例えば、半導体膜はＯＭＶＰＥ法で形
成されているが、ＭＢＥ法で形成することもできる。し
たがって、特許請求の範囲およびその精神の範囲から来
る全ての修正および変更に権利を請求する。
【００９８】
【発明の効果】以上説明したように、本発明によれば、
トランジスタの耐圧を向上できる構造を有するヘテロ接
合バイポーラトランジスタが提供される。
トランジスタの耐圧を向上できる構造を有するヘテロ接
合バイポーラトランジスタが提供される。
【図１】図１は、第１の実施の形態に係わるヘテロ接合
バイポーラトランジスタを示す平面図である。
バイポーラトランジスタを示す平面図である。
【図２】図２(ａ)は、図１のI−I線に沿ってとられた断
面図である。図２(ｂ)は、図１のII−II線に沿ってとら
れた断面図である。
面図である。図２(ｂ)は、図１のII−II線に沿ってとら
れた断面図である。
【図３】図３は、第２の実施の形態のトランジスタを示
す平面図である。
す平面図である。
【図４】図４(ａ)は、図１のIII−III線に沿ってとられ
た断面図である。図４(ｂ)は、図１のIＶ−IＶ線に沿っ
てとられた断面図である。
た断面図である。図４(ｂ)は、図１のIＶ−IＶ線に沿っ
てとられた断面図である。
【図５】図５(ａ)は、第３の実施の形態のヘテロ接合バ
イポーラトランジスタの製造方法における成膜工程を示
す断面図であり、図５(ｂ)は、エミッタコンタクトメサ
形成工程を示す断面図である。
イポーラトランジスタの製造方法における成膜工程を示
す断面図であり、図５(ｂ)は、エミッタコンタクトメサ
形成工程を示す断面図である。
【図６】図６は、エミッタコンタクトメサ形成用のマス
ク層を示す平面図である。
ク層を示す平面図である。
【図７】図７は、エミッタコンタクト層を示す平面図で
ある。
ある。
【図８】図８(ａ)は、ベース・コレクタメサ形成工程を
示す工程断面図であり、図８(ｂ)は、サブコレクタメサ
形成工程を示す工程断面図である。
示す工程断面図であり、図８(ｂ)は、サブコレクタメサ
形成工程を示す工程断面図である。
【図９】図９(ａ)は、保護膜形成工程を示す工程断面図
であり、図９(ｂ)は、保護膜エッチング工程を示す工程
断面図である。
であり、図９(ｂ)は、保護膜エッチング工程を示す工程
断面図である。
【図１０】図１０(ａ)は、メタル形成工程を示す工程断
面図であり、図１０(ｂ)は、電極形成工程を示す工程断
面図である。
面図であり、図１０(ｂ)は、電極形成工程を示す工程断
面図である。
【図１１】図１１(ａ)及び図１１(ｂ)は、第４の実施の
形態のヘテロ接合バイポーラトランジスタの製造方法を
示す工程断面図である。
形態のヘテロ接合バイポーラトランジスタの製造方法を
示す工程断面図である。
【図１２】図１２(ａ)及び図１２(ｂ)は、第４の実施の
形態のヘテロ接合バイポーラトランジスタの製造方法を
示す工程断面図である。
形態のヘテロ接合バイポーラトランジスタの製造方法を
示す工程断面図である。
【図１３】図１３(ａ)は、第５の実施の形態のヘテロ接
合バイポーラトランジスタの製造方法における第１の成
膜工程を示す断面図であり、図１３(ｂ)は、ベース・コ
レクタメサ形成工程を示す断面図であり、図１３(ｃ)
は、サブコレクタメサ形成工程を示す断面図である。
合バイポーラトランジスタの製造方法における第１の成
膜工程を示す断面図であり、図１３(ｂ)は、ベース・コ
レクタメサ形成工程を示す断面図であり、図１３(ｃ)
は、サブコレクタメサ形成工程を示す断面図である。
【図１４】図１４(ａ)は、第２の成膜工程工程を示す断
面図である。図１４(ｂ)は、サブコレクタメサ形成を示
す断面図であり、図１４(ｂ)は、エミッタコンタクトメ
サ形成工程を示す断面図であり、図１４(ｃ)は、エミッ
タ層エッチング工程を示す断面図である。
面図である。図１４(ｂ)は、サブコレクタメサ形成を示
す断面図であり、図１４(ｂ)は、エミッタコンタクトメ
サ形成工程を示す断面図であり、図１４(ｃ)は、エミッ
タ層エッチング工程を示す断面図である。
【図１５】図１５(ａ)は、メタル形成工程を示す工程断
面図であり、図１５(ｂ)は、電極形成工程を示す工程断
面図である。
面図であり、図１５(ｂ)は、電極形成工程を示す工程断
面図である。
１ａ、１ｂ、１ｃ、１ｄ…トランジスタ、２…基板、４
…第１のメサ、６、７…第２のメサ、８…エミッタコン
タクトメサ、１０、１１…半導体保護層、１２…エミッ
タ電極、１４…ベース電極、１６…コレクタ電極、２０
…コレクタ層、２２…ベース層、１８…サブコレクタ
層、２６…エミッタ層、２８…エミッタコンタクト層、
４０…基板、４２…サブコレクタ膜、４４…コレクタ
膜、４６…ベース膜、４８…エミッタ膜、５０…エミッ
タコンタクト膜、８２…サブコレクタ膜、８４…コレク
タ膜、８６…ベース膜、９０…ベース・コレクタメサ、
９４…エミッタ膜、９６…エミッタコンタクト膜
…第１のメサ、６、７…第２のメサ、８…エミッタコン
タクトメサ、１０、１１…半導体保護層、１２…エミッ
タ電極、１４…ベース電極、１６…コレクタ電極、２０
…コレクタ層、２２…ベース層、１８…サブコレクタ
層、２６…エミッタ層、２８…エミッタコンタクト層、
４０…基板、４２…サブコレクタ膜、４４…コレクタ
膜、４６…ベース膜、４８…エミッタ膜、５０…エミッ
タコンタクト膜、８２…サブコレクタ膜、８４…コレク
タ膜、８６…ベース膜、９０…ベース・コレクタメサ、
９４…エミッタ膜、９６…エミッタコンタクト膜
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F003 AP05 AP06 AZ01 BA11 BA91
BA92 BB04 BC08 BE04 BE90
BF01 BF03 BF06 BG03 BH08
BH18 BH93 BM02 BM03 BP31
BP32 BP94 BP96
5F043 AA15 BB08 GG04
5F045 AA04 AB12 AB17 AF04 AF05
CA02 CB04 CB05 DA62
Claims (8)
- 【請求項１】 第１の半導体を含むベース層と、前記第
１の半導体材料の禁制帯幅より大きな禁制帯幅を有する
第２の半導体を含むエミッタ層と、第３の半導体を含む
コレクタ層とを備えるヘテロ接合バイポーラトランジス
タであって、前記ベース層は前記コレクタ層と前記エミ
ッタ層との間に設けられており、 前記コレクタ層、前記ベース層および前記エミッタ層の
表面を覆うように設けられ、前記第１及び第３の半導体
の禁制帯幅より大きな禁制帯幅を有する半導体保護層を
備える、ヘテロ接合バイポーラトランジスタ。 - 【請求項２】 前記第２の半導体材料の禁制帯幅より小
さな禁制帯幅を有する半導体を含むエミッタコンタクト
層を更に備え、 前記エミッタ層は、前記エミッタコンタクト層と前記ベ
ース層との間に設けられており、 前記半導体保護層は、前記エミッタコンタクト層の表面
を覆うように設けられている、請求項１に記載のヘテロ
接合バイポーラトランジスタ。 - 【請求項３】 サブコレクタ層を更に備え、 前記コレクタ層は前記サブコレクタ層と前記ベース層と
の間に設けられており、 前記半導体保護層は、前記サブコレクタ層の表面を覆う
ように設けられている、請求項１又は請求項２に記載の
ヘテロ接合バイポーラトランジスタ。 - 【請求項４】 前記コレクタ層、前記ベース層、及び前
記エミッタコンタクト層の各々はＩｎＧａＡｓ半導体を
含み、 前記エミッタ層は、ＩｎＰ半導体を含んでおり、 前記半導体保護層は、不純物を意図的に添加していない
ＩｎＰ半導体を含む、請求項１〜３のいずれかに記載の
ヘテロ接合バイポーラトランジスタ。 - 【請求項５】 第１の半導体を含むベース層と、 コレクタ層と、 前記第１の半導体の禁制帯幅より大きな禁制帯幅を有す
る第２の半導体を含んでおり、前記コレクタ層および前
記ベース層の表面を覆うように設けられたエミッタ層と
を備えるヘテロ接合バイポーラトランジスタ。 - 【請求項６】 前記第２の半導体材料の禁制帯幅より小
さな禁制帯幅を有する半導体を含むエミッタコンタクト
層を更に備え、 前記エミッタ層は、前記エミッタコンタクト層と前記ベ
ース層との間に設けられている、請求項５に記載のヘテ
ロ接合バイポーラトランジスタ。 - 【請求項７】 サブコレクタ層を更に備え、 前記コレクタ層は前記サブコレクタ層と前記ベース層と
の間に設けられており、 前記エミッタ層は、前記サブコレクタ層の表面を覆うよ
うに設けられている、請求項５又は請求項６に記載のヘ
テロ接合バイポーラトランジスタ。 - 【請求項８】 前記コレクタ層、前記ベース層、前記エ
ミッタコンタクト層の各々はＩｎＧａＡｓ半導体を含
み、 前記エミッタ層はＩｎＰ半導体を含む、請求項５〜７の
いずれかに記載のヘテロ接合バイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002137532A JP3885658B2 (ja) | 2002-05-13 | 2002-05-13 | ヘテロ接合バイポーラトランジスタ |
| US10/436,442 US6885042B2 (en) | 2002-05-13 | 2003-05-13 | Hetero-junction bipolar transistor and a manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002137532A JP3885658B2 (ja) | 2002-05-13 | 2002-05-13 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003332345A true JP2003332345A (ja) | 2003-11-21 |
| JP3885658B2 JP3885658B2 (ja) | 2007-02-21 |
Family
ID=29699260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002137532A Expired - Fee Related JP3885658B2 (ja) | 2002-05-13 | 2002-05-13 | ヘテロ接合バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6885042B2 (ja) |
| JP (1) | JP3885658B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013536576A (ja) * | 2010-07-26 | 2013-09-19 | クリー インコーポレイテッド | 表面パッシベーションのための半導体レッジ層を有する電子デバイス構造 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7692212B1 (en) * | 2004-12-07 | 2010-04-06 | Hrl Laboratories, Llc | Transistor with InGaAsP collector region and integrated opto-electronic devices employing same |
| JP3873833B2 (ja) * | 2002-07-17 | 2007-01-31 | 住友電気工業株式会社 | ヘテロ接合バイポーラトランジスタ、及びヘテロ接合バイポーラトランジスタを製造する方法 |
| US20050035370A1 (en) * | 2003-08-12 | 2005-02-17 | Hrl Laboratories, Llc | Semiconductor structure for a heterojunction bipolar transistor and a method of making same |
| DE102005027456B4 (de) * | 2005-06-14 | 2008-10-16 | Austriamicrosystems Ag | Photodiode mit verringertem Dunkelstrom, Verfahren zur Herstellung und ihre Verwendung |
| US20070158734A1 (en) * | 2006-01-09 | 2007-07-12 | Freescale Semiconductor, Inc. | Electronic device with a multi-gated electrode structure and a process for forming the electronic device |
| US9847407B2 (en) | 2011-11-16 | 2017-12-19 | Skyworks Solutions, Inc. | Devices and methods related to a gallium arsenide Schottky diode having low turn-on voltage |
| US9461153B2 (en) | 2011-11-16 | 2016-10-04 | Skyworks Solutions, Inc. | Devices and methods related to a barrier for metallization of a gallium based semiconductor |
| US20130256757A1 (en) | 2012-03-29 | 2013-10-03 | International Business Machines Corporation | Soi lateral bipolar junction transistor having a wide band gap emitter contact |
| JP5907480B2 (ja) | 2013-07-31 | 2016-04-26 | 株式会社村田製作所 | バイポーラトランジスタ及び半導体装置並びにバイポーラトランジスタの製造方法 |
| JP2019033199A (ja) * | 2017-08-09 | 2019-02-28 | 株式会社村田製作所 | 半導体装置 |
| US10749017B1 (en) * | 2019-02-12 | 2020-08-18 | Qualcomm Incorporated | Heterojunction bipolar transistors with field plates |
| US11177374B1 (en) * | 2020-08-11 | 2021-11-16 | Win Semiconductors Corp. | Heterojunction bipolar transistor and method for forming the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001534A (en) | 1989-07-11 | 1991-03-19 | At&T Bell Laboratories | Heterojunction bipolar transistor |
| US5968509A (en) * | 1990-10-05 | 1999-10-19 | Btp International Limited | Antibodies with binding affinity for the CD3 antigen |
| LU91067I2 (fr) * | 1991-06-14 | 2004-04-02 | Genentech Inc | Trastuzumab et ses variantes et dérivés immuno chimiques y compris les immotoxines |
| ES2136092T3 (es) * | 1991-09-23 | 1999-11-16 | Medical Res Council | Procedimientos para la produccion de anticuerpos humanizados. |
| EP0725447B1 (en) | 1995-02-02 | 2007-11-14 | Sumitomo Electric Industries, Ltd. | Pin type light-receiving device and its fabrication process |
| FR2764118B1 (fr) * | 1997-05-30 | 2000-08-04 | Thomson Csf | Transistor bipolaire stabilise avec elements isolants electriques |
| JP4765211B2 (ja) * | 2001-07-06 | 2011-09-07 | 住友電気工業株式会社 | ｐｉｎ型受光素子 |
-
2002
- 2002-05-13 JP JP2002137532A patent/JP3885658B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-13 US US10/436,442 patent/US6885042B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013536576A (ja) * | 2010-07-26 | 2013-09-19 | クリー インコーポレイテッド | 表面パッシベーションのための半導体レッジ層を有する電子デバイス構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3885658B2 (ja) | 2007-02-21 |
| US6885042B2 (en) | 2005-04-26 |
| US20040016941A1 (en) | 2004-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005086171A (ja) | 半導体装置及びその製造方法 | |
| TWI695504B (zh) | 異質接面雙極性電晶體 | |
| JP3130545B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3885658B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| US5336909A (en) | Bipolar transistor with an improved collector structure | |
| JPH07263663A (ja) | 電界効果型化合物半導体装置 | |
| US7301181B2 (en) | Heterojunction bipolar transistor having an emitter layer made of a semiconductor material including aluminum | |
| JP3262056B2 (ja) | バイポーラトランジスタとその製造方法 | |
| US5351128A (en) | Semiconductor device having reduced contact resistance between a channel or base layer and a contact layer | |
| JP3945303B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2006294700A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2002009253A (ja) | 半導体装置およびその製造方法 | |
| US4772932A (en) | Bipolar transistor and including gas layers between the emitter and base and the base and collector | |
| JP4405060B2 (ja) | ヘテロ接合型バイポーラトランジスタ | |
| JP3255973B2 (ja) | 半導体装置 | |
| JPH10303214A (ja) | ヘテロバイポーラ型半導体装置とその製造方法 | |
| JP4092597B2 (ja) | 半導体装置及びその製造方法 | |
| JP3857609B2 (ja) | 化合物半導体装置の製造方法 | |
| JPS6356708B2 (ja) | ||
| JPH098055A (ja) | ヘテロバイポーラ型半導体装置及びその製造方法 | |
| JP2003124223A (ja) | 化合物半導体バイポーラトランジスタ及びその製造方法 | |
| JP3715477B2 (ja) | バイポーラトランジスタ | |
| JP2004179533A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2005011919A (ja) | 半導体装置およびその製造方法 | |
| JP2002134525A (ja) | ヘテロ接合バイポーラトランジスタとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050209 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060630 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061113 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131201 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |