KR100910118B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
반도체 기판(1) 상에 콜렉터 영역(13)이 형성되고, 콜렉터 영역 상에는 제 1 개구(51)를 갖는 제 1 절연층(31)이 형성되며, 베이스 반도체층(14B)이 제 1 개구를 통하여 콜렉터 영역과 접하여 형성된다. 베이스 반도체층의 끝 가장자리는 제 1 절연층 상에 연재하도록 형성된다. 베이스 반도체층 상의 소정의 영역에 이미터 반도체층(14E)이 형성되고, 제 1 절연층 상에 제 2 절연층(32)이 베이스 반도체층의 끝 가장자리를 덮어 형성되며, 또한 베이스 반도체층에 대한 이미터 반도체층의 접촉부를 개방하는 제 2 개구(52)와, 베이스 반도체층의 베이스 추출부를 개방하는 제 3 개구(53)가 형성되고, 제 3 개구 내의 상기 베이스 반도체층 표면에 금속 실리사이드층(15)이 형성된 구성으로 한다. 바이폴라 트랜지스터를 갖는 반도체 장치에 있어서의 금속 실리사이드층의 형성 방법에 있어서, 자기 정합적으로, 또한 다른 반도체 소자의 실리사이드 형성을 정합성 좋게 행하는 것을 가능하게 한다.
반도체 기판, 이미터, 콜렉터, 바이폴라 트랜지스터, 절연층, 반도체 소자
Description
본 발명은 반도체 장치 및 그 제조 방법, 특히 바이폴라 트랜지스터(bipolar transistor)를 갖는 반도체 장치와 그 제조 방법에 관련된다.
반도체 장치, 특히 바이폴라 트랜지스터를 갖는 반도체 장치는 바이폴라 트랜지스터가 갖는 고부하 구동력, 고속성, 저노이즈 등의 특징으로부터, 아날로그 회로 설계에 적합한 반도체 장치이다.
도 14는 종래의 바이폴라 트랜지스터를 갖는 반도체 장치의 개략 단면도로, 이 예에서는 세로형 npn 바이폴라 트랜지스터가 실리콘의 반도체 기판(100) 상에 형성되어 이루어진다.
이 반도체 기판(100)은 p형 실리콘 서브 스트레이트(101) 상에 n형 실리콘 반도체층(102)이 에피텍셜 성장된 구성을 갖는다.
서브 스트레이트(101)에는 n형 콜렉터 매립 영역(103)이 형성된다.
반도체층(102)의 표면에는 바이폴라 트랜지스터의 형성부와 다른 부분을 분리하는 분리 절연층(104)이 LOCOS(Local Oxidation of Silicon)에 의해 형성된다.
또한, 이 아래에 바이폴라 트랜지스터의 형성부를 둘러싸고 p-n 접합에 의한 소자 분리를 행하는 소자 분리 영역(105)이 이온 주입에 의해 형성된다.
또한, 콜렉터 매립 영역(103)의 위쪽에 분리 절연층(104)이 일부 제거되는 창문부가 설치되고, 이 창문부 아래에 콜렉터 매립 영역(103)에 이르는 깊이의 고농도의 n형 불순물이 이온 주입된 n형 플러그 인 영역(106)이 형성된다. 또한, 이 플러그 인 영역(106)의 표면에 고농도의 콜렉터 전극 추출 영역(107)이 형성된다.
콜렉터 매립 영역(103) 상에는 n형 반도체층(102)의 일부에 의해 구성된 콜렉터 영역(108)이 형성된다.
또한, 기판(1OO) 상에는 SiO2에 의한 제 1 절연층(111)이 일단 전면적으로 형성되고, 이 절연층(111)에 개구(111W)가 뚫려 설치되고, 이 개구(111W)를 통하여 불순물 도입이 이루어져 콜렉터 고농도 영역(109)이 형성된다.
그리고, 이 개구(111W) 내로부터 제 1 절연층(111) 상에 걸쳐서, 진성(眞性) 베이스 영역과, 베이스 전극 추출 영역을 구성하는 실리콘 반도체층에 의한 베이스 반도체층(112)이 성막된다.
이 베이스 반도체층(112)은 일단 전면적으로 성막되어, 포토리소그래피에 의한 패턴 에칭에 의해 소정의 패턴으로 형성된다.
또한, 이 베이스 반도체층(112)은 반도체 기판(100)의 표면, 즉 반도체층(102) 상에 직접적으로 성막된 부분에 있어서는 에피텍셜 성장이 이루어져 단결정층으로서 성막되고, 제 1 절연층(111) 상에 형성되는 부분에 있어서는 다결정층으로서 성막된다.
더욱이, 베이스 반도체층(112)을 덮어 일단 전면적으로 SiO2에 의한 제 2 절연층(113)이 형성되고, 베이스 반도체층(112) 상에 개구(113W)가 뚫려 설치되어, 이 개구를 통하여 불순물 도입이 이루어져 콜렉터부(110)가 형성된다.
그리고, 개구(113W) 내를 포함하여 n형 실리콘 반도체층에 의한 이미터 반도체층(114)이 성막된다.
이 이미터 반도체층(114)에 대해서도, 일단 전면적으로 성막하여, 포토리소그래피에 의한 패턴 에칭에 의해 소정의 패턴으로 형성한다. 즉, 도 14에 도시하는 바와 같이, 이미터 반도체층(114)의 형성부 상에 포토 레지스트층(115)을 포토 레지스트층의 도포, 패턴 노광, 현상에 의해 목적으로 하는 패턴으로 형성한다. 이 포토 레지스트층(115)을 에칭 마스크로서 반도체층(114)에 대한 에칭을 행하여 이미터 반도체층(114)을 소정의 패턴, 즉 개구(113W)를 통하여 베이스 반도체층(112)과의 접합부와, 개구(113W)의 둘레 가장자리부 상에 소정의 폭에 걸치는 연재부(114H)를 갖는 패턴으로 형성한다.
그 후, 도 15에 도시하는 바와 같이, 더욱이, 포토 레지스트층(115)을 에칭 마스크로 하여, 도 14의 제 2 절연층(113)을 이방성 에칭에 의해 에칭하여 베이스 반도체층(112)의 이미터 반도체층(114)과의 접합부 이외의 베이스 추출 영역을 외부에 노출시킨다.
이 때, 이미터 반도체층(114)의 연재부(114H) 아래와, 베이스 반도체층(112)의 바깥 단면에는 제 2 절연층(113)이 남겨진 개재 절연층(113s1)과 사이드 월(113s2)이 형성되지만, 이 절연층(113)에 대한 에칭은 후술하는 금속 실리사이드의 형성을 행할 수 있도록 베이스 반도체층(112)의 표면을 확실하게 노출시키기 위해, 오버 에칭이 이루어진다.
그 후, 포토 레지스트(115)가 제거되어, 외부에 노정된 베이스 반도체층(112) 및 이미터 반도체층(114) 상에, Ti, Co 등의 금속층을 예를 들면 전면적으로 스퍼터하여, 열 처리함으로써 이 금속층이 반도체층(112 및 114)에 직접 피착된 부분에 있어서만, 이 금속과 Si와의 반응에 의해 도 16에 도시하는 바와 같이, 저저항의 금속 실리사이드층(116)의 형성이 이루어진다.
그 후 전면적으로 BPSG(붕소·인·실리게이트 글래스) 등에 의한 평탄화 절연층(117)을 형성한다.
그리고, 베이스 반도체층(112)의 베이스 추출 영역부 상, 이미터 반도체층(114) 상의 각 금속 실리사이드층(116) 상의 평탄화 절연층(117), 또한, 콜렉터 추출 영역(107) 상의 평탄화 절연층(117) 및 절연층(111)에 각각 콘택트 투과 구멍(118)을 뚫어 설치하고, 이들 콘택트 투과 구멍(118) 내에 텅스텐(W) 등의 도전 플러그의 충전에 의한 전극, 즉 베이스 전극(119B), 이미터 전극(119E), 콜렉터 전극(119C)이 충전된다. 이렇게 하여, 각 전극(119B, 119E, 119C)이 각각 베이스 반도체층(112)의 베이스 추출 영역부 상, 이미터 반도체층(114)에 오믹(ohmic) 콘택트된다. 한편, 이들 각 전극(119B, 119E, 119C)에 평탄화 절연층(117) 상에 형성한 배선 또는 전극을 구성하는 도전층(120)이 콘택트된다.
이렇게 하여, 콜렉터부(110), 베이스 반도체층(112) 및 이미터 반도체층(114)에 의한 베이스 및 이미터 영역에 의한 세로형 바이폴라 트랜지스터가 회로 소자로서 형성된 반도체 집적 회로 장치가 구성된다.
상술한 종래의 바이폴라 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 있어서는, 금속 실리사이드층의 형성을 동반하는 것이지만, 이 경우, 금속 실리사이드층을 목적으로 하는 위치에 정확하게 과부족 없이 형성하여, 신뢰성에 뛰어난 반도체 장치를 얻는 것에 문제가 있다.
우선, 상술한 종래의 제조 방법에 있어서는, 도 14에서 도시한 베이스 반도체층(112) 상의 절연층(113)을 제거하여, 도 15에 도시한 바와 같이, 베이스 반도체층(112)을 외부에 노출시키는 작업에 있어서, 상술한 바와 같이, 베이스 반도체층(112)이 확실하게 외부에 노정되도록 절연층(111)으로 하여 행하는 에칭은 오버 에칭을 필요로 한다.
이러한 오버 에칭량은 통상 제 2 절연층(113)의 두께의 예를 들면 50% 정도에 상당하는 에칭량이 된다.
이러한 오버 에칭은 제 1 및 제 2 절연층(111 및 113)의 막 두께 선정에 제약을 주게 된다.
즉, 상술한 제 1 절연층(111)을 두껍게 하거나 제 2 절연층(113)의 두께를 얇게 하는 것이 필요해진다.
그렇지만, 제 1 절연층(111)의 막 두께를 크게 하는 것은 베이스 반도체층(112)의 개구(111W)의 둘레 가장자리부에서의 단차가 크게되고, 여기에 있 어서의 스트레스 집중이 커진다는 부적합함이 생긴다.
또한, 이와는 반대로 제 2 절연층(113)의 막 두께를 작게 하는 것은 이미터 반도체층(114)의 개재 절연층(113s1)의 높이가 작아지기 때문에, 이 개재 절연층(113s1)을 삽입하여 대향하는 이미터층(112)의 연재부(114H)와 베이스 반도체층(112)간의 기생 용량의 증대화를 초래하여 고속 동작을 저해하게 된다.
또한, 도 16의 구성에 있어서는, 베이스 및 이미터 반도체층(114 및 114) 상에는 금속 실리사이드층(116)이 형성되어 있음으로써, 이들에 대한 전극 콘택트 저항의 저감화를 도모할 수 있다. 그렇지만, 콜렉터에 대한 전극 추출은 그 콜렉터 추출 영역(107)에 금속 실리사이드층이 형성되지 않기 때문에, 콜렉터에 대한 콘택트 저항은 충분히 낮출 수 없다.
이 콜렉터의 콘택트 저항은 바이폴라 트랜지스터의 콜렉터·이미터간 포화 전압(VCE(sat))이나 전류 증폭율, 즉 트랜지스터의 게인(hFE)이 저하하기 시작하는 전류 용량, 차단 주파수(fTmax) 및 최대 진동 주파수(fmax)가 저하하기 시작하는 전류 용량을 결정하는 한가지 요인이기 때문에, 콜렉터의 콘택트 저항은 저전압 동작 및 고구동 능력상에서 극히 저감화되는 것이 기대된다.
이와 같이, 콜렉터의 콘택트 저항의 저감화를 도모하기 위해서는, 콜렉터 전극(119C)의 단면적을 크게 하면 되지만, 이 경우, 콜렉터 전극의 점유 면적이 커져 집적도의 저하, 비용 상승, 트랜지스터의 기생 용량 증가에 의한 고주파 특성의 악화 등 많은 부적합함을 가져온다.
또한, 금속 실리사이드는 상술한 바이폴라 트랜지스터의 베이스 반도체층(112)의 끝 가장자리에 금속층이 스트링거(stringer)형으로 남기 쉽고, 이 금속이 반도체 장치의 제조 과정 등에 있어서 박리하여, 예를 들면 소자간 또는 배선간 단락을 발생시킨다.
이것은 도 16의 종래 구조에 의한 경우, 이미터 반도체층(114)에 있어서는, 그 단면에 직접적으로 금속층 피착이 이루어져, 전체 표면에 있어서, 금속 실리사이드층(116)의 형성이 이루어지지만, 베이스 반도체층(112)에 있어서는, 그 단면에 절연층(113)에 의한 사이드 월(113s2)이 존재하여, 단차가 형성되어 있기 때문에, 금속층이 베이스 반도체층(112)의 끝 가장자리의 견부에서 단차에 걸쳐 금속층이 스트링거형으로 남겨지기 쉽고, 이것이 상술한 바와 같이, 박리하여 단락 원인이 되어, 수율 저하, 신뢰성 저하 등을 초래한다.
본 발명에 있어서는, 바이폴라 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 있어서, 상술한 부적합함의 회피를 도모하는 것이다.
본 발명에 따른 반도체 장치는 반도체 기판에 바이폴라 트랜지스터가 형성된 반도체 장치로서, 그 반도체 기판 상에 콜렉터 영역이 형성되고, 반도체 기판 표면에는 콜렉터 영역 상에 제 1 개구를 갖는 제 1 절연층이 형성되며, 베이스 반도체층이 제 1 개구를 통하여 콜렉터 영역과 접하여 형성되고, 그 끝 가장자리가 제 1 절연층 상에 연재하도록 제 1 절연층에 걸쳐 형성된다.
그리고, 베이스 반도체층 상의 한정된 영역, 즉 소정 영역에 이미터 반도체층이 형성되고, 제 1 절연층 상에 제 2 절연층이 베이스 반도체층의 끝 가장자리를 덮어 형성되며, 베이스 반도체층에 대한 이미터 반도체층의 접촉부를 개방하는 제 2 개구와, 베이스 반도체층의 베이스 전극 추출부를 개방하는 제 3 개구가 형성된다.
그리고, 이미터 반도체층의 접촉부와 제 3 개구에 의해 개방된 베이스 반도체층 표면과 금속 실리사이드층이 형성된다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판에 바이폴라 트랜지스터가 형성된 반도체 장치의 제조 방법으로서, 반도체 기판에 콜렉터 영역을 형성하는 공정과, 반도체 기판의 표면에 제 1 절연층을 형성하는 공정과, 이 제 1 절연층의 콜렉터 영역 상에 제 1 개구를 형성하는 공정과, 제 1 개구를 통하여 콜렉터 영역에 접하여 제 1 절연층 상에 걸치는 베이스 반도체층을 형성하는 공정과, 제 1 절연층 및 베이스 반도체층 상에 제 2 절연층을 형성하는 공정과, 제 2 절연층의 베이스 반도체층 상의 이미터 영역의 형성부에 제 2 개구를 형성하는 공정과, 제 2 개구를 통하여 베이스 반도체층에 접하여 제 2 절연층 상에 걸치는 이미터 반도체층을 형성하는 공정과, 제 2 절연층의 베이스 반도체층의 끝 가장자리를 덮는 부분을 남기고 베이스 추출 영역 상에 제 3 개구를 형성하는 공정과, 이미터 영역 표면과 제 3 개구를 통하여 노출하는 베이스 반도체층 표면에 금속 실리사이드층을 형성하는 공정을 갖는 것을 목적으로 하는 반도체 장치를 제조하는 것이다.
도 1은 본 발명에 따른 반도체 장치의 일례의 주요부의 개략 단면도.
도 2a 및 도 2b는 본 발명에 따른 반도체 장치의 제조 방법의 일례의 각 하나의 제조 공정의 개략 단면도.
도 3a 및 도 3b는 본 발명에 따른 반도체 장치의 제조 방법의 일례의 각 공정의 개략 단면도.
도 4a 및 도 4b는 본 발명에 따른 반도체 장치의 제조 방법의 일례의 각 하나의 제조 공정의 개략 단면도.
도 5a 및 도 5b는 본 발명에 따른 반도체 장치의 제조 방법의 일례의 각 하나의 제조 공정의 개략 단면도.
도 6은 본 발명에 따른 반도체 장치의 제조 방법의 다른 일례의 하나의 제조 공정의 개략 단면도.
도 7a 및 도 7b는 본 발명에 따른 반도체 장치의 제조 방법의 다른 일례의 각 하나의 제조 공정의 개략 단면도.
도 8a 및 도 8b는 본 발명에 따른 반도체 장치의 제조 방법의 다른 일례의 각 하나의 제조 공정의 개략 단면도.
도 9는 본 발명에 따른 반도체 장치의 다른 일례의 개략 단면도.
도 10은 본 발명에 따른 반도체 장치의 일례에 있어서의 다른 회로 소자의 개략 단면도.
도 11은 본 발명에 따른 반도체 장치의 일례에 있어서의 다른 회로 소자의 개략 단면도.
도 12는 본 발명에 따른 반도체 장치의 일례에 있어서의 다른 회로 소자의 개략 단면도.
도 13은 본 발명에 따른 반도체 장치의 일례에 있어서의 다른 회로 소자의 개략 단면도.
도 14는 종래의 바이폴라 트랜지스터를 갖는 반도체 장치의 하나의 제조 공정의 개략 단면도.
도 15는 종래의 바이폴라 트랜지스터를 갖는 반도체 장치의 하나의 제조 공정의 개략 단면도.
도 16은 종래의 바이폴라 트랜지스터를 갖는 반도체 장치의 개략 단면도.
본 발명에 따른 바이폴라 트랜지스터를 갖는 반도체 집적 회로 장치의 일 실시예의 주요부의 개략 단면도를 도 1에 도시한다.
도 1은 반도체 기판(1)에 npn형의 세로형 바이폴라 트랜지스터를 형성한 실리콘 반도체 집적 회로의 예이다.
이 반도체 장치에 있어서, 반도체 기판(1)은 p형 Si 반도체 서브 스트레이트(11) 상에 n형 Si 반도체층(12)이 에피텍셜 성장되어 이루어진다.
이 반도체 기판(1)에 콜렉터 영역(13)이 형성되고, 반도체 기판(1)의 표면, 즉 이 경우 반도체층(12)의 표면에 콜렉터 영역(13) 상에 제 1 개구(51)가 형성된 예를 들면 SiO2에 의한 제 1 절연층(31)이 형성된다.
그리고, 예를 들면 Si 또는 SiGe로 이루어지는 Si을 포함하는 반도체로 이루어지며, 진성 베이스 영역과 베이스 전극 추출부를 구성하는 베이스 반도체층(14B)이 형성된다.
이 베이스 반도체층(14B)은 그 끝 가장자리가 제 1 절연층(31) 상에 연재하도록 제 1 절연층(31) 상에 걸쳐 형성된다.
또한, 베이스 반도체층(14B) 상에 한정적으로 Si 또는 Si을 포함하는 이미터 영역을 구성하는 이미터 반도체층(14E)이 형성된다.
그리고, 제 1 절연층(31) 상에 제 2 절연층(32)이 베이스 반도체층(14B)의 제 1 절연층(31) 상의 끝 가장자리를 덮어 형성되고, 또한 이 제 2 절연층(32)에 베이스 반도체층(14B)에 있어서의 베이스 전극 추출부와, 이 베이스 반도체층(14B)에 대한 이미터 반도체층(14E)과의 접촉부를 개방하는 제 2 및 제 3 개구(52 및 53)가 형성된다.
그리고, 이미터 반도체층(14E) 표면과 제 3 개구(53) 내의 베이스 반도체층(14B)의 표면과 금속 실리사이드층(15)이 형성된다.
본 본 발명에 따른 반도체 장치를 도 2 내지 도 5를 참조하여 본 발명에 따른 반도체 장치의 제조 방법의 일례와 함께 상세하게 설명한다.
도 2a에 도시하는 바와 같이, 이 예에서는, p형 단결정 Si 반도체 서브 스트레이트(11)가 준비되고, 그 일주면 상에 n형 Si 반도체층(12)이 에피텍셜 성장되어 Si 반도체 기판(1)이 구성된다.
서브 스트레이트(11)에는 n형 콜렉터 매립 영역(16)이 콜렉터 영역의 형성부 아래에 n형 불순물을 고농도로 도입하여 형성한다.
반도체 기판(1)의 표면, 즉 반도체층(12)에는 바이폴라 트랜지스터의 형성부와 다른 부분을 분리하는 분리 절연층(17)이 형성된다. 이 분리 절연층(17)의 형성은 예를 들면 우선 그 형성부에 오목부를 형성하고, 이 오목부 내에 반도체층(12)에 대한 국부적 열 산화 소위 L0C0S(Local 0xidation of Silicon)에 의해 형성할 수 있다.
또한, 그 아래에 바이폴라 트랜지스터의 형성부를 둘러싸고 pn 접합에 의한 소자 분리를 행하는 소자 분리 영역(18)이 이온 주입에 의해 형성된다.
또한, 분리 절연층(17)에는 이 분리 절연층(17)의 형성시에, 콜렉터 매립 영역(16)의 위쪽에 위치하여, 콜렉터 매립 영역(16)에 이르는 깊이의 n형 불순물이 이온 주입된 고농도의 n형 플러그 인 영역(19)이 형성된다. 또한, 이 플러그 인 영역(19)의 표면에 n형 고불순물 농도의 콜렉터 전극 추출 영역(20)이, 예를 들면 이온 주입에 의해 형성된다.
이렇게 하여 분리 절연층(17) 등이 형성된 반도체 기판(1)의 표면에 도 2b에 도시하는 바와 같이, 제 1 개구(51)가 형성된 제 1 절연층(31)을 형성한다.
이 제 1 절연층(31)은 예를 들면 SiO2를 CVD법(화학적 기상 성장법) 등에 의해 전면적으로 성막하여, 이 위에 포토 레지스트층(23)을 도포, 패턴 노광, 현상하 여 제 1 개구(51)의 형성부에 개구(23W)를 형성하고, 이 개구(23W)를 통하여 제 1 절연층(31)에 대한 에칭을 행하여 제 1 개구(51)를 뚫어 설치한다.
그리고, 이 포토 레지스트층(23)의 개구(23W) 및 제 1 개구(51)를 통하여 n형 불순물을 이온 주입하여 콜렉터 고농도 영역(21)을 형성한다.
도 3a에 도시하는 바와 같이, 베이스 반도체층(14B)을 형성한다.
이 베이스 반도체층(14B)은 우선 제 1 절연층(31) 상에 걸쳐 도시하지 않지만 일단 전면적으로 반도체층(14B)을 에피텍셜 성장한다. 이 때, 개구(51)를 통하여 에피텍셜 성장에 의한 단결정 Si 반도체층(12)에 성막된 부분에 있어서는, 단결정층으로서 형성되고, 절연층(31) 상에 성막된 부분에 있어서는 다결정 반도체층으로서 성막된다.
그리고, 이 전면적으로 형성된 베이스 반도체층(14B)을 포토리소그래피에 의해 패턴화하여, 진성 베이스와 베이스 전극 추출부를 구성하는 패턴으로 적어도 제 1 개구(51) 내와, 이 개구(51) 외의 제 1 절연층(31)에 걸치는 패턴으로 형성한다.
그 후, 도시하지 않지만, 베이스 반도체층(14B)을 덮어 일단 전면적으로 SiO2에 의한 제 2 절연층(32)을 CVD법 등에 의해 형성하고, 포토리소그래피에 의한 패턴 에칭에 의해 제 2 개구(52)를 제 1 개구(51) 상에서 콜렉터 고농도 영역(21)에 대향하는 위치에 형성한다. 즉, 포토 레지스트층(24)을 형성하고, 제 2 개구(52)의 형성부 상에 개구(24W)를 형성하고, 이 개구(24W)를 통하여 제 2 개구(52)를 형성한다.
이 제 2 개구(52)는 최종적으로 형성하는 바이폴라 트랜지스터의 이미터 접합에 대응하는 면적 및 위치가 된다.
더욱이, 이들 개구(24W) 및 제 2 개구(52)를 통하여 n형 불순물을 소정의 에너지를 가지고 베이스 반도체층(14B)을 가로질러 주입하여, 콜렉터 영역(13)의 콜렉터 고농도 영역(21) 상에 콜렉터 동작 영역(22)을 형성한다.
다음에, 도 3b에 도시하는 바와 같이, 도 3a에 도시하는 포토 레지스트층(24)을 제거하고, 제 2 개구(52)를 통하여 베이스 반도체층(14B)과 접촉하여 일단 전면적으로 다결정 Si에 의한 이미터 반도체층(14E)을 성막한다.
그리고, 이 이미터 반도체층(14E) 상에 포토 레지스트층(25)을 형성한다. 이 포토 레지스트층(25)은 최종적으로 형성하는 바이폴라 트랜지스터의 이미터 접합에 대응하는 면적 및 위치를 포함하는, 즉 최종적으로 형성되는 이미터 반도체층의 크기를 포함하여 이보다 대면적을 갖는 패턴으로 하고, 더구나 베이스 반도체층(14B)의 끝 가장자리 상에서 그 외측에 걸치는 부분에는 포토 레지스트층(25)이 배제된 패턴으로 한다.
도 4a에 도시하는 바와 같이, 도 3b에서 도시한 포토 레지스트층(25)을 마스크로 하여 이미터 반도체층(14E)에 대한 패턴 에칭을 행하여, 포토 레지스트층(25)을 제거한다.
도 4b에 도시하는 바와 같이, 더욱이, 소정 패턴의 포토 레지스트층(26)을 형성한다.
이 포토 레지스트층(26)은 이미터 반도체층(14E) 상의 제 2 개구(52) 상과, 그 주변부 상에 형성되고, 그 외주에 예를 들면 링형 개구(26W1)가 뚫려 설치되고, 더욱이, 콜렉터 전극 추출 영역(20) 상에 개구(26W2)가 형성된 패턴으로 한다. 링형 개구(26W1)는 포토 레지스트층(26)에 의해 베이스 반도체층(14B)의 끝 가장자리 상이 덮이도록 그 크기 및 위치 선정이 이루어진다.
그리고, 이 포토 레지스트층(26)을 마스크로 하여 이미터 반도체층(14E)에 대한 에칭을 행한다.
계속해서, 도 5b에 도시하는 바와 같이, 포토 레지스트층(26)을 마스크로 하여, 개구(26W1)를 통하여 외부에 노정한 제 2 절연층(32)을 에칭 제거하여 도 5b에 도시하는 바와 같이, 베이스 반도체층(14B)의 베이스 전극 추출부를 외부에 노출시키는 제 3 개구(53)를 형성하고, 개구(26W2)를 통하여 외부에 노정한 제 2 절연층(32)과 더욱이 그 아래에 형성된 제 1 절연층(31)에 대한 에칭을 행하여 콜렉터 전극 추출부를 외부에 노출하는 제 4 개구(54)를 형성한다.
이렇게 하여 형성된 이미터 반도체층(14E)은 제 2 개구(52) 내와 그 외측에 소정의 폭에 걸쳐서 돌출하는 연재하는 연재부(14EH)가 형성되고, 이 연재부(14EH) 아래에는 제 1 개구(52)와 제 3 개구(53) 사이에 개재하는 제 2 절연층(32)에 의한 개재 절연층(32SW)이 형성된다.
도 5b에 도시하는 바와 같이, 포토 레지스트층(26)을 제거하여, Si 반도체와 화합하여 금속 실리사이드층을 형성할 수 있는 Ti, Co 등을 전면적으로 피착 형성 하여 열 처리한다. 이와 같이 하면, 직접 외부에 노정한 이미터 반도체층(14E)과, 각각 개구(53 및 54)를 통하여 외부에 노정한 베이스 반도체층(14B)의 베이스 전극 추출부 상과, 콜렉터 전극 추출 영역(20)에 있어서만 Si와 금속과의 반응이 생겨서, 선택적으로 금속 실리사이드층(15)이 형성된다.
그 후, 실리사이드화되지 않은 금속을 에칭 제거한다.
이 경우, 베이스 반도체층(14B)의 끝 부분은 제 2 절연층(32)에 의해 덮여 있음으로써, 서두에 서술한 금속의 스트링거 발생이 회피된다.
그 후, 도 1에 도시하는 바와 같이, 전면적으로 예를 들면 BPSG(붕소·인·실리케이트 유리)에 의한 평탄화 절연층(27)을 형성한다.
이 평탄화 절연층(27)에 대하여 베이스 반도체층(14B)의 베이스 전극 추출 영역부 상, 이미터 반도체층(14E) 상, 콜렉터 전극 추출 영역(20) 상의 각 금속 실리사이드층(15) 상의 평탄화 절연층(27)에 콘택트 투과 구멍(28)을 뚫어 설치하고, 이들 콘택트 투과 구멍(28) 내에 주지의 방법에 의해 충전 형성한 예를 들면 텅스텐(W) 도전 플러그에 의한 베이스 전극(29B), 이미터 전극(29E), 콜렉터 전극(29C)을 콘택트한다. 또한, 이들 베이스 전극(29B), 이미터 전극(29E), 콜렉터 전극(29C)에 평탄화 절연층(27) 상에 형성한 배선 또는 전극을 구성하는 도전층(30)이 전기적으로 콘택트된다.
이렇게 하여, 세로형 바이폴라 트랜지스터를 회로 소자로서 형성된 반도체 집적 회로 장치가 구성된다.
더구나, 상술한 베이스 반도체층(14B) 및 이미터 반도체층(14E)은 각각 그 성막 시에 있어서, p형 및 n형 불순물이 도핑된 반도체층으로서 형성할 수도 있고, 성막 후에 있어서 각 형의 불순물의 이온 주입을 행하여 각각 n형 및 p형의 반도체층으로 할 수도 있다.
상술한 예에서는, 이미터 반도체층(14E)의 전체면에 금속 실리사이드층(15) 형성을 한 경우이지만, 이 금속 실리사이드층(15)의 형성에 있어서, 이미터·베이스 접합을 꿰뚫는 스파이크가 발생하고, 접합 파괴 또는 리크가 발생할 우려가 있는 경우는, 이미터 반도체층(14E)의 표면에 금속 실리사이드화를 방지하는 실리사이드화 방지막을 형성해 두는 방법을 채용할 수 있다.
이 경우의 제조 방법의 일례를 도 6 내지 도 8을 참조하여 설명한다.
이 경우, 상술한 도 2a 및 도 2b, 도 3a에서 설명한 것과 같은 공정을 채용할 수 있다. 그리고, 도 6에 도시하는 바와 같이, 도 3b에서 설명한 것과 마찬가지로 이미터 반도체층(14E)을 전면적으로 형성한 후, 더욱이 이 위에 전면적으로, 예를 들면 SiO2 등의 절연막에 의한 실리사이드화 방지막(33)을 형성한다.
그리고, 실리사이드화 방지막(33) 상에 도 3b에서 설명한 것과 같은 포토 레지스트층(25)을 형성한다.
이 포토 레지스트층(25)을 에칭 마스크로 하여 도 7a에 도시하는 바와 같이, 실리사이드화 방지막(33)과, 이미터 반도체층(14E)을 에칭한다.
다음에, 도 4b에서 설명한 것과 마찬가지로, 도 7b에 도시하는 바와 같이, 포토 레지스트층(26)의 형성과 에칭을 행한다.
도 8a 및 도 8b에 도시하는 바와 같이, 도 5a 및 도 5b와 같이 포토 레지스트층(26)을 마스크로 하는 에칭 및 포토 레지스트층(26)의 제거, 금속 실리사이드층(15)의 형성을 행한다.
그리고, 도 9에 도시하는 바와 같이, 이미터 반도체층(14E) 상에 콘택트 투과 구멍(28)을 뚫어 설치할시에, 실리사이드화 방지막(33)도 제거하여, 이미터 전극(29E)의 이미터 반도체층(14E)으로의 콘택트를 행한다.
이 제조 방법에 의하면, 금속 실리사이드(15) 형성에 있어서, 이미터 반도체층(14E) 표면에는 실리사이드화 방지막(33)이 형성되어 있기 때문에, 이 이미터 반도체층(14E)의 적어도 이미터·베이스 접합의 형성부 상에는 금속 실리사이드층(15)의 형성이 이루어지지 않기 때문에, 그 스파이크 발생을 회피할 수 있다.
더구나, 도 6 내지 도 9에 있어서, 도 1 내지 도 5와 대응하는 부분에는 동일 부호를 붙여 중복 설명을 생략한다.
상술한 제조 방법에 의하면, 베이스 반도체층(14B)의 이미터 반도체층(14E)이 접촉되어 이미터 접합부가 형성되는 영역(즉, 진성 베이스 영역)보다 외측의 베이스 전극 추출 영역부를 포함하는 외측 베이스 영역에 대한 금속 실리사이드층(15)은 말하자면 이미터 반도체층(14E)에 의해 규정되어 형성되게 되기 때문에, 이 베이스 반도체층에 있어서의 금속 실리사이드층은 진성 베이스 영역에 극히 접근하여 자기 정합적으로 형성된다. 이로써, 베이스 저항 저감화를 도모 할 수 있고, 노이즈 특성의 개선, 최대 동작 주파수(fmax) 향상을 도모할 수 있다.
상술한 본 발명에 따른 바이폴라 트랜지스터는 베이스 반도체층(14B)의 끝 부분이 제 2 절연층(32)에 의해 덮여 있음으로써, 단락 사고의 발생 원인이 되는 금속 스트링거 발생이 효과적으로 회피됨으로써 수율 향상, 신뢰성 향상을 도모할 수 있다.
또한, 상술한 본 발명의 제조 방법에 의하면, 콜렉터 전극 추출 영역 상에도 특별한 제조 공정을 거치지 않고 이미터 및 베이스에 있어서의 금속 실리사이드층 형성과 동시에 금속 실리사이드를 형성할 수 있어, 이 콜렉터에 대한 금속 실리사이드층이 형성됨으로써, 콜렉터에 대한 콘택트 저항을 충분히 낮출 수 있다. 이로써, 서두에 서술한 콜렉터·이미터간 포화 전압(VCE(sat))이나, 전류 증폭율(hFE)이 저하하기 시작하는 전류 용량, 최대 차단 주파수(fTmax) 및 최대 진동 주파수(fmax)의 개선, 저전압 동작 및 고구동 능력화 개선을 도모할 수 있다.
또한, 콜렉터의 콘택트 저항의 저감화에 의해 콜렉터 전극의 단면적을 작게 할 수 있기 때문에, 집적도 향상, 비용 상승, 트랜지스터의 기생 용량 증가에 의한 고주파 특성의 악화 등의 개선을 도모할 수 있다.
그리고, 베이스 반도체층(14B)을 상술한 바와 같이 SiGe에 의해 구성함으로써 보다 고주파 특성의 향상을 도모할 수 있다.
도 1 및 도 2 내지 도 5에 있어서는, 반도체 기판(1)에 바이폴라 트랜지스터를 형성하는 부분에 대해서만 도시한 것이지만, 실제 반도체 집적 회로에 있어서 는, 상술한 에피텍셜 성장에 의한 베이스 및 이미터에 의한 바이폴라 트랜지스터에 의한 것 이외에 공통된 반도체 기판(1)에 각종 회로 소자를 평행하여 서로 적어도 일부의 구성을 공통된 제조 공정에서 동시에 형성할 수 있다.
예를 들면 도 10에 개략 단면도를 도시하는 바와 같이, 베이스 확산형 바이폴라 트랜지스터(TR)를 구성할 수 있다. 도 10에 있어서, 도 1과 대응하는 부분에는 동일 부호를 붙여, 이들 대응 부분의 형성 방법은 도 1 내지 도 5에서 설명한 대응하는 각 부와 동시에 형성할 수 있는 것으로, 중복 설명을 생략한다.
이 경우, 반도체 기판(1)의 반도체층(12)에 선택적 이온 주입 및 확산에 의해 진성 베이스 영역(71) 및 그 외측에 위치하는 베이스 전극 추출 영역(72)을 예를 들면 p형 불순물 확산에 의해 형성한다.
그리고, 각 이미터 반도체층(14E), 베이스 전극 추출 영역(72) 및 콜렉터 전극 추출 영역(20)에 도 1에 도시된 금속 실리사이드층(15)의 형성 공정에서 각각 같은 금속 실리사이드층(15)을 형성한다.
이들 금속 실리사이드층(15)이 형성된 이미터 반도체층(14E), 베이스 전극 추출 영역(72) 및 콜렉터 전극 추출 영역(20) 상의 도 1에 있어서와 마찬가지로, 평탄화 절연층(27)에 뚫어 설치한 콘택트 투과 구멍(28) 형성과 각 전극(29E, 29B, 29C)의 콘택트를 행한다.
또한, 도 11에 도시하는 바와 같이, 다른 회로 소자로서, 공통된 반도체 기판(1)에 상보형 전계 효과 트랜지스터(소위 CM0S) CMIS가 형성되는 구성으로 할 수 있다. 이 예에 있어서는, 이 상보형 전계 효과 트랜지스터를 구성하는 p채널 전계 효과 트랜지스터(pMIS) 및 n채널 전계 효과 트랜지스터(nMIS)의 저농도 드레인 영역이 게이트부 측에 형성된 소위 LDD(Lightly Doped Drain)형 구성으로 한 경우이다.
이 경우에 있어서도, 도 11에 있어서, 도 1과 대응하는 부분에는 동일 부호를 붙인다. 이들 대응 부분의 형성 방법은 도 1 내지 도 5에서 설명한 대응하는 각 부와 동시에 형성할 수 있는 것으로, 중복 설명을 생략한다.
이들 pMIS 및 nMIS는 기본적으로는 통상의 형성 방법에 의해 형성할 수 있지만, 그 일부에 관해서 도 1 내지 도 5에서 설명한 작업 공정 및 도 6에서 설명한 작업에 있어서, 공통으로 동시에 형성할 수 있다.
이 예에 있어서는, pMIS 및 nMIS의 각 형성부에 각각 n웰 영역(73) 및 p웰 영역(74)이 형성된다.
pMIS 및 nMIS의 각 게이트부는 각각 예를 들면 SiO2, SiN 등에 의한 게이트 절연층(75)과 이 위에 다결정 Si에 의한 게이트 전극(76)이 형성된다. 그리고, 이들 게이트부를 마스크로 하여 각각 p형 및 n형 저농도에 불순물 도입을 행하여 저농도 소스 및 드레인 영역을 형성할 수 있다.
또한, pMIS의 소스 및 드레인 영역(77s 및 77d)은 예를 들면 도 10에 있어서의 베이스 전극 추출 영역(72)과 동일 공정으로 형성할 수 있다.
그리고, 이 경우에 있어서도, 도 1에 도시된 금속 실리사이드층(15) 형성과 동시에, 각 소스 및 드레인 영역에 금속 실리사이드층(15)을 형성하여, 평탄화 절 연층(27)에 뚫어 설치한 각 콘택트 투과 구멍(28)을 통하여, 각 소스 및 드레인 전극(29sp 및 29dp, 29sn 및 29sp)을 콘택트한다.
또한, 도 12는 다른 회로 소자로서 반도체층 저항층(80)에 의해 반도체 저항 소자(R)를 구성한 경우에, 이 도 8에 있어서도, 도 1 내지 도 5와 대응하고, 또한 이들과 동시에 형성하는 부분에는 동일 부호를 붙여 중복 설명을 생략한다.
그렇지만, 이 경우에 있어서는, 제 1 절연층(31)을 하층 절연층(31-1)과 상층 절연층(31-2)에 의해 2분하여 형성한 경우에, 이 경우는 도 1의 구성에 있어서도, 그 제 1 절연층(31)을 하층 및 상층의 2층 구조로 한다.
그리고, 이 경우에 있어서는, 분리 절연층(17) 상에 SiO2 등으로 이루어지는 하층 절연층(31-1)을 형성하고, 이 위에 Si 다결정 반도체층을 CVD법 등에 의해 형성하여, 이온 주입 등에 의해 소정의 저항율로 하여, 이것을 소정의 패턴으로 포토리소그래피에 의해 패턴화하여 반도체 저항층(80)을 형성한다.
그 후, 상술한 제 2 절연층(32)을 형성하고, 도 1에 있어서의 제 4 개구(54) 형성과 동시에, 반도체 저항층(80)의 예를 들면 양단 상의 제 1 및 제 2 절연층(31 및 32)에 콘택트 개구(81)를 형성한다. 그리고, 이들 개구(81)를 통하여, 노정한 반도체 저항층(80)의 Si와의 반응에 의해 상술한 금속 실리사이드층(15) 형성을 한다.
그리고, 도 12의 반도체 저항층(80) 형성과 동시에 각 개구(81) 상에 콘택트 투과 구멍(28)을 형성하고, 각각 전극(29R1 및 29R2)의 형성을 도 1의 각 전극(29E) 등과 동일 공정으로 형성한다. 이렇게 하여 목적으로 하는 반도체 저항 소자(R)를 형성한다.
또한, 도 13은 다른 회로 소자로서, 반도체 용량 소자(C)를 구성한 경우에, 이 경우에 있어서도, 도 13에 있어서, 도 1 내지 도 5와 대응하고, 또한 이들과 동시에 형성하는 부분에는 동일 부호를 붙여 중복 설명을 생략한다.
이 경우, 반도체 기판(1)의 반도체층(12)에, 예를 들면 도 1의 콜렉터 전극 추출 영역(20)과 동시에 한쪽 전극을 구성하는 제 1 반도체 전극 영역(91)을 형성하고, 이 위에 예를 들면 Si3N4에 의한 유전체층(93)을 형성하고, 이 위에 대향 전극을 구성하는 예를 들면 상술한 반도체층(80)에 의한 전극 반도체층(92)이 형성된다.
제 2 절연층(32)에 대하여, 전극 반도체층(92) 위와, 전극 반도체 영역(91) 위에 각각 개구(94)와 예를 들면 복수의 개구(95)를, 예를 들면 도 1에 있어서의 예를 들면 제 3 및 제 4 개구(54)와 동시에 뚫어 설치한다.
그리고, 이들 투과 구멍(94 및 95)을 통하여, 금속 실리사이드층(15)을 도 1의 금속 실리사이드층(15)과 동시에 형성한다.
또한, 기판(1) 상에 전면적으로 형성되는 평탄화 절연층(27)에 개구(95)에 각각 연통하는 콘택트 투과 구멍(28)과, 개구(94)에 연통하는 복수의 콘택트 투과 구멍(28)을 도 1의 콘택트 투과 구멍(28)의 형성과 동시에 형성하고, 이들 투과 구멍(28)을 통하여 도 1의 전극(29E) 등과 동시에 제 1 전극(291)과 제 2 전극(292) 을 콘택트한다.
이들 복수의 전극들(291)끼리, 전극들(292)끼리는, 예를 들면 도전층(30)에 의해 서로 전기적으로 연결하여 이들 사이에 용량이 형성되도록 한다.
상술한 바와 같이, 본 발명의 장치 및 제조 방법에 의하면, 각 전극 도출부에 있어서 확실하게 금속 실리사이드층(15)의 형성이 이루어진다.
더구나, 본 발명에 따른 반도체 장치 및 제조 방법은 상술한 실시예 및 예에 한정되는 것이 아니라, 예를 들면 각 n형 및 p형의 각 도전형을 반대의 도전형으로 하는 구성으로 하거나 또한 목적으로 하는 반도체 집적 회로 구성에 의해, 본 발명의 구성에 근거하여 여러 가지 변형 변경을 할 수 있다.
상술한 본 발명에 의하면, 목적으로 하는 금속 실리사이드층을 목적으로 하는 위치에 정확하게 과부족 없이 형성할 수 있어 신뢰성에 뛰어난 반도체 장치를 얻을 수 있다.
또한, 본 발명의 바이폴라 트랜지스터는 베이스 반도체층(14B)의 끝 부분이 제 2 절연층(32)에 의해 덮여 있음으로써, 단락 사고의 발생 원인이 되는 금속 스트링거 발생이 효과적으로 회피됨으로써 수율 향상, 신뢰성 향상을 도모할 수 있다.
또한, 본 발명에 의하면, 콜렉터 전극 추출 영역 상에도 특별한 제조 공정을 거치지 않고 이미터 및 베이스에 있어서의 금속 실리사이드층 형성과 동시에 금속 실리사이드를 형성할 수 있어, 이 콜렉터에 대한 금속 실리사이드층이 형성됨으로써, 콜렉터에 대한 콘택트 저항을 충분히 낮출 수 있다. 이로써, 서두에 서술한 콜렉터·이미터간 포화 전압(VCE(sat))이나, 전류 증폭율(hFE)이 저하하기 시작하는 전류 용량, 차단 주파수(fTmax) 및 최대 진동 주파수(fmax) 개선, 저전압 동작 및 고구동 능력화 개선을 도모할 수 있다.
또한, 콜렉터의 콘택트 저항의 저감화에 의해 콜렉터 전극의 단면적을 작게 할 수 있기 때문에, 집적도 향상, 비용 상승, 트랜지스터의 기생 용량 증가에 의한 고주파 특성의 악화 등의 개선을 도모할 수 있다.
더욱이, 상술한 제조 방법에 의하면, 상술한 바와 같이, 베이스 반도체층에 대한 금속 실리사이드층이 이미터 반도체층에 의해 규정되어 형성되기 때문에 이 베이스 반도체층에 있어서의 금속 실리사이드층을 진성 베이스 영역에 극히 접근하여 자기 정합적으로 형성할 수 있고, 베이스 저항의 저감화를 도모할 수 있으며, 노이즈 특성의 개선, 최대 동작 주파수(fmax) 향상을 도모할 수 있다.
또한, 본 발명에 의하면, 서두에 서술한 오버 에칭에 의한 부적합함을 회피하도록 이미터 반도체층의 연재부 하에 개재하는 절연층을 얇게 하는 것이 회피됨으로써 기생 용량의 증대화, 이에 따른 고속성 저해를 회피할 수 있는 등, 본 발명 구조 및 제조 방법에 의하면, 많은 효과를 내는 것이다.
Claims (35)
- 반도체 기판에 바이폴라 트랜지스터가 형성된 반도체 장치에 있어서,상기 반도체 기판 상에 콜렉터 영역이 형성되고,상기 반도체 기판 표면에는 상기 콜렉터 영역 상에 제 1 개구를 갖는 제 1 절연층이 형성되며,베이스 반도체층이 상기 제 1 개구를 통하여 상기 콜렉터 영역과 접하여 형성되고,상기 베이스 반도체층은 그 끝 가장자리가 상기 제 1 절연층 상으로 연재하도록 상기 제 1 절연층에 걸쳐 형성되며,상기 베이스 반도체층 상의 소정의 영역에 이미터 반도체층이 형성되고,상기 제 1 절연층 상에 제 2 절연층이 상기 베이스 반도체층의 끝 가장자리를 덮어 형성되고, 또한 상기 베이스 반도체층에 대한 이미터 반도체층의 접촉부를 개방하는 제 2 개구와, 상기 베이스 반도체층의 베이스 전극 추출부를 개방하는 제 3 개구가 형성되며,상기 제 3 개구 내의 상기 베이스 반도체층 표면에 금속 실리사이드층이 형성되어 이루어지는 것을 특징으로 하는, 반도체 장치.
- 제 1 항에 있어서, 상기 이미터 반도체층 표면에 금속 실리사이드층이 형성되어 이루어지는 것을 특징으로 하는, 반도체 장치.
- 제 1 항에 있어서, 상기 반도체 기판에 콜렉터 추출 영역이 형성되고, 상기 콜렉터 추출 영역 상의 상기 제 1 및 제 2 절연층에 제 4 개구가 형성되며, 상기 제 4 개구 내에 마주하는 상기 콜렉터 추출 영역 표면에 금속 실리사이드층이 형성되어 이루어지는 것을 특징으로 하는, 반도체 장치.
- 제 1 항에 있어서, 상기 베이스 반도체층이 SiGe층으로 이루어지는 것을 특징으로 하는, 반도체 장치.
- 제 1 항에 있어서, 상기 반도체 기판에 상기 바이폴라 트랜지스터와 다른 반도체 회로 소자가 형성되고, 상기 금속 실리사이드층이 상기 다른 반도체 회로 소자의 전극 추출부에도 형성된 것을 특징으로 하는, 반도체 장치.
- 제 5 항에 있어서, 상기 다른 반도체 회로 소자가 용량 소자, 저항 소자, 상보형 전계 효과 트랜지스터, 선택적 확산에 의한 베이스를 갖는 트랜지스터 중 적어도 하나 이상인 것을 특징으로 하는, 반도체 장치.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 콜렉터 영역을 형성하는 공정과,상기 반도체 기판의 표면에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층의 상기 콜렉터 영역 상에 제 1 개구를 형성하는 공정과,상기 제 1 개구를 통하여 상기 콜렉터 영역에 접하여 상기 제 1 절연층 상에 걸치는 베이스 반도체층을 형성하는 공정과,상기 제 1 절연층 및 상기 베이스 반도체층 상에 제 2 절연층을 형성하는 공정과,상기 제 2 절연층의 상기 베이스 반도체층 상의 이미터 영역의 형성부에 제 2 개구를 형성하는 공정과,상기 제 2 개구를 통하여 상기 베이스 반도체층에 접하여 상기 제 2 절연층 상에 걸치는 이미터 반도체층을 형성하는 공정과,상기 제 2 절연층의 상기 베이스 반도체층의 끝 가장자리를 덮는 부분을 남기고 베이스 추출 영역 상에 제 3 개구를 형성하는 공정과,상기 이미터 영역 표면과, 상기 제 3 개구를 통하여 노출하는 상기 베이스 반도체층 표면에 금속 실리사이드층을 형성하는 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 콜렉터 영역을 형성하는 공정과,콜렉터 전극 추출 영역을 형성하는 공정과,상기 반도체 기판의 표면에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층의 상기 콜렉터 영역 상에 제 1 개구를 형성하는 공정과,상기 제 1 개구를 통하여 상기 콜렉터 영역에 접하여 상기 제 1 절연층 상에 걸치는 베이스 반도체층을 형성하는 공정과,상기 제 1 절연층 및 상기 베이스 반도체층 상에 제 2 절연층을 형성하는 공정과,상기 제 2 절연층의 상기 베이스 반도체층 상의 이미터 영역의 형성부에 제 2 개구를 형성하는 공정과,상기 제 2 절연층의 개구를 통하여 상기 베이스 반도체층에 접하여 상기 제 2 절연층 상에 걸쳐 최종적으로 형성되는 이미터 반도체층의 크기를 포함하는 면적을 갖고, 또한 상기 베이스 반도체층의 최종적으로 금속 실리사이드층을 형성하는 영역의 바깥 가장자리 부위보다 내측의 소정의 영역에 이미터 반도체층을 형성하는 공정과,상기 제 2 절연층의 상기 베이스 반도체층의 끝 가장자리를 덮는 부분을 남기고 상기 베이스 추출 영역 상과 상기 콜렉터 전극 추출 영역 상에 제 3 및 제 4 개구를 형성하는 공정과,상기 이미터 영역 표면과, 상기 제 3 및 제 4 개구를 통하여 노출하는 상기 베이스 반도체층 표면 및 상기 콜렉터 전극 추출 영역 상에 금속 실리사이드층을 형성하는 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 콜렉터 영역을 형성하는 공정과,콜렉터 전극 추출 영역을 형성하는 공정과,상기 반도체 기판의 표면에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층의 상기 콜렉터 영역 상에 제 1 개구를 형성하는 공정과,상기 제 1 개구를 통하여 상기 콜렉터 영역에 접하여 상기 제 1 절연층 상에 걸치는 베이스 반도체층을 형성하는 공정과,상기 제 1 절연층 및 상기 베이스 반도체층 상에 제 2 절연층을 형성하는 공정과,상기 제 2 절연층의 상기 베이스 반도체층 상의 이미터 영역의 형성부에 제 2 개구를 형성하는 공정과,상기 제 2 절연층의 개구를 통하여 상기 베이스 반도체층에 접하여 상기 제 2 절연층 상에 걸쳐 최종적으로 형성되는 이미터 반도체층의 크기를 포함하는 면적을 가지고, 또한 상기 베이스 반도체층의 최종적으로 금속 실리사이드층을 형성하는 영역의 바깥 가장자리 부위보다 내측의 소정의 영역에 이미터 반도체층을 형성하는 공정과,상기 제 2 절연층의 상기 베이스 추출 영역 상과 상기 콜렉터 전극 추출 영역 상에 제 3 및 제 4 개구를 형성하는 공정과,상기 이미터 영역 표면과, 상기 제 3 및 제 4 개구를 통하여 노출하는 상기 베이스 반도체층 표면 및 상기 콜렉터 전극 추출 영역 상에 금속 실리사이드층을 형성하는 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 7 항에 있어서, 상기 이미터 반도체층 형성 공정 후에, 상기 이미터 반도체층 상에 상기 이미터 반도체층에 대한 금속 실리사이드화를 방지하는 방지막 형성 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 이미터 반도체층 형성 공정 후에, 상기 이미터 반도체층 상에 상기 이미터 반도체층에 대한 금속 실리사이드화를 방지하는 방지막 형성 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 9 항에 있어서, 상기 이미터 반도체층 형성 공정 후에, 상기 이미터 반도체층 상에 상기 이미터 반도체층에 대한 금속 실리사이드화를 방지하는 방지막 형성 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 7 항에 있어서, 상기 베이스 반도체층을 SiGe층으로 구성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 베이스 반도체층을 SiGe층으로 구성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 9 항에 있어서, 상기 베이스 반도체층을 SiGe층으로 구성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 7 항에 있어서, 상기 이미터 반도체층은 적어도 최종적으로 형성되는 이미터 영역 형성부에 불순물이 도입되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 이미터 반도체층은 적어도 최종적으로 형성되는 이미터 영역 형성부에 불순물이 도입되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 9 항에 있어서, 상기 이미터 반도체층은 적어도 최종적으로 형성되는 이미터 영역 형성부에 불순물이 도입되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 7 항에 있어서, 상기 이미터 반도체층은 상기 이미터 반도체층 성막 시에 불순물 도핑이 이루어지는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 이미터 반도체층은 상기 이미터 반도체층 성막 시에 불순물 도핑이 이루어지는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 9 항에 있어서, 상기 이미터 반도체층은 상기 이미터 반도체층 성막 시에 불순물 도핑이 이루어지는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 제 7 항에 기재된 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 상기 바이폴라 트랜지스터와 다른 반도체 회로 소자가 형성되고, 상기 다른 반도체 회로 소자의 적어도 일부의 구성부를 상기 바이폴라 트랜지스터의 형성 공정과 적어도 일부와 공통시켜서 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 제 8 항에 기재된 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 상기 바이폴라 트랜지스터와 다른 반도체 회로 소자가 형성되고, 상기 다른 반도체 회로 소자의 적어도 일부의 구성부를 상기 바이폴라 트랜지스터의 형성 공정과 적어도 일부와 공통시켜 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 제 9 항에 기재된 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 상기 바이폴라 트랜지스터와 다른 반도체 회로 소자가 형성되고, 상기 다른 반도체 회로 소자의 적어도 일부의 구성부를 상기 바이폴라 트랜지스터의 형성 공정과 적어도 일부와 공통시켜 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 제 16 항에 기재된 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 상기 바이폴라 트랜지스터와 다른 반도체 회로 소자가 형성되고, 상기 다른 반도체 회로 소자의 적어도 일부의 구성부를 상기 바이폴라 트랜지스터의 형성 공정과 적어도 일부와 공통시켜 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 제 17 항에 기재된 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 상기 바이폴라 트랜지스터와 다른 반도체 회로 소자가 형성되고, 상기 다른 반도체 회로 소자의 적어도 일부의 구성부를 상기 바이폴라 트랜지스터의 형성 공정과 적어도 일부와 공통시켜 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 제 18 항에 기재된 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 상기 바이폴라 트랜지스터와 다른 반도체 회로 소자가 형성되고, 상기 다른 반도체 회로 소자의 적어도 일부의 구성부를 상기 바이폴라 트랜지스터의 형성 공정과 적어도 일부와 공통시켜 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 제 19 항에 기재된 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 상기 바이폴라 트랜지스터와 다른 반도체 회로 소자가 형성되고, 상기 다른 반도체 회로 소자의 적어도 일부의 구성부를 상기 바이폴라 트랜지스터의 형성 공정과 적어도 일부와 공통시켜 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 제 20 항에 기재된 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 상기 바이폴라 트랜지스터와 다른 반도체 회로 소자가 형성되고, 상기 다른 반도체 회로 소자의 적어도 일부의 구성부를 상기 바이폴라 트랜지스터의 형성 공정과 적어도 일부와 공통시켜 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 반도체 기판에 바이폴라 트랜지스터가 형성되어 금속 실리사이드층의 형성이 이루어지는 제 21 항에 기재된 반도체 장치의 제조 방법에 있어서,상기 반도체 기판에 상기 바이폴라 트랜지스터와 다른 반도체 회로 소자가 형성되고, 상기 다른 반도체 회로 소자의 적어도 일부의 구성부를 상기 바이폴라 트랜지스터의 형성 공정과 적어도 일부와 공통시켜 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 22 항에 있어서, 상기 다른 반도체 회로 소자가 용량 소자, 저항 소자, 상보형 전계 효과 트랜지스터, 선택적 확산에 의한 베이스를 갖는 트랜지스터의 적어도 하나 이상인 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 23 항에 있어서, 상기 다른 반도체 회로 소자가 용량 소자, 저항 소자, 상보형 전계 효과 트랜지스터, 선택적 확산에 의한 베이스를 갖는 트랜지스터의 적어도 하나 이상인 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 24 항에 있어서, 상기 다른 반도체 회로 소자가 용량 소자, 저항 소자, 상보형 전계 효과 트랜지스터, 선택적 확산에 의한 베이스를 갖는 트랜지스터의 적어도 하나 이상인 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 32 항에 있어서, 상기 다른 반도체 회로 소자의 1개가 상기 상보형 전계 효과 트랜지스터이고,상기 상보형 전계 효과 트랜지스터의 적어도 한쪽 소스 및 드레인 영역이 상기 콜렉터 전극 추출 영역과 동시에 형성된 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 33 항에 있어서, 상기 다른 반도체 회로 소자의 1개가 상기 상보형 전계 효과 트랜지스터이고,상기 상보형 전계 효과 트랜지스터의 적어도 한쪽 소스 및 드레인 영역이 상기 콜렉터 전극 추출 영역과 동시에 형성된 것을 특징으로 하는, 반도체 장치의 제조 방법.
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