JP2000269422A

JP2000269422A - 半導体装置

Info

Publication number: JP2000269422A
Application number: JP11068112A
Authority: JP
Inventors: Hiromi Furuya; 屋浩美古
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-03-15
Filing date: 1999-03-15
Publication date: 2000-09-29

Abstract

(57)【要約】【課題】抵抗素子の特性を劣化させることなく可及的
に高品質のキャパシタ絶縁膜を得ることを可能にする。【解決手段】不純物が添加された多結晶シリコン膜を
有する抵抗１７と、下部電極５ｂおよびキャパシタ絶縁
膜７ａを有するキャパシタと、各々が不純物が添加され
た多結晶シリコン膜を有するベース電極およびコレクタ
電極ならびにエミッタ電極を備えたバイポーラトランジ
スタと、を備え、前記抵抗の多結晶シリコン膜は前記キ
ャパシタ絶縁膜と同層となる層よりも上の層上に形成さ
れ、ベース電極およびコレクタ電極の多結晶シリコン膜
は前記抵抗の多結晶シリコン膜と同層となるように形成
されたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、抵抗およびキャパ
シタを有する半導体装置に関する。

【０００２】

【従来の技術】抵抗およびキャパシタを有する従来の半
導体装置の製造工程を図７および図８を参照して説明す
る。まず、シリコンからなる半導体基板２にトレンチを
形成し、このトレンチを絶縁膜４で埋込むことにより素
子分離を行う（図７（ａ）参照）。続いて上記半導体基
板２の表面にゲート酸化膜（図示せず）を形成した後、
このゲート酸化膜上に多結晶シリコンの膜５を形成し、
この多結晶シリコン膜５に不純物を添加し、拡散させ
る。続いて、上記多結晶シリコン膜５上にＷＳｉからな
る膜６を形成した後、異方性エッチングを用いてＷＳｉ
膜６および多結晶シリコン膜５、およびゲート酸化膜を
エッチングし、ゲート電極５ａ，６ａを形成する（図７
（ｂ）参照）。

【０００３】次に、バイポーラトランジスタ形成領域上
のみを覆う例えばフォトレジストからなるマスク（図示
せず）を形成し、ＭＯＳトランジスタ形成領域上に不純
物をイオン注入することにより、ソース領域１０ａおよ
びドレイン領域１０ｂを形成する（図７（ｃ）参照）。
そして上記マスクを除去した後、基板全面に絶縁膜１２
を形成し、この絶縁膜をパターニングし、バイポーラト
ランジスタ形成領域のみを開口し、シリコン基板表面を
露出する（図７（ｄ）参照）。続いて、不純物を添加し
ながら基板全面にエピタキシャル層１３を形成する（図
７（ｄ）参照）。その後、エピタキシャル層１３上に酸
化膜１４を形成し、この酸化膜を異方性エッチングを用
いてパターニングすることにより、バイポーラトランジ
スタのベース層形成領域上に上記酸化膜１４を残置する
（図７（ｄ）参照）。

【０００４】次に基板全面に多結晶シリコンからなる膜
を形成し、異方性エッチングを用いてパターニングする
ことにより、ベース電極１６ａ、コレクタ電極１６ｂ、
および抵抗１７を形成する（図７（ｅ）参照）。そして
これらのベース電極１６ａ、コレクタ電極１６ｂ、およ
び抵抗に各々不純物をイオン注入し、低抵抗化する（図
７（ｅ）参照）。

【０００５】次に基板全面に絶縁膜１８を形成する（図
７（ｆ）参照）。続いて、エミッタ形成領域上の絶縁膜
１８および多結晶シリコン膜１６ａを、異方性エッチン
グを用いて除去し、エミッタ形成領域上に開口を形成す
る（図７（ｇ）参照）。このとき、エピタキシャル層１
３上の酸化膜１４はエピタキシャル層１３を保護するエ
ッチングストッパとして働く。次いで、ＬＰＣＶＤ（Lo
w Pressure ChemicalVapor Deposition）法を用いて基
板全面に窒化膜を堆積した後、異方性エッチングを用い
ることにより、上記開口の側面に窒化膜からなる側壁２
０を形成する（図７（ｇ）参照）。その後、この側壁２
０をマスクにして上記開口の底部に露出している酸化膜
１４を除去する（図７（ｇ）参照）。

【０００６】次に基板全面に多結晶シリコン膜を形成
し、不純物を注入し、拡散させることによりベース電極
１６ａ下のエピタキシャル層１３からなるベース層内に
エミッタ層（図示せず）を形成した後、上記不純物の活
性化を行う。続いて上記多結晶シリコン膜をパターニン
グすることにより、エミッタ電極２２およびキャパシタ
の下部電極４１を形成する（図８（ａ）参照）。そし
て、ベース電極１６ａ上の絶縁膜１８を異方性エッチン
グを用いて除去した後、露出しているベース電極１６
ａ、エミッタ電極２２、およびキャパシタの下部電極４
１の表面にＴｉ膜をスパッタ法により形成し、熱処理す
ることによりシリサイド化し、シリサイド膜２４を形成
する（図８（ａ）参照）。

【０００７】次に、基板全面に層間絶縁膜２６を堆積
し、この層間絶縁膜２６を異方性エッチングを用いてパ
ターニングすることにより、キャパシタ形成領域にコン
タクトのための開口を形成する（図８（ｂ）参照）。こ
の開口の底部にはキャパシタの下部電極４１のシリサイ
ド２４からなる表面が露出している。続いて、基板全面
にＬＰＣＶＤ法を用いて窒化膜を堆積し、その後、Ｔｉ
／ＴｉＮからなる膜をスパッタ法により形成し、これら
の膜を、異方性エッチングを用いてパターニングするこ
とによりキャパシタ絶縁膜４５を形成する（図８（ｂ）
参照）。

【０００８】次に層間絶縁膜２６を更にパターニングし
てコンタクトを取るための開口を形成し、これらの開口
を埋め込むように基板全面に金属膜を堆積し、この金属
膜をパターニングすることにより金属電極３０，３２
ａ，３２ｂ，３４ａ，３４ｂ，３４ｃ，４６，４７を形
成し、半導体装置を完成する（図８（ｃ）参照）。

【０００９】

【発明が解決しようとする課題】上述の従来の半導体装
置においては、抵抗１７が形成された後にキャパシタ絶
縁膜４５が形成されている。一方抵抗１７の特性は活性
後の熱履歴に依存することが知られている。そして、従
来の半導体装置においては、キャパシタ絶縁膜４５はＬ
ＰＣＶＤ法によって形成されるため、上記抵抗１７もＬ
ＰＣＶＤ法の処理温度（例えば７８０℃）にさらされ
る。このため、抵抗１７を活性化するときに所望のシー
ト抵抗となるように例えば約１０００℃で熱処理して
も、後工程のＬＰＣＶＤ法の熱履歴を受けシート抵抗が
増大するという問題がある。

【００１０】一方シート抵抗の増大を防止するためにキ
ャパシタ絶縁膜４５を５００℃以下の温度で行うプラズ
マＣＶＤで形成することも考えられるが、プラズマＣＶ
Ｄで製成した窒化膜はＬＰＣＶＤで製成した窒化膜より
も品質的に劣るという問題がある。

【００１１】本発明は上記事情を考慮してなされたもの
であって、抵抗素子の特性を劣化させることなく、可及
的に高品質のキャパシタ絶縁膜を有する半導体装置を提
供することを目的とする。

【００１２】

【課題を解決するための手段】本発明による半導体装置
は、不純物が添加された多結晶シリコン膜を有する抵抗
と、下部電極およびキャパシタ絶縁膜を有するキャパシ
タと、各々が不純物が添加された多結晶シリコン膜を有
するベース電極およびコレクタ電極ならびにエミッタ電
極を備えたバイポーラトランジスタと、を備え、前記抵
抗の多結晶シリコン膜は前記キャパシタ絶縁膜と同層と
なる層よりも上の層上に形成され、前記ベース電極およ
びコレクタ電極の多結晶シリコン膜は前記抵抗の多結晶
シリコン膜と同層となるように形成したことを特徴とす
る。

【００１３】なお、前記キャパシタ絶縁膜上にシリサイ
ド層が形成されていても良い。

【００１４】なお、不純物が添加された多結晶シリコン
膜を有するゲート電極と、このゲート電極によって分離
されたソース領域およびドレイン領域とを有するＭＯＳ
トランジスタを備え、前記キャパシタの下部電極は不純
物が添加された多結晶シリコン膜を有し、この多結晶シ
リコン膜は前記ＭＯＳトランジスタのゲート電極の多結
晶シリコン膜と同層となるように構成されていても良
い。

【００１５】なお、前記ＭＯＳトランジスタのゲート電
極の側面には、前記キャパシタ絶縁膜と同一の材質から
側壁が形成されていても良い。

【００１６】

【発明の実施の形態】本発明による半導体装置の第１の
実施の形態を図１および図２を参照して説明する。図１
および図２は第１の実施の形態の半導体装置の製造工程
を示す断面図である。

【００１７】まず図１（ａ）に示すようにシリコンから
なる半導体基板２にトレンチを形成し、このトレンチを
絶縁膜４で埋込むことにより素子分離を行う。

【００１８】続いて基板全面にゲート酸化膜（図示せ
ず）を形成した後、図１（ｂ）に示すように多結晶シリ
コン膜５を形成し、この多結晶シリコン膜５に不純物を
添加する。そして多結晶シリコン膜５上にＷＳｉ膜６を
形成する（図１（ｂ）参照）。このＷＳｉ膜６上にＬＰ
ＣＶＤ法を用いて窒化膜７を形成する（図１（ｂ）参
照）。

【００１９】次に、異方性エッチングを用いてまず窒化
膜７をパターニングしてキャパシタ絶縁膜７ａを形成す
る（図１（ｃ）参照）。続いて異方性エッチングを用い
てＷＳｉ膜６および多結晶シリコン膜５をパターニング
してゲート電極５ａおよびキャパシタの下部電極５ｂを
形成する（図１（ｃ）参照）。

【００２０】次にＭＯＳトランジスタ形成領域に不純物
をイオン注入し、ソース領域１０ａおよびドレイン領域
１０ｂを形成する（図１（ｄ）参照）。続いて基板全面
に絶縁膜を形成し、パターニングすることにより、ＭＯ
Ｓトランジスタ形成領域およびキャパシタ形成領域を覆
うＭＯＳ保護膜１２を形成する（図１（ｅ）参照）。こ
のとき、バイポーラトランジスタ形成領域は基板表面が
露出している。その後、不純物を含ませながら基板全面
にエピタキシャル層１３を形成する（図１（ｅ）参
照）。そしてこのエピタキシャル層１３上に絶縁膜を形
成し、この絶縁膜を異方性エッチングを用いてパターニ
ングすることによりバイポーラトランジスタのベース層
形成領域上にのみ上記酸化膜１４を残置する（図１
（ｅ）参照）。

【００２１】次に基板全面に多結晶シリコン膜を形成
し、異方性エッチングを用いてパターニングすることに
よりベース電極１６ａ、コレクタ電極１６ｂ、および抵
抗１７を形成する（図１（ｆ）参照）。そしてベース電
極１６ａ、コレクタ電極１６ｂ、および抵抗１７に各々
不純物をイオン注入し、低抵抗化する。なおベース電極
１６ａとコレクタ電極１６ｂとは注入される不純物の導
電型は異なっている。その後、基板全面に絶縁膜１８を
形成する（図１（ｆ）参照）。

【００２２】次に、エミッタ形成領域上の絶縁膜１８お
よび多結晶シリコン膜１６ａを異方性エッチングを用い
てエミッタを形成するための開口部を形成する。このと
き開口部の底は絶縁膜１４が露出している。続いてＬＰ
ＣＶＤ法を用いて基板全面に窒化膜を堆積した後、異方
性エッチングを行うことにより、上記開口部の側面に上
記窒化膜からなる側壁２０を形成する（図２（ａ）参
照）。その後、更に異方性エッチングを用いることによ
り、上記開口部の底に露出している絶縁膜１４を除去す
る。次に、上記開口部を埋込むように基板全面に多結晶
シリコン膜を形成し、不純物を例えばイオン注入により
添加する。そしてこの不純物を拡散させることによりベ
ース電極１６ａ下のエピタキシャル層１３からなるベー
ス層内にエミッタ層（図示せず）を形成した後、上記不
純物の活性化を行う。このとき抵抗１７も活性化され、
所望の値となる。その後、上記多結晶シリコン膜をパタ
ーニングすることによりエミッタ電極２２を形成する
（図２（ａ）参照）。そして、ベース電極１６ａ上の絶
縁膜１８を異方性エッチングを用いて除去した後、基板
全面に高融点金属、例えばＴｉをスパッタ法を用いて堆
積し、熱処理することによりシリサイド化し、ベース電
極１６ａおよびエミッタ電極２２の表面にシリサイド膜
２４を形成する（図２（ａ）参照）。

【００２３】次にシリサイド化されないＴｉを除去した
後、図２（ｂ）に示すように基板全面に層間絶縁膜２６
を形成し、この層間絶縁膜２６をパターニングすること
により、キャパシタ絶縁膜７ａに接続するコンタクト孔
２７を開口する（図２（ｂ）参照）。

【００２４】次に図２（ｃ）に示すように更にキャパシ
タ下部電極５ｂ、抵抗１７、ソース領域１０ａ、ドレイ
ン領域１０ｂ、ベース電極１６ａ、コレクタ電極１６
ｂ、およびエミッタ電極２２とを各々コンタクトを取る
ためのコンタクト孔を形成した後、上記コンタクト孔を
埋込むように基板全面に金属膜を堆積する。そしてこの
金属膜をパターニングすることにより、キャパシタの下
部電極５ｂの引出し電極２８、キャパシタの上部電極２
９、抵抗１７の引出し電極３０、ソース電極３２ａ、ド
レイン電極３２ｂ、ベース電極１６ａの引出し電極３４
ａ、コレクタ電極１６ｂの引出し電極３４ｂ、およびエ
ミッタ電極２２の引出し電極３４ｃを形成する（図２
（ｃ）参照）。

【００２５】以上説明したように本実施の形態の半導体
装置によれば、抵抗１７がキャパシタ絶縁膜７ａよりも
上の層となるように形成されているため、キャパシタ絶
縁膜７ａがＬＰＣＶＤ法で形成されてもこのＬＰＣＶＤ
法の熱処理が抵抗素子１７の素子特性に悪影響を及ぼす
ことがない。これにより所望の素子特性が得られるとと
もに、高品質のキャパシタ絶縁膜を得ることができる。
また、抵抗１７はエミッタ領域の形成後に活性化され、
この活性化後には７００℃近辺の熱処理が行われないた
め、所望の抵抗素子特性を得ることができる。

【００２６】次に本発明による半導体装置の第２の実施
の形態を図３および図４を参照して説明する。図３およ
び図４は第２の実施の形態の半導体装置の製造工程を示
す断面図である。

【００２７】この第２の実施の形態の半導体装置は、Ｌ
ＰＣＶＤ法を用いて窒化膜７を形成するまでは第１の実
施の形態の場合と同様にして行う（図３（ａ），（ｂ）
参照）。その後、窒化膜７上にシリサイド層８を形成す
る（図３（ｂ）参照）。

【００２８】次に異方性エッチングを用いて、シリサイ
ド層８、窒化膜７をパターニングしてキャパシタ絶縁膜
７ａ，８ａを形成する（図３（ｃ）参照）。続いてＷＳ
ｉ膜６および多結晶シリコン膜５を異方性エッチングを
用いてパターニングすることにより、ゲート電極５ａお
よびキャパシタ下部電極５ｂを形成する（図３（ｄ）参
照）。その後、ＭＯＳトランジスタの形成領域にのみ不
純物をイオン注入してソース領域１０ａおよびドレイン
領域１０ｂを形成する（図３（ｄ）参照）。

【００２９】次に基板全面に絶縁膜を形成した後、パタ
ーニングを行い、ＭＯＳトランジスタ形成領域およびキ
ャパシタ形成領域を覆いかつバイポーラトランジスタ形
成領域が露出するＭＯＳ保護膜１２を形成する（図３
（ｅ）参照）。続いて不純物を含ませながら基板全面に
エピタキシャル層１３を形成する（図３（ｅ）参照）。
その後、エピタキシャル層１３上に絶縁膜を形成し、こ
の絶縁膜をパターニングすることにより、バイポーラト
ランジスタのベース層形成領域上に上記絶縁膜１４を残
置する（図３（ｅ）参照）。

【００３０】次に基板全面に多結晶シリコン膜を形成
し、異方性エッチングを用いてパターニングすることに
よりベース電極１６ａ、コレクタ電極１６ｂ、および抵
抗（図示せず）を形成する（図４（ａ）参照）。そして
これらのベース電極１６ａ、コレクタ電極１６ｂ、およ
び抵抗に各々不純物を添加し、低抵抗化する。続いて基
板全面に絶縁膜１８を形成した後、この絶縁膜１８およ
びベース電極１６ａを異方性エッチングを用いてパター
ニングすることにより、エミッタを形成するための開口
部を形成する。このとき開口部の底は絶縁膜１４が露出
している。続いてＬＰＣＶＤ法を用いて基板全面に窒化
膜を形成した後、異方性エッチングを行うことにより、
上記開口部の側面に窒化膜からなる側壁２０を形成する
（図４（ａ）参照）。その後、更に異方性エッチングを
用いることにより、上記開口部の底に露出している絶縁
膜１４を除去する（図４（ａ）参照）。次に上記開口部
を埋込むように基板全面に多結晶シリコン膜を形成し、
不純物を例えばイオン注入することにより添加する。そ
してこの不純物を拡散させることにより、ベース電極１
６ａ下のエピタキシャル層１３からなるベース層内にエ
ミッタ層（図示せず）を形成した後、上記不純物の活性
化を行う。このとき、図示しない抵抗層も活性化され、
所望の値となる。その後、上記多結晶シリコン膜をパタ
ーニングすることにより、エミッタ電極２２を形成する
（図４（ａ）参照）。そしてベース電極１６ａ上の絶縁
膜１８を異方性エッチングを用いて除去した後、基板全
面に高融点金属、例えばＴｉをスパッタ法を用いて堆積
し、熱処理することにより、シリサイド化し、ベース電
極１６ａおよびエミッタ電極２２の表面にシリサイド膜
２４を形成する（図４（ａ）参照）。

【００３１】次にシリサイド化されないＴｉを除去した
後、図４（ｂ）に示すように基板全面に層間絶縁膜２６
を形成し、この層間絶縁膜２６をパターニングすること
により、コンタクト孔を形成する。そしてこれらのコン
タクト孔を埋込むように基板全面に金属膜を堆積する。
そしてこの金属膜をパターニングすることにより、キャ
パシタの下部電極５ｂの引出し電極２８、キャパシタの
上部電極２９、ソース電極３２ａ、ドレイン電極３２
ｂ、ベース電極１６ａの引出し電極３４ａ、コレクタ電
極１６ｂの引出し電極３４ｂ、およびエミッタ電極２２
の引出し電極３４ｃを形成する（図４（ｂ）参照）。

【００３２】以上説明したように本実施の形態の半導体
装置によれば、抵抗（図示せず）がキャパシタ絶縁膜７
ａよりも上の層となるように形成されているため、抵抗
の活性化をキャパシタ絶縁膜の形成後に行うことが可能
となり、キャパシタ絶縁膜７ａがＬＰＣＶＤ法で形成さ
れても、抵抗素子の素子特性に悪影響を及ぼすことがな
い。これにより所望の抵抗素子特性が得られるととも
に、高品質のキャパシタ絶縁膜を得ることができる。

【００３３】またこの第２の実施の形態の半導体装置に
おいては、キャパシタ絶縁膜７ａ上にシリサイド膜８ａ
が形成されているため、キャパシタの下部電極および上
部電極用のコンタクト孔を同時に開孔することができ
る。

【００３４】次に本発明による半導体装置の第３の実施
の形態を図５および図６を参照して説明する。図５およ
び図６は第３の実施の形態の半導体装置の製造工程を示
す断面図である。

【００３５】この第３の実施の形態の半導体装置は、Ｗ
Ｓｉからなる膜６を形成するまでは、第１の実施の形態
の場合と同様にして行う（図５（ａ），（ｂ）参照）。
その後、異方性エッチングを用いてＷＳｉ膜６および多
結晶シリコン膜５をパターニングすることによりゲート
電極５ａおよびキャパシタ下部電極５ｂを形成する（図
５（ｃ）参照）。ＭＯＳトランジスタ形成領域に不純物
をイオン注入することにより、比較的浅いソース・ドレ
イン領域を形成する。続いて、基板全面にＬＰＣＶＤ法
を用いて窒化膜７を形成する（図５（ｃ）参照）。

【００３６】次に上記窒化膜７を異方性エッチングを用
いてパターニングすることにより、キャパシタ絶縁膜７
ａを形成するとともに、ゲート電極５ａの側面に窒化膜
からなる側壁７ｂを形成する（図５（ｄ）参照）。その
後、キャパシタ絶縁膜７ａ上にのみシリサイド層８を形
成する（図５（ｄ）参照）。続いてＭＯＳトランジスタ
形成領域に不純物をイオン注入することにより、比較的
深いソース領域１０ａおよびドレイン領域１０ｂを形成
する（図５（ｄ）参照）。

【００３７】次に基板全面に絶縁膜を形成した後、パタ
ーニングを行い、ＭＯＳトランジスタ形成領域およびキ
ャパシタ形成領域を覆いかつバイポーラトランジスタ形
成領域が露出するＭＯＳ保護膜１２を形成する（図５
（ｅ）参照）。続いて不純物を含ませながら基板全面に
エピタキシャル層１３を形成する（図５（ｅ）参照）。
その後、エピタキシャル層１３上に絶縁膜を形成し、こ
の絶縁膜をパターニングすることにより、バイポーラト
ランジスタのベース層形成領域上に上記絶縁膜１４を残
置する（図５（ｅ）参照）。

【００３８】次に基板全面に多結晶シリコン膜を形成
し、異方性エッチングを用いてパターニングすることに
よりベース電極１６ａ、コレクタ電極１６ｂ、および抵
抗１７を形成する（図５（ｆ）参照）。そしてこれらの
ベース電極１６ａ、コレクタ電極１６ｂ、および抵抗１
７に各々不純物を添加し、低抵抗化する。続いて基板全
面に絶縁膜１８を形成した後、この絶縁膜１８およびベ
ース電極１６ａを異方性エッチングを用いてパターニン
グすることにより、エミッタを形成するための開口部を
形成する（図６（ａ）参照）。このとき開口部の底は絶
縁膜１４が露出している。続いてＬＰＣＶＤ法を用いて
基板全面に窒化膜を形成した後、異方性エッチングを行
うことにより、上記開口部の側面に窒化膜からなる側壁
２０を形成する（図６（ａ）参照）。その後、更に異方
性エッチングを用いることにより、上記開口部の底に露
出している絶縁膜１４を除去する（図６（ａ）参照）。
次に上記開口部を埋込むように基板全面に多結晶シリコ
ン膜を形成し、不純物を例えばイオン注入することによ
り添加する。そしてこの不純物を拡散させることによ
り、ベース電極１６ａ下のエピタキシャル層１３からな
るベース層内にエミッタ層（図示せず）を形成した後、
上記不純物の活性化を行う。このとき、抵抗１７も活性
化され、所望の値となる。その後、上記多結晶シリコン
膜をパターニングすることにより、エミッタ電極２２を
形成する（図６（ａ）参照）。そしてベース電極１６ａ
上の絶縁膜１８を異方性エッチングを用いて除去した
後、基板全面に高融点金属、例えばＴｉをスパッタ法を
用いて堆積し、熱処理することにより、シリサイド化
し、ベース電極１６ａおよびエミッタ電極２２の表面に
シリサイド膜２４を形成する（図６（ａ）参照）。

【００３９】次にシリサイド化されないＴｉを除去した
後、図６（ｂ）に示すように基板全面に層間絶縁膜２６
を形成し、この層間絶縁膜２６をパターニングすること
により、コンタクト孔を形成する。そしてこれらのコン
タクト孔を埋込むように基板全面に金属膜を堆積する。
そしてこの金属膜をパターニングすることにより、キャ
パシタの下部電極５ｂの引出し電極２８、キャパシタの
上部電極２９、抵抗１７の引出し電極３０、ソース電極
３２ａ、ドレイン電極３２ｂ、ベース電極１６ａの引出
し電極３４ａ、コレクタ電極１６ｂの引出し電極３４
ｂ、およびエミッタ電極２２の引出し電極３４ｃを形成
する（図６（ｂ）参照）。

【００４０】以上説明したように本実施の形態の半導体
装置によれば、抵抗１７がキャパシタ絶縁膜７ａよりも
上の層となるように形成されているため、抵抗の活性化
をキャパシタ絶縁膜の形成後に行うことが可能となり、
キャパシタ絶縁膜７ａがＬＰＣＶＤ法で形成されても、
抵抗素子１７の素子特性に悪影響を及ぼすことがない。
これにより所望の抵抗素子特性が得られるとともに、高
品質のキャパシタ絶縁膜を得ることができる。

【００４１】またこの第３の実施の形態の半導体装置に
おいては、キャパシタ絶縁膜７ａ上にシリサイド膜８ａ
が形成されているため、キャパシタの下部電極および上
部電極用のコンタクトを同時に開孔することができる。

【００４２】また、この第３の実施の形態においては、
キャパシタ絶縁膜７ａと、ゲート電極５ａの側壁７ｂを
同じ膜から形成することができ、工程を短縮することが
できる。

【００４３】なお、上記第１乃至第３の実施の形態にお
いては、キャパシタ絶縁膜７ａとしてはＬＰＣＶＤ法に
よる窒化膜が用いられたが、７００℃前後の温度で形成
される材料の膜、例えばタンタルオキサイド等を用いて
も、同様の効果を得ることができる。

【００４４】

【発明の効果】以上、述べたように本発明によれば、抵
抗素子の特性を劣化させることなく、可及的に高品質の
キャパシタ絶縁膜を得ることができる。

【図面の簡単な説明】

【図１】本発明による半導体装置の第１の実施の形態の
製造工程を示す断面図。

【図２】本発明による半導体装置の第１の実施の形態の
製造工程を示す断面図。

【図３】本発明による半導体装置の第２の実施の形態の
製造工程を示す断面図。

【図４】本発明による半導体装置の第２の実施の形態の
製造工程を示す断面図。

【図５】本発明による半導体装置の第３の実施の形態の
製造工程を示す断面図。

【図６】本発明による半導体装置の第３の実施の形態の
製造工程を示す断面図。

【図７】従来の半導体装置の製造工程を示す断面図。

【図８】従来の半導体装置の製造工程を示す断面図。

【符号の説明】

２半導体基板４素子分離絶縁膜５多結晶シリコン膜５ａゲート電極５ｂキャパシタ下部電極６ＷＳｉ膜７窒化膜（ＬＰＣＶＤ法による）７ａキャパシタ絶縁膜８，２４シリサイド層８ａシリサイド膜１０ａソース領域１０ｂドレイン領域１２ＭＯＳ保護膜１３エピタキシャル層１４エッチングストッパ１６ａベース電極１６ｂコレクタ電極１７抵抗１８絶縁膜２０側壁２２エミッタ電極２６層間絶縁膜２７開口２８キャパシタ下部電極の引出し電極２９キャパシタ上部電極３０抵抗の引出し電極３２ａソース電極３２ｂドレイン電極３４ａベース電極の引出し電極３４ｂコレクタ電極の引出し電極３４ｃエミッタ電極の引出し電極

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8249 Ｆターム(参考） 5F038 AC05 AC15 AC18 AR09 EZ01 EZ11 EZ13 EZ14 EZ15 EZ20 5F048 AA00 AC07 AC10 BA01 BB05 BB08 BG13 CA03 CA06 CA13 CA15 5F082 AA40 BA05 BC03 BC13 BC15 DA03 DA09 DA10 EA12 EA22

Claims

【特許請求の範囲】

【請求項１】不純物が添加された多結晶シリコン膜を有
する抵抗と、下部電極およびキャパシタ絶縁膜を有するキャパシタ
と、各々が不純物が添加された多結晶シリコン膜を有するベ
ース電極およびコレクタ電極ならびにエミッタ電極を備
えたバイポーラトランジスタと、を備え、前記抵抗の多結晶シリコン膜は前記キャパシタ
絶縁膜と同層となる層よりも上の層上に形成され、前記
ベース電極およびコレクタ電極の多結晶シリコン膜は前
記抵抗の多結晶シリコン膜と同層となるように形成され
たことを特徴とする半導体装置。
【請求項２】前記キャパシタ絶縁膜上にシリサイド層が
形成されていることを特徴とする請求項１記載の半導体
装置。
【請求項３】不純物が添加された多結晶シリコン膜を有
するゲート電極と、このゲート電極によって分離された
ソース領域およびドレイン領域とを有するＭＯＳトラン
ジスタを備え、前記キャパシタの下部電極は不純物が添加された多結晶
シリコン膜を有し、この多結晶シリコン膜は前記ＭＯＳ
トランジスタのゲート電極の多結晶シリコン膜と同層と
なるように構成されたことを特徴とする請求項１乃至２
のいずれかに記載の半導体装置。
【請求項４】前記ＭＯＳトランジスタのゲート電極の側
面には、前記キャパシタ絶縁膜と同一の材質から側壁が
形成されていることを特徴とする請求項３記載の半導体
装置。