TW594909B - Semiconductor device and its manufacturing method - Google Patents
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Description
玖、發男ft明 (發明說明'巍敘¥':'奋明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 【發明所屬之技術領域】 本發明係關於一種半導體裝置以及其製造方法，特別是 一種關於具有雙極性電晶體的半導體裝置與其製造方法。 【習知技術】 半導體裝置尤其是具有雙極性電晶體者，係從雙極性電 晶體所具有之高負載驅動力、高速性以及低雜訊等特徵來 看’適用於類比電路設計者。 圖14係具有習知雙極性電晶體的半導體裝置之製造步騾 圖。在該例中，縱型的npn雙極性電晶體形成於矽的半導體 基板100上。 該半導體基板100係在p型的矽底層101上具有磊晶成長η 型的矽半導體層102的構成。 在底層101上形成有η型集極埋設區域103。 在半導體層 102表面利用 LOCOS (Local Oxidation of Silicon，矽 局部氧化）形成使雙極性電晶體的形成部與其他部分分離 的分離絕緣層104。 又，在其下方包圍雙極性電晶體的形成部，藉由離子佈 植形成有進行p - η接合的元件分離之元件分離區域105。 而且，在集極埋設區域103上方設置有切除一部份分離絕 緣層104的窗部，在該窗部下形成離子佈植有深入至集極埋 設區域103的深度之高濃度η型雜質的η型插入（Plug-in)區域 106。又，在該插入區域106表面形成有高濃度的集極取出區 域 107。 (2)594909
η型半導體層1〇2的一部份 在集極埋設區域1 〇3上形成以 構成的集極區域1〇8。 又，在基板100上係暫時全面性形成源自Si〇2之第！絕緣層 H)2的-部份，在該絕緣層m上穿設有開uinw，通過該開 口 mw進行雜質導人以形成集極高濃度區域1〇9。 然後，從該開口 111 w内路骗+ Μ ,, 円跨越在罘1絕緣層ill上，成膜有構 成真性基極區域與基極取Φ # 取出部的矽半導體層之基極半導體 層 112 〇
S基極半導體層112係暫時全面成膜，藉由微影之圖案蝕 刻，形成所需要的圖案。 又’这基極半導體層112在直接成膜於半導體基板⑽的表 面，亦即半導體層1〇2上的部分進行磊晶成長成膜為單結晶 層，形成於絕緣膜1Π上的部分成膜為多結晶層。 再者，覆盍基極半導體層112暫時全面形成si〇2之第2絕緣 膜113 ’在基極半導體層112上穿設有開口 ，通過該開口 進行雜質導入，形成集極部丨i 〇。
繼而，包含開口 113W内成膜有„型的矽半導體層之射極半 導體層114。 在該射極半導體層114中，藉由暫時全面成膜且進行微影 之圖案蝕刻，形成所需要的圖案。亦即，如第14圖所示， 在射極半導體層114的形成部上藉由光阻層的塗布、圖案曝 光、顯影使光阻層115形成目的之圖案。以該光阻層ιΐ5作為 蝕刻遮罩’對半導體層114進行蝕刻，在半導體層ιΐ4形成所 需要的圖案，亦即通過開口部113貿形成具有與基層半導體 (3)
層112的接合部及在開口部113 W的周緣部上跨越所需寬度之 延伸部114H的圖案。 然後，如第15圖所示，更以光阻層115作為蝕刻遮罩，以 多方性蝕刻蝕刻第2絕緣層113，使基極半導體層U2的射極 半導體層114之接a部以外的基極取出區域露出於外部。 此時，雖在射極半導體層n4的延伸部114h下和基極半導 月豆層112外端面上’形成殘留有第2絕緣層113的介在絕緣層 11351以及側壁113S2，惟對該絕緣層113進行蝕刻，係以可形 成後述金屬矽化物的方式，為確實使基極半導體層112的表 面露出，進行過分I虫刻。 然後’除去光阻115，在外部所露呈的基極半導體層H2 以及射極半導體層114上例如全面性濺鍍Ti、Co等金屬層， 再藉由熱處理僅使該金屬層直接被覆於半導體層112以及 114的部分上，藉由該金屬與Si的反應，如第μ圖所示，形 成低電阻的金屬碎化物層116。 繼而，全面性形成由BPSG(硼磷矽酸玻璃）等構成之平坦 化絕緣層117。 然後’在基極半導體層H2的基極取出部上、射極半導體 層114上的各金屬矽化物層U6上的平坦化絕緣層117、或是集 極取出區域107上的金屬矽化物層in以及絕緣層11丨上，分別 穿設接觸透孔118，在上述接觸透孔u8内充填有鎢（w)等導 電栓塞的電極，亦即基極119b、射極119E、集極U9C。如此 ，各電極119B、119E、119C分別與基極半導體層112的基極取 出部上以及射極半導體層114電阻接觸。另外，構成形成於 γ —化、’、巴、’彖層117上的配線或是電極的導電層與上 電極 119B、119E、119C接觸。 如此，構成以集極部11〇、基極半導體層ιΐ2及射極半 層114的基極以及射極區域的縱型雙極性作為電路元 开> 成的半導體積體電路裝置。 【發明所欲解決之課題】 、在具有上述習知的雙極性電晶體之半導體裝置及其 万法中’在伴隨著金屬矽化物層的形成時，於不正確 的位置形成金屬碎化物層，將導致無法獲得可靠性高 導體裝置。 首先’在上述之習知製造方法中，除去圖14所示的 半導體層112上的絕緣層113，如圖15所示，在使基極半 層112路出於外部的作業中，如上所述，為使基極半導 112上確貫露出至外部，必須對絕緣層I。進行過分蝕刻 &種過分#刻量—般設為相當於第2絕緣層113的厚 50%左右。 ° 過分#刻在第1及第2絕緣層113及111的膜厚選 提供限制。 亦即’若使上述的第1絕緣層U1增厚，則第2絕緣 的厚度必須變薄。 然而’增厚第1絕緣膜ηι的膜厚，使基極半導體層 開口 Uiw周緣部的段差變大，產生所謂此處應力之集 大的不良狀沉。 又’與此相反，當第2絕緣層113的膜厚變薄時，由 述各 導體 件而 製造 的目 的半 基極 導體 體層 〇 度之 定上 層113 112的 中變 於射 (5)
594909 極半導體層114的側壁i13si的高度變小，導致挾住該側壁 113S1而相對向的射極層114的延伸部U4H與基極半導體層η] 之間的寄生電容增大化，阻礙高速動作。 又，在圖16的構成中，藉由於基極及射極半導體層I〗2及 114上形成有金屬矽化物層116，可謀求上述構件之電極接觸 電阻的降低。然而，對於集極之電極取出，由於在其汲極 取出區域107上未形成金屬石夕化物層，故無法充分降低集極 之接觸電阻。 由於該汲極的接觸電阻係決定開始降低雙極性電晶體之 集極與射極間飽和電壓、或電流放大率即開始降低電 晶體的增益hFE之電流電容、遮斷頻率以及最大振動頻 率fmax之電流電容，故為提昇低電壓動作以及高驅動能力， 可望極力降低汲極的接觸電阻。 如此，在謀求集極的電阻降低化時，雖以將集極U9C設 為大的剖面積較佳，惟此時當集極的佔有面積變大時，將 導致因集積度下降、成本上昇、電晶體的寄生電容增加之 高頻特性的惡化等諸多不良狀況。 又，金屬矽化物係在上述之雙極性電晶體的基極半導體 層112的端緣上金屬層易殘留為縱軌狀，該金屬係在半導體 裝置的製造過程中剝離，例如產生元件間、或配線間的短 路。 這是因為圖16之習知構造，在射極半導體層114上其端面 直接覆著金屬層，在全部的表面上雖形成金屬石夕化物層ιι6 ’惟在基極半導體層112上之端面存在有以絕緣層ιι3構成之 -10- 594909 ⑹ 侧壁113S2，且形成段差，故金屬層從基極半導體層ιΐ2的端 緣肩部跨越段差，使金屬層易殘留為縱執狀，此如上所述 ，成為剝璃且短路的原因，導致產率降低、信賴性降低等。 在本發明中，於具有雙極性電晶體的半導體裝置以及其 製造方法中’謀求避免上述不良狀況。 【用以解決課題之方案】 本發明之半導體裝置，係在半導體基板上形成有雙極性 電晶體者，在其半導體基板上形成集極區域，在半導體基 板表面上之集極區域形成具有第丨開口之第丨絕緣層，$二 半導體層係透過第1開口與集極區域相接而形成，該基極半 導體層係以其端緣延伸在第丨絕緣層上的方式跨越第1絕緣 層而形成。 ' > 繼而，在基極半導體層的特定區域上形成射極半導體層 ，在第i絕緣層上形成有覆蓋基極半導體層的端缘π成03^1 絕緣層，且使基極半導體層之射極半導體層的接觸部開放 之第2開口；以及使基極半導體層的基極取出部開放的第3 開口。 在藉由射極半導體層的接觸部盘第 ”矛J闹口内所開放的基 極半導體層表面形成金屬矽化物層之構成。 又，.本發明之^導體裝置的製造方法，係在半導體基板 上开〉成雙極性電晶體者，其特件六、人 士 特徵在於具有以下步驟：在半 :體基板上形成集極區域之步驟；在半導體基板表面形成 第1絕緣層之步驟，在該第1噔竣屉 、心緣層的集極區域上形成第i 開口的步驟；透過第1開口鱼焦 /、集極區域相接，形成跨接在第 Ί1- 594909 1絕緣層上的基極半導體層之步驟；在第"邑緣層及基極半 導體層上形成S 2絕緣層之步驟；在該S 2絕緣層的基極半 導體層上的射極區域之形成部上形成第2開口的步驟；透過 孩第2開口與基極半導體層相接，形成跨接在第2絕緣層上 的射極半導體層之步驟；殘留覆蓋第2絕緣層的基極半導體 s勺场彖之部刀，在基極取出區域上形成第3開口之步驟； 以及在射極區域表面與通過第3開口所露出的基極半導體 層表面上形成金屬矽化物層之步驟。 【發明之實施形態】 ㈣顯示本發明具有雙極性電晶體之半導體積體電路 裝置的貫施形態例之主要部分剖視圖。 圖1係在半導體基板i上形成npn型的縱型雙極性础 之矽半導體積體電路之例。 日曰 =半導體裝置巾’半導體基板型的Si半導體底層u 上π日曰成長形成η型之Si半導體層12 〇 在該半導體基板！上形成集極區域13，此時，在半導體基 板1表面亦即在該半導體層12表面上形成有例如以 之第！絕緣層Μ該第i絕緣層31係在集極區域13上形成有第i 開口 5卜 然後，例如由包含Si或SiGe組成的Si之丰道丄 ， 卞夺姐組成，形成 構成真性基極區域與基極取出部之基極触 丁子姐滑14B 〇 S基極半導體層14B係以其端緣延伸於望 甲於罘1絕緣層31上的 方式跨越在第1絕緣層31上而形成。 又’在基極半導體層14B限定地形成有播a a 机百構成包含Si或Si之 -12-
⑻ 射極區域的射極半導體層14E。 然後’在第1絕緣層31上覆蓋基極半導體層14B的第1絕緣 層31上的端緣形成有第2絕緣層32,且在該第2絕緣層32上形 成有使基極半導體層14B的基極取出部之接觸部開放的第3 開口 53以及使孩基極半導體層14]B相對於射極半導體層i4e 之接觸部開放的第2開口 52。 系k而，在射極半導體層14E表面與第3開口 53内的基極半導 體層14B表面形成有金屬矽化物層15。 參照圖2至圖5詳細說明本發明的半導體裝置與本發明的 半導體裝置的製造方法之一例。 如圖2A所示，在該例中，準備p型的單結晶以半導體底層 11，在其一王面上磊晶成長n型的Si半導體層12，以構成^ 半導體基板1。 底層11係在集極區域的形成部下導入高濃度^型雜質形 成η型的集極埋設區域16。 在半導體基板1表面即半導體層12上，形成有使雙極性電 晶體的形成部與其他部分分離的分離絕緣層17。該分離絕 緣層17的形成，首先例如在其形成部形成凹部，在該凹部 内可藉由對半導體層12進行局部性熱氧化之所謂L〇c〇s (Local Oxidation of Silicon)而形成。 又，於其下方包圍雙極性電晶體的形成部，藉由離子佈 植形成用以進行pn接合的元件分離之元件分離區域18。 又，分離絕緣層17在該分離絕緣層17形成之際，在位於集 極埋設區域16的上方位置，離子佈植深至集極埋設區域16 (9)
594909 的深度之η型雜質的高濃度n型插入（plug—in)區域i9。又，在 該插入區域19表面例如以離子佈植形成有n型的高雜質濃 度之集極取出區域20。 如此，在形成有分離絕緣層17等的半導體基板丨表面上， 如圖2B所示’形成形成有第1開口 51之第1絕緣層31。 該第1絕緣層31係例如藉由CVD法（化學氣相成長法）等使 Si〇2全面成膜，並於其上塗布光阻層23,進行圖案曝光、顯 影，並JL在第1開口 51的形成部形成開口 23W，通過該開口 23 W，對第1絕緣層31進行姓刻，穿設第1開口 5 i。 然後’通過該光阻層23的開口 23W以及第1開口 51，離子 佈植η型雜質，以形成集極高濃度區域21。 如圖3Α所示，形成基極半導體層14β。 首先該基極半導體層14B係跨越在第1絕緣層3丨上，使半 導體層14B暫時全面性蟲晶成長。此時，通過開口 η而在羞 晶成長的單結晶Si半導體層12所成膜的部分上形成單結晶 層，在成膜於絕緣層31上的部分上成膜為多結晶半導體層。 然後，藉由微影圖案化該全面形成的基極半導體層14B , 形成於構成真性基極與基極取出部的圖案上，至少形成於 第1開口 51内與跨越該開口 5 1外的第1絕緣層3 1之圖案。 繼而’雖未圖示，藉由CVD法等形成以Si02構成的第2絕 、象層32暫時全面覆蓋基極半導體層14B，再利用微影進行圖 ’使第2開口 52形成於在第1開口 51上與集極高濃度區 域21相對的位置上。亦即形成光阻層24，在第2開口 52的形 “上形成開口 24W，通過該開口 24W形成第2開口 52。 -14- 594909
(ίο) 該第2開口 52最後成為與所形成的雙極性電晶體的射極 接合對應的面積及位置。 再者，通過上述開口 24W以及第2開口 52，以所需的能源 橫切基極半導體層14B並佈植η型雜質，在集極區域13的集 極高濃度區域21上形成集極動作區域22。 繼而，如圖3Β所示，除去圖3Α所示的光阻層24，通過第2 開口 52與基極半導體層14Β接觸，暫時全面性成膜由多結晶 矽構成的射極半導體層14Ε。 然後，在該射極半導體層14Ε上形成光阻層25。該光阻層 25係包含與最後形成的雙極性電晶體的射極接合相對應之 面積及位置，亦即具有大於包含最後形成的射極半導體層 之大小的大面積圖案，而且，從基極半導體層14Β的端緣上 橫跨外側的部分上無光阻層25的圖案。 如圖4Α所示，以圖3Β所示的光阻層25設為遮罩，進行對 於射極半導體層14Ε的圖案蝕刻，除去光阻層24。 如圖4Β所示，形成所需之光阻層26的圖案。 該光阻層26係形成於射極半導體層14Ε上的第2開口 52上 與其周邊部上，在其外周例如穿設有環狀的開口 26Wi，更 在集極區出區域20上形成有開口 26W2之圖案。環狀開口 26Wi 係藉由光阻層26覆蓋基極半導體層14B端緣之方式，進行其 大小及位置的選取。 然後，以該光阻層26做為遮罩，對射極半導體層14E進行 蝕刻。 繼而，如圖5A所示，以光阻層26作為遮罩，通過開口 26Wi -15- 姓刻除去露呈左外却 Μ 去1 口勺弟2絕緣層32，如圖5Β所示，形店 使基極半導體居〗6 y成 " 基極取出部露出至外部的第3開口 53 ’通過開口 26W，，斟犯★ 1 Μ 方的第〗絕緣層31進行：：較露呈在外部的第2絕緣層32下 的第4開口 54。 心形成使集極取出部露出至外部 如此’所形成的射極半導體層14Ε係在第2開口 52内與其外 ί'〗上跨越所而的寬度形成有突出延伸的延伸部1砸，在該 =伸邵14ΕΗ下形成有介存於第丨開口 52與第3開口 53之間的X 罘2絕緣層32構成的介存絕緣層32sw。 .如圖5B所示’除去光阻層％，全面性覆著形成並進行與 半導fla化„而形成之金屬硬化物層的丁1、&等熱處理。如 此’僅於直接露呈料部的射極半導體層14£、分別透過開 口 53及54露出至外部的基極半導體層MB的基極取出部上、 及集極取出區域20上’產生Si與金屬的反應，選擇性形成金 屬矽化物層15。 然後，蚀刻除去尚未矽化的金屬。 此時，基極半導體層14B的端部以第2絕緣層32覆蓋，避 免產生開頭所述的金屬縱軌之情事。 然後，如圖1所示，例如全面性形成以BPSG (硼磷矽酸玻 璃）等構成之平坦化絕緣層27。 在基極半導體層14B的基極取出區域上、射極半導體層 14E上、集極取出區域20上的各金屬矽化物層15上的平坦化 絕緣層27上穿設接觸透孔28，在上述接觸透孔28内使以週知 的方法充填形成鎢（W)之導電栓塞的基極29B、射極29E、集 594909 <、、、、以，於"，、Ά 一」Ί (12) 發明說明後頁] 極29C接觸。又，構成形成於上述基極29B、射極29E、集極 29C、平坦化絕緣層27上的配線或電極之導電層30係電性接 觸。 如此，構成有一種以縱型的雙極性電晶體作為電路元件 而形成之半導體積體電路裝置。 此外，上述的基極半導體層14B及射極半導體層14E係分 別在其成膜時，可形成摻雜有p型及η型雜質的半導體層， 且於成膜後，進行各型雜質的離子佈植，亦可分別作為η 型及ρ型的半導體層。 在上述例中，於射極半導體層14Ε的全面上雖進行金屬矽 化物層15的形成，惟在該金屬碎化物層15形成時，產生穿透 射極、基極接合的突出（spike)，雖未破壞接合，但亦有產生 漏洩之慮，可採用在射極半導體層14E表面形成阻止金屬矽 化物的碎化阻止膜之方法。 參照圖6至圖8詳細說明此時的製造方法之一例。 此時，可採用在上述圖2A至2B及圖3A所說明的相同步驟 。繼而，如圖6所示，與圖3B所說明的一樣，在全面性形成 射極半導體層14E之後，更於其上全面性形成例如以8丨02等 絕緣膜構成的矽化物阻止膜33。 然後，在矽化物阻止膜33上形成與圖3B所說明者相同之 光阻層25。 以該光阻層25作為遮罩，如圖7A所示，蝕刻矽化阻止膜 33與射極半導體層14E。 繼而，與圖4B所說明者相同，如圖7B所示，進行光阻層 -17- 594909
(13) 26的形成與蝕刻。 如圖8A及圖8B所示，與圖5A及圖5B相同，進行以光阻層 26作為遮罩之蝕刻及光阻層26的除去以及金屬矽化物層^ 的形成。 然後，如圖9所7F，在射極半導體層14E上穿設接觸透孔 28之際，亦除去矽化阻止膜33 ,使射極29E與射極半導體層 14E接觸。
根據該製造万法，在形成金屬矽化物層15時，因在射極 半導體層14E表面上形成矽化阻止膜％，故至少在射極半導 體層14E的射極、基極接合的形成部上不形成金屬矽化物層 15，故可避免產生突出。 此外，在圖6至圖9中，與圖丨至圖5相對應之處附加相同 符號，並省略重複說明。 ，
根據上述之製造方法，包含較基極半導體層i4B的射極半 導體層14E所接觸而形成有射極接合部的區域（亦即真性基 極區域）更外側處之基極取出區域部的外側基極區域之金 屬矽化物層15，由於係利用射極半導體層14£之限定而形成 ’因此該基極半導體層之金屬矽化物層係相當接近真性基 極區域，並進行自行整合。藉此，可謀求基極電阻的降低 化，改善雜訊特性、提昇最大動作頻率〖mu。 上述本發明足雙極性電晶體係藉由第2絕緣層％覆蓋基 極半導體層14B的端部，藉以有效迴避因金屬縱軌的產生導 文砬路事故的產生’可謀求產率的提昇、信賴性的提昇。 即使在集極取出區域 又，根據上述本發明的製造方法 -18· (14)
上亦不需經過特別的製诰去 步驟，在形成射極及基極之金屬 石夕化物層的同時可形成全屬 风兔屬硬化物，藉由於該集極形成有 金屬矽化物層，可充分隆你 降低木極的接觸電阻。藉此，可謀 求開頭所述之集極、射極間 、 珩枝間飽和電壓VCE(sat)或開始降低電流 放大率hFE之電流電容、最大 ^ 取大返斷頻率數fTmax及最大振動頻 率'_的改善：低電壓動作以及高驅動能力化的改善。、 ，又，由於藉由集極的接觸電阻的降低化，可縮小集極的
、]面知&可謀求電晶體的提昇、價格的提昇、電晶體的 寄生電容增加之高頻特性的惡化等之改善。 ^ 藉由如上所述之以SiGe構成基極半導體層14B，可 謀求高頻特性之提昇。 在圖1及圖2至圖5中，雖在半導體基板丨上僅顯示形成雙 極性電晶體的部分，惟在實際的半導體積體電路中，除了 上述磊晶成長之基極及射極之雙極性電晶體以外，在共同 的半導體基板i上使各種電路元件平且彼此至少以共同 的製造步驟同時形成一部份的構成。
刑例如，如圖10顯示之概略剖面圖所示，可構成基極擴散 型之雙極性電晶體TR。在圖10中，與圖i相對應的部分附加 相同符號，上述對應部分的形成方法係與圖1至圖5所說明 <相對應各部同時形成，並省略重複說明。 此時，在半導體基板1的半導體層12上藉由選擇性離子佈 植及擴散’例如藉由p型雜質的擴散形成位於真性基極區域 71及其外側位置的基極取出區域72。 然後’在各射極半導體層14e、基極取出區域72及集極取 -19- 594909 (15) X·、 / S ^ 發明說_讀 出區域20上，以圖1的金屬矽化物層15的形成步騾分別形成 相同的金屬石夕化物層15。 在形成有上述金屬矽化物層15的射極半導體層14e、基極 取出區域72及集極取出區域20上，進行與圖1相同之平坦化 絕緣層27所穿設的接觸透孔28的形成以及進行與各電極29E 、29B、29C的接觸。
又，如圖11所示，可在共同的半導體基板1上形成互補型 場效電晶體（係所謂的CMOS)CMIS之構成。在該例中，構成 該互補型場效電晶體之p通道場效電晶體pMIS及η通道場效 電晶體nMIS的低濃度汲極區域，作為形成於閘極部側之所 謂 LDD (Lightly Doped Drain)型構成。 即使在該情況下，在圖11中，與圖1對應的部分上附加相 同符號。上述對應部分的形成方法係可與圖1至圖5所說明 的各部同時形成，並省略其重複說明。 上述pMIS及nMIS基本上係可以一般的形成方法形成，惟 其一部份，以圖1至圖5所說明的作業步驟及圖6所說明的作 業，可共同同時形成。 在該例中，在pMIS及nMIS的各形成部上分別形成有η型井 區域73及ρ型井區域74。 在pMIS及nMIS的各閘極部係例如在以Si02、SiN等構成的閘 極絕緣層75之上，分別形成有由多結晶Si構成的閘極76。然 後，以上述閘極部作為遮罩，分別以ρ型及η型之低濃度進 行雜質導入，可形成低濃度源極及汲極區域。 又，pMIS的源極及集極區域77a及77d，係例如以與圖10之 -20- (16)
594909 基極取出區域72相同的步驟形成。 然後，即使在該情況下，與圖1的金屬石夕化物層15之形成 樣在各源極及汲極區域上形成金屬矽化物層15，通過 平坦化絕緣層2所穿設的各垃y 1谷接觸透孔28，使各源極、汲極29sp 、29dp、29sn及 29sp接觸。 又，圖12係在藉由半導體層電阻層8〇構成半導體電阻元件 R作為其他電路元件之情況，在該圖8中與圖1至圖5相對應 ，或與其一樣形成的部分附註相同符號，並省略重複說明。 然而在咸情況下，藉由底層的絕緣層3 1β1與上層的絕緣 層31-2將第1絕緣層31一分為二而形成時，此時，即使在圖i 的構成中’亦將其第1絕緣層31設為底層及上層的雙層構造。 然後’在？5情況下，在分離絕緣層17上形成以si〇2等構成 的底層絕緣層31-1，利用CVD法等於其上形成si多結晶半導 體層’藉由離子佈植等設定特定的電阻率，藉由微影將其 圖案化為所需的圖案，以形成半導體電阻層。 繼而’形成上述的第2絕緣層32，在圖1之第4開口 54形成 之同時’例如在半導體電阻層80的兩端上之第1及第2絕緣 層31及32形成接觸開口 81。然後，通過該開口 81，藉由與露 呈的半導體電阻層8〇的Si反應，進行上述金屬矽化物層15的 形成。 然後，在形成圖12之半導體電阻80的同時，在各開口 81 上形成接觸透孔28，分別以與圖1的各電極29E等相同的步驟 形成電極29A及29B。如此，形成目的之電阻元件R。 又’圖13係在構成半導體電容元件C作為其他電路元件的 -21 -
⑼ 八U下在圖13中與圖1至圖5相對應或與其同時形成的部 分上，附註相同符號，並省略重複說明。 ★此時在半導體基板1的半導體層12上，例如與圖1的接 觸兒極取出區域20同時，形成構成一側電極的第1半導體電 極區域91，並於甘 、；/、上例如形成由Si3N4構成的介電體層93，於 /、上形成有構成相對電極之例如上述半導體層80之電極半 導體層92。 對於第2繞緣層32，分別在電極半體層92上與電極半導體 區域91上，例如與圖1之第3開口及第4開口同樣，穿設有開 口 94與複數個開口 95。 然後，通過上述透孔94及95，形成與圖丨之金屬矽化物Η 一樣之金屬>5夕化物層15。 繼之，在基板1上全面性形成的平坦化絕緣層”上，與圖 1的接觸透孔28—樣，形成分別與開口 95連通的接觸透孔28 以及與開口 94連通的複數接觸透孔28，與圖i之電極29e相同 ，透過上述透孔28使第1電極291與292接觸。 在上述複數個電極291之間、電極292之間，例如藉由導電 層3 〇彼此互相電性連接，俾使在上述電極間形成電容。 如上所述，根據本發明裝置及製造方法，在各電極導出 部上確實形成金屬矽化物層15。 此外，本發明之半導體裝置及製造方法係不限定於上述 實施形態及例示者，例如亦可將各n型及p型的各導電刑設 為逆導電型之構成，或是根據目的之半導體積體電路的構 成，依據本發明之構成進行種種變更。 -22- 594909
(18) 【發明之功效】 根據上述之本發明，可獲得一種將目的之金屬矽化物層 正確形成於目的位置之可靠度優良的半導體裝置。 又，本發明的雙極性電晶體，係藉由第2絕緣層％覆蓋基 極半導體層14B的端部，可有效避免金屬縱軌的產生而引起 短路，以謀求產率之提昇、可靠度的提昇。 根據本發明，即使在集極取出區域上亦不需進行特別的 製造步驟，在形成射極及基極之金屬化物層的同時，可形 成金屬矽化物，藉由於該集極形成金屬矽化物層，可充分 降低集極之接觸電ρ且。藉此’開頭所述的集極、射極間飽 和電壓vCE(sa0或電流放大率hFE開始降低之電流電容、遮斷頻 率fTmax及最大振動頻率fmax的改善、低電壓動作及高驅動能 力化的改善。 又藉由降低集極的接觸電阻’因為可縮小集極的剖面 積’故可謀求集積度的上升、成本的上升、電晶體的寄生 電容增加之高頻特性的惡化等之改善。 再者，根據上述的製造方法，如上所述，由於基極半導鲁 g '金屬矽化物層係藉由射極半導體層予以限定而形成 ’因此可使該基極半導體層之金屬石夕化物層極接近真性基 極區域’並形成自行整合’可謀求基極電阻的降低，並改. 善雜訊特性、提I最大動作頻率fmax。 · 根據本發明’應避免開頭所述的過分触刻之不良狀 :精由避免使介存於射極半導體層的延伸部下之絕緣層 可防止寄生電容的增大、與隨之而來的高速 -23 - 594909
(19) 性阻礙等，根據本發明之構造及製造方法，可達到相當多 的功效。 【圖式之簡要說明】 圖1係半導體裝置之一例的主要部分剖視圖。 圖2A及B係本發明半導體裝置的製造方法一例的各步驟 概略剖視圖。 圖3A及B係本發明半導體裝置的製造方法一例的各步驟 概略剖視圖。 圖4A及B係本發明半導體裝置的製造方法一例的各步驟 概略剖視圖。 圖5A及B係本發明半導體裝置的製造方法一例的各步驟 概略剖視圖。 圖6係本發明半導體裝置的製造方法其他例的一步驟概 略剖視圖。 圖7A及B係本發明半導體裝置的製造方法之另一例的各 步驟概略剖視圖。 圖8A及B係本發明半導體裝置的製造方法之另一例的各 步驟概略剖視圖。 圖9係半導體裝置其他例的概略剖視圖。 圖10係本發明半導體裝置一例的其他電路元件之概略剖 視圖。 圖11係本發明半導體裝置一例的其他電路元件之概略剖 視圖。 圖12係本發明半導體裝置一例的其他電路元件之概略剖 -24- 594909
(20) 視圖。 圖13係本發明半導體裝置一例的其他電路元件之概略剖 視圖。 圖14係具有習知之雙極性電晶體的半導體裝置之製造步 驟圖。 圖15係具有習知之雙極性電晶體的半導體裝置之製造步 驟圖。 圖16係具有習知之雙極性電晶體的半導體裝置之概略剖 面圖。 【圖式代表符號說明】 1 半導體基板 12 半導體底層 13 集極區域 14B 基極半導體層 14E，14e 射極半導體層 15 金屬矽化物層 16 集極埋設區域 17 分離絕緣層 18 元件分離區域 19 插入區域 20 集極取出區域 21 集極高濃度區域 22 集極動作區域 23 、 24 、 25 > 26 光阻層 594909 (21) 29B 電極 29C 電極 29E 電極 23W、24W ，開口 51 至 54 第1至第4開口 27 平坦化絕緣層 28 接觸透孔 30 導電層 31 第1絕緣層 32 第2絕緣層 33 矽化阻止膜 51 第1開口 52 第2開口 53 第3開口 54 第4開口 71 真性基極區域 72 基極取出區域 73、74 井區域 75s 源極區域 75d 汲極 75 閘極絕緣層 76 閘極（半導體層） 77s 、 78s 源極區域 77d 、 78d 汲極區域
-26- 594909 (22) 80 半導體電阻層 81 開π 91 電極半導體區域 92 電極半導體層 93 介電體層 100 半導體基板 101 半導體底層 102 半導體層 103 集極埋設區域 104 分離絕緣層 105 元件分離區域 106 插入區域 107 集極取出區域 108 集極區域 109 高濃度集極區域 110 集極部 111、 113 絕緣層 111W 、113W 開口 112 基極半導體層 114 射極半導體層 115 光阻層 116 金屬碎化物層 117 平坦化絕緣層 118 接觸透孔
-27- 594909 (23) 119C 集極 119B 基極 119E 射極 120 導電層 291 第1電極 292 第2電極 涵:麵
-28-
Claims (1)
- 第091119247號專利申請案 中文申請專利範圍替換本(93年2月） 拾、申請專利範圍 1 · ' 一種半導體裝置’係在半壤两曲 ο 牛導體基板上形成有雙極性兩曰 體者，其特徵在於： ％日曰 在上述半導體基板上形成有集極區域， 在上述半導體基板表面之 取四<上逑集極區域上形成 1開口之第1絕緣層， $ 弟 基極半導體層係透過上 接而形成， …開口與上述集極區域相 該基極半導體層係以其端緣延伸在上述第ug緣芦上 的万式跨越第1絕緣層而形成， 玲 在上述基極半導體層的特 评疋£域上形成有射極半導體 層， 在上述第1絕緣層上形，古· 有·覆π上述基極半導體層的 端緣而形成之第2絕緣層，以爲冰丄 义及相對上述基極半導體層使 射極半導體層的接觸部開放之 ^ j双芡罘2開口，以及使上述基極 半導體層的基極取出部開放的第3開口， 在上述第3開口内的上被t 4 上述基極+導體層表面上形成有 金屬矽化物層。 2.如申凊專利範圍第1項之本填 、<牛導體裝置，其中在上述射極半 導體層表面上形成有金屬矽化物層。 ;·如申請專利範圍第丨項之半導體裝置，其中在上述半導體 基板上形成有集極取出區域，在該基極取出區域上的上 述第1及第2絕緣層上开彡&古贫1日日 〇 尽上化成有罘4開口 ，在面臨該第4開口 内的上述集極取出區域矣 次表面上形成有金屬矽化物層。 4 ·如申專利範圍第 板上形成有上述 上述金屬矽化物 電極取出部。 1項之半導體裝置，其中在上述半導體基 雙極性電晶體與其他半導體電路元件， 層亦形成於上述其他半導體電路元件的 5. : I請專利範圍第3項之半導體裝置，其中上述其他半導 租電路兀件為電容元件、電阻元件、互補型場效電晶體 、具有源自選擇性擴散的基極之電晶體中之至少一者。 6. 如申請專利範圍第】項之半導體裝置，其中上述基極半導 體層係以SiGe層構成。 種半導姐裝置的製造方法，該半導體裝置係在半導體 基板上形成有雙極性電晶體，並形成有金屬石夕化物層者 ’其特徵在於具有以下步驟： 在上述半導體基板上形成集極區域之步驟； 在上述半導體基板表面形成第丨絕緣層之步驟； 在該第i絕緣層的上述集極區域上形成第i開口^步驟· ”透過該第！開口與上述集極區域相接，形成跨接在上述 第1絕緣層上的基極半導體層之步驟； 在上述第1絕緣層及上述基極丰導髀 層之步驟，· +導虹層上形成第2絕緣 在該第2絕緣層的上述基極半 形成部上形成第2開口的步驟； 導體層上的射極區 域之 透過該第2開口與上述基極半導體層相 上 ^ %成跨接名 述第2絕緣層上的射極半導體層之步驟； 5 # 殘留上述第2絕緣層的覆蓋上述基極半 ♦租層的端緣 594909在基極取出區域上形成第3開 Jr y ^ χ <步驟；以及 处射極區域表面與通過上述第3 述基極丰導蝴r @本二 所露出的上 k丞让牛導體層表面上形成金屬矽化物 Q 絲、丄…苦从 曰 < 步驟〇 •一 +導髂裝置的製造方法，該半導體裝 A h ^ ^ ^ 4T 裝置係在半導體 土板上形成有雙極性電晶體，並形成 ，其牿料卢认目女 至屬砂化物層者 兵狩欲在於具有以下步驟： 在上述半導體基板形成集極區域之步.驟； 形成集極取出區域之步驟； 在上述半導體基板表面形成第1絕緣層之步賢 在該第1絕緣層的上述集極區域上形成 π i閉口的步驟； 透過該第1開口與上述集極區域相接 第 士成跨接在上述 1絕緣層上的基極半導體層之步驟； 上形成第2絕緣 在上述第1絕緣層及上述基極半導體層 層之步驟； 形成部形成第2開口的步驟； 形成具有包含透過該第2開口與上述基極半導體 接’最後形成跨接在上述第2絕緣層上的射極半導體 大小之面積，且較在上述基極半導體層最後形成金^ 物層之區域的外緣部位限定於偏内側之射極半導體層 驟； 殘留上述第2絕緣層的覆蓋上述基極半導體層的端緣 之部分，在上述基極取出區域上與上述集極取出區域 形成第3開口以及第4開口之步驟；以及594909 在上述射極區域表面與通過上述第3開口及第4開口所 露出的上述基極半導體層表面以及上述集極取出區域上 ，形成金屬矽化物層之步驟。 9 .種半導體裝置的製造方法，該半導體裝置係在半導體 基板上形成有雙極性電晶體’並形成有金屬矽化物層者 ’其特徵在於具有以下步驟： 在上述半導體基板形成集極區域之步驟； 形成集極電極取出區域之步驟； 在上述半導體基板表面形成第1絕緣層之步驟； 在該第1絕緣層的上述集極區域上形成第丨開口的步 驟； 形成透過該第i開口與上述集極區域相接，且跨接在上 述第1絕緣層上的基極半導體層之步驟； 在上述第1絕緣層及上述基極半導體層上形成第2絕緣 層之步驟， 在該第2絕緣層的上述基極半導體層上的射極區域之 形成部形成第2開口的步驟； 形成具有包含透過該第2開口與上述基極半導體層相 接’最後形成跨接在上述第2絕緣層上的射極半導體層的 大小之面積，且在較在上述基極半導體層最終形成金屬 矽化物層又區域的外緣部位偏内側之特定區域的射極半 導體層之步驟； 上述第2絕緣層的上述基極取出區域上與上述集極取 出區域上形成第3開口以及第4開口之步驟；以及594909 在上述射極區域表面與通過上述第3開口及第4開口所 露出的上述基極半導體層表面以及上述集極取出區域上 ，形成金屬碎化物層之步驟。 10. 如申請專利範圍第7、8或9項之半導體裝置的製造方法， 其中射極半導體層係至少在最後形成的射極區域形成部 中導入雜質所構成。 11. 如申請專利範圍第7、8或9項之半導體裝置的製造方法， 其中上述射極半導體層係在該射極半導體層成膜時，由 摻雜有雜質的半導體層所構成。 12. 如申請專利範圍第7、8或9項之半導體裝置的製造方法， 其係具有上述雙極性電晶體之製造方法； 在上述半導體基板上形成有上述雙極性電晶體與其他 半導體電路元件，使該其他半導體電路元件至少一部份 的構成部與上述雙極性電晶體的上述步驟至少一部份共 通地形成。 13. 如申請專利範圍第1 0項之半導體裝置的製造方法，其係 具有上述雙極性電晶體之製造方法； 在上述半導體基板上形成有上述雙極性電晶體與其他 半導體電路元件，使該其他半導體電路元件至少一部份 的構成部與上述雙極性電晶體的上述步驟至少一部份共 通地形成。 14. 如申請專利範圍第1 1項之半導體裝置的製造方法，其係 具有上述雙極性電晶體之製造方法； 在上述半導體基板上形成有上述雙極性電晶體與其他594909 半導體電路元件，使該其他半導體電路元件至少一部份 的構成部與上述雙極性電晶體的上述步驟至少一部份共 通地形成。 15. 如申請專利範圍第12項之半導體裝置的製造方法，其中 上述其他半導體電路元件為電容元件、電阻元件、互補 型場效電晶體、具有源自選擇性擴散的基極的電晶體中 之至少一者。 16. 如申請專利範圍第13項之半導體裝置的製造方法，其中 上述其他半導體電路元件為電容元件、電阻元件、互補 型場效電晶體、具有源自選擇性擴散的基極的電晶體中 之至少一者。 17. 如申請專利範圍第14項之半導體裝置的製造方法，其中 上述其他半導體電路元件為電容元件、電阻元件、互補 型場效電晶體、具有源自選擇性擴散的基極的電晶體中 之至少一者。 18. 如申請專利範圍第15項之半導體裝置的製造方法，其中 上述其他半導體電路元件為上述互補型場效電晶體， 該互補型場效電晶體之至少一方的源極及汲極區域， 與上述汲極取出區域同時形成。 19. 如申請專利範圍第16項之半導體裝置的製造方法，其中 上述其他半導體電路元件為上述互補型場效電晶體， 該互補型場效電晶體之至少一方的源極及汲極區域， 與上述汲極取出區域同時形成。 20. 如申請專利範圍第17項之半導體裝置的製造方法，其中594909 上述其他半導體電路元件為上述互補型場效電晶體， 該互補型場效電晶體之至少一方的源極及汲極區域， 與上述汲極取出區域同時形成。 21. 如申請專利範圍第7、8或9項之半導體裝置的製造方法， 其中在射極半導體層之形成步驟後，具有於該射極半導 體層上阻止該射極半導體層之金屬矽化的阻止膜之形成 步驟。 22. 如申請專利範圍第7、8或9項之半導體裝置的製造方法， 其中上述基極半導體層係以SiGe層構成。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI766298B (zh) * | 2014-11-21 | 2022-06-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486265B1 (ko) * | 2002-09-19 | 2005-05-03 | 삼성전자주식회사 | 바이폴라 트랜지스터 및 그 제조 방법 |
| JP5234239B2 (ja) * | 2005-07-06 | 2013-07-10 | セイコーエプソン株式会社 | 半導体装置 |
| JP4605378B2 (ja) | 2005-07-13 | 2011-01-05 | セイコーエプソン株式会社 | 半導体装置 |
| EP1913630A2 (en) * | 2005-08-03 | 2008-04-23 | Nxp B.V. | Semiconductor device and method of manufacturing such a device |
| US20070069295A1 (en) * | 2005-09-28 | 2007-03-29 | Kerr Daniel C | Process to integrate fabrication of bipolar devices into a CMOS process flow |
| JP2010283329A (ja) * | 2009-05-08 | 2010-12-16 | Panasonic Corp | バイポーラトランジスタ及びその製造方法 |
| US8212292B2 (en) * | 2009-11-20 | 2012-07-03 | Freescale Semiconductor, Inc. | High gain tunable bipolar transistor |
| JP5613474B2 (ja) * | 2010-06-24 | 2014-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| SE535380C2 (sv) * | 2011-01-31 | 2012-07-17 | Fairchild Semiconductor | Bipolär transistor i kiselkarbid med övervuxen emitter |
| CN103531439B (zh) * | 2013-10-18 | 2016-03-02 | 上海华力微电子有限公司 | 一种降低阱接出电阻的方法 |
| US9859172B1 (en) | 2016-09-29 | 2018-01-02 | International Business Machines Corporation | Bipolar transistor compatible with vertical FET fabrication |
| US10332972B2 (en) * | 2017-11-20 | 2019-06-25 | International Business Machines Corporation | Single column compound semiconductor bipolar junction transistor fabricated on III-V compound semiconductor surface |
| US20230352570A1 (en) * | 2022-04-29 | 2023-11-02 | Globalfoundries U.S. Inc. | Bipolar junction transistor |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176762A (en) | 1981-04-22 | 1982-10-30 | Nec Corp | Semiconductor device |
| JPS63211755A (ja) | 1987-02-27 | 1988-09-02 | Nec Corp | 半導体装置の製造方法 |
| JPS63217663A (ja) | 1987-03-06 | 1988-09-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02150033A (ja) | 1988-11-30 | 1990-06-08 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US5198689A (en) | 1988-11-30 | 1993-03-30 | Fujitsu Limited | Heterojunction bipolar transistor |
| JPH04312926A (ja) | 1991-03-18 | 1992-11-04 | Mitsubishi Electric Corp | 半導体装置，およびその製造方法 |
| JPH0529335A (ja) | 1991-07-25 | 1993-02-05 | Mitsubishi Electric Corp | バイポーラトランジスタの製造方法 |
| KR950001997B1 (ko) | 1991-08-29 | 1995-03-08 | 삼성전자주식회사 | 압축기의 과부하 제어장치 |
| JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| JPH088268A (ja) | 1994-06-21 | 1996-01-12 | Mitsubishi Electric Corp | バイポーラトランジスタを有する半導体装置およびその製造方法 |
| JP2679639B2 (ja) * | 1994-09-12 | 1997-11-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3475634B2 (ja) * | 1996-01-24 | 2003-12-08 | ソニー株式会社 | ツェナーダイオードおよびその製造方法 |
| US5882976A (en) * | 1997-10-01 | 1999-03-16 | National Semiconductor Corporation | Method of fabricating a self-aligned double polysilicon NPN transistor with poly etch stop |
| JP3683398B2 (ja) * | 1997-12-22 | 2005-08-17 | 株式会社ルネサステクノロジ | 半導体集積回路及びその製造方法 |
| US6004878A (en) | 1998-02-12 | 1999-12-21 | National Semiconductor Corporation | Method for silicide stringer removal in the fabrication of semiconductor integrated circuits |
| JP4131031B2 (ja) | 1998-03-17 | 2008-08-13 | ソニー株式会社 | 受光素子を有する半導体装置、光学ピックアップ装置、および受光素子を有する半導体装置の製造方法 |
| JP2000252294A (ja) | 1999-03-01 | 2000-09-14 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000269422A (ja) | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体装置 |
| KR100307183B1 (ko) * | 1999-09-07 | 2001-11-05 | 염병렬 | 바이폴라 소자 및 그 제조 방법 |
| TW512529B (en) * | 2000-06-14 | 2002-12-01 | Infineon Technologies Ag | Silicon bipolar transistor, circuit arrangement and method for producing a silicon bipolar transistor |
| JP2002150033A (ja) | 2000-11-14 | 2002-05-24 | Seiko Epson Corp | デザイナー及び顧客のニーズ統合方法、情報記録媒体、コンピュータプログラム・プロダクト及びそのシステム |
| JP3490060B2 (ja) * | 2000-11-17 | 2004-01-26 | 山形日本電気株式会社 | 半導体装置およびその製造方法 |
| US6509242B2 (en) * | 2001-01-12 | 2003-01-21 | Agere Systems Inc. | Heterojunction bipolar transistor |
| US6888221B1 (en) * | 2004-04-14 | 2005-05-03 | International Business Machines Corporation | BICMOS technology on SIMOX wafers |
-
2001
- 2001-08-28 JP JP2001258015A patent/JP4168615B2/ja not_active Expired - Fee Related
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2005
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