JP2005268417A - 等価回路モデル作製方法 - Google Patents
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Abstract
【課題】 MOS型トランジスタの高周波回路設計用等価回路モデルを容易かつ正確に作製することが可能な等価回路モデル作製方法を提供する。
【解決手段】 この等価回路モデル作製方法では、MOS型トランジスタのSパラメータ測定用評価素子として、ソース接地回路構成でターゲットゲート幅(10μm)を有する素子Aと、ソース接地回路構成でレファレンスゲート幅(200μm)を有する素子Cと、スイッチ回路構成でレファレンスゲート幅を有する素子Eと、それぞれ素子A,C,Eの寄生容量を補正するための素子B,D,Fとを使用し、MOSFET22と2つの抵抗R1,R2と7つの容量C1〜C7とを含む等価モデルを作製する。
【選択図】 図9
【解決手段】 この等価回路モデル作製方法では、MOS型トランジスタのSパラメータ測定用評価素子として、ソース接地回路構成でターゲットゲート幅(10μm)を有する素子Aと、ソース接地回路構成でレファレンスゲート幅(200μm)を有する素子Cと、スイッチ回路構成でレファレンスゲート幅を有する素子Eと、それぞれ素子A,C,Eの寄生容量を補正するための素子B,D,Fとを使用し、MOSFET22と2つの抵抗R1,R2と7つの容量C1〜C7とを含む等価モデルを作製する。
【選択図】 図9
Description
この発明は等価回路モデルの作製方法に関し、特に、MOS型トランジスタの高周波回路設計用等価回路モデルを作製する等価回路モデル作製方法に関する。
トランジスタ素子を用いた高周波回路を作製するためには、その素子を等価回路モデルで表現する必要がある。この素子の高周波特性評価では、通常、ネットワークアナライザと呼ばれる計測器を用いてSパラメータデータを取得する。Sパラメータデータは、オンウェハ状態のTEG(Test Element Group)を用いて得られる。TEGは、シリコン基板上に作製されたMOS型トランジスタ(MOSFET)と、各電極にプローブ針を介して信号を印加するための測定パッドとを含む。
TEGを用いてMOSFETのみの等価回路モデルを作製するためには、そのTEGに含まれる測定パッド等の寄生成分(空容量)を、別のTEG(通常、OPENと呼ばれる)を用いて補正する必要がある。すなわち、MOSFETの入力容量は、ゲート幅にも依存するが、0.01〜0.3pF程度である。これに対して測定パッドの寄生容量は、0.1〜0.2pF程度であり、MOSFETの入力容量に対して無視できない値である。また、測定パッドの寄生容量は、シリコン基板内の抵抗と接続されている。したがって、そのような補正が必要となる。補正方法は、たとえば非特許文献1に開示されている。
補正後のSパラメータデータを用いたシリコンMOSFETの等価回路モデルとその抽出方法は、たとえば非特許文献2に開示されている。MOS型トランジスタ素子のアナログ回路設計用のSPICE(スパイス:Simulation Program with Integrated Circuit Emphasis)モデルに、BSIM3(Berkeley Short Channel IGFET Model 3:BSIM3 Version 3.0 Manual, Univ. of California, Berkeley, CA,(1996))と呼ばれるものがあり、このスパイスパラメータにより、MOSFETのドレイン電流特性、低周波容量特性(ゲート/ドレインオーバーラップ容量、接合容量等)が表現されている。これを高周波用に拡張するため、Sパラメータデータを用いて、ゲート抵抗、シリコン基板抵抗を抽出し、それらを付加した等価回路モデルがよく使われている。このモデルを抽出するためのSパラメータデータの取得用TEGには、ソース接地回路構成のものが用いられる。
また、ゲート接地回路構成を等価回路モデルの作製に適用したものとして、たとえば非特許文献3の報告例がある。この報告例では、ゲート接地回路構成において、ドレイン電流が流れた動作状態でのモデル抽出が行なわれる。
P. J. van WijnenKoolen,et al.:An Improved De-embedding Technique for ON-Wafer High-Frequency Characterization,Proc. IEEE. Bipolar Circuits and Technology Meet.,70〜73(1987) S. F. Tin,et al.:A Simple Subcircuit Extension of the BSIM3v3 Model for CMOS RF Design,IEEE J. Solid-State Circuits,35,612〜624(2000) C. R. Iversen:A MOS Model 9 Extension for GHz CMOS RF Circuit Design,Proc. 31th Eur. Microwave Conf.,33〜36(2001)
P. J. van WijnenKoolen,et al.:An Improved De-embedding Technique for ON-Wafer High-Frequency Characterization,Proc. IEEE. Bipolar Circuits and Technology Meet.,70〜73(1987) S. F. Tin,et al.:A Simple Subcircuit Extension of the BSIM3v3 Model for CMOS RF Design,IEEE J. Solid-State Circuits,35,612〜624(2000) C. R. Iversen:A MOS Model 9 Extension for GHz CMOS RF Circuit Design,Proc. 31th Eur. Microwave Conf.,33〜36(2001)
しかし、ソース接地回路構成を用いて等価回路モデルを抽出する方法では、ソースおよび基板が共通ノードとなっているため、たとえば、ソースおよび基板とドレインとの間にどのような寄生成分が接続されているかを区別することができないという問題があった。したがって、高周波回路でよく用いられるようなゲート接地回路構成(ソース入力、ドレイン出力)に適用した場合、その等価回路モデルで正確に回路特性を表現することができるかどうか分からない。
また、補正用TEGが、おそらく1つのみであるため、MOS型トランジスタの入力容量が小さい(ゲート幅が小さい)ものに対しては、十分な補正精度が保証されない可能性がある。
また、ゲート接地回路構成を用いて等価回路モデルを抽出する方法では、ゲートをAC(交流)接地するために用いられているMOS容量素子にはゲート電圧依存性があり、このMOS容量素子のモデル化を事前に行っておく必要があるという問題がある。また、10pF程度のMOS容量素子では、低周波におけるAC接地が困難である。
このように、ソース接地回路構成のTEGによる評価のみでは、MOS型トランジスタの等価回路モデルを正確に表現することができない。また、ゲート接地回路構成では、系の複雑さが増すこと等の問題があった。さらには、TEGにおける寄生成分の補正面をどこに設定するのかが不明確であった。
それゆえに、この発明の主たる目的は、MOS型トランジスタの高周波回路設計用等価回路モデルを容易かつ正確に作製することが可能な等価回路モデル作製方法を提供することである。
この発明に係る等価回路モデル作製方法は、MOS型トランジスタの高周波回路設計用等価回路モデルを作製する等価回路モデル作製方法であって、MOS型トランジスタのSパラメータ測定用評価素子として、ソース接地回路構成で第1のゲート幅を有する第1の素子と、ソース接地回路構成で第1のゲート幅よりも大きな第2のゲート幅を有する第2の素子と、スイッチ回路構成で第2のゲート幅を有する第3の素子と、それぞれ第1〜第3の素子の寄生容量を補正するための第4〜第6の素子とを使用し、第1〜第6の素子のSパラメータデータを測定し、測定したSパラメータデータに基づいて高周波回路設計用等価回路モデルを作製する。
この発明に係る等価回路モデル作製方法では、MOS型トランジスタのSパラメータ測定用評価素子として、ソース接地回路構成で第1のゲート幅を有する第1の素子と、ソース接地回路構成で第1のゲート幅よりも大きな第2のゲート幅を有する第2の素子と、スイッチ回路構成で第2のゲート幅を有する第3の素子と、それぞれ第1〜第3の素子の寄生容量を補正するための第4〜第6の素子とを使用する。したがって、十分に大きな入力容量のソース接地回路構成の素子とスイッチ回路構成の素子を使用するので、正確な等価回路モデルを容易に作製することができる。
この発明に係る高周波回路設計用等価回路モデルの作製(各寄生成分の抽出)方法では、ソース接地回路構成に加えて、スイッチ回路構成が用いられる。スイッチ回路構成は、ゲート接地回路構成と同様に、ソース入力、ドレイン出力である。スイッチ回路構成では、ソース接地回路構成では抽出できないドレイン/ソース間寄生容量、ドレイン/基板間寄生容量等を抽出すること、すなわちシリコン基板内の抵抗(R)と容量(C)で結ばれるRCネットワークを抽出することができる。また、ゲート電圧を0Vにすれば、そのRCネットワークを最小限の測定データにより抽出することができる。さらに、スイッチ回路構成のみで、0℃〜120℃の任意の動作温度における測定データのみを用いることで、その等価回路モデルに温度依存性の項を抽出することが可能となる。
また、スイッチ回路構成は、MOS型素子のゲートと、そのゲートにDC電圧を印加するプローブ針用の測定パッドとの間にkΩ程度の抵抗素子を追加するのみで実現され、作製プロセスの工程数の増加を招くことは無いし、ゲート接地回路構成で必要となるAC接地用の容量素子の作製が不要となる。
また、ソース接地回路構成およびスイッチ回路構成のそれぞれに、補正用のTEGを用意し、MOS型素子を作る最小限の配線層まで含めたSパラメータデータにより、等価回路モデルを作製することが特徴である。以下、この発明に係る高周波回路設計用等価回路モデルの作製方法を図面を用いて詳細に説明する。
図1はこの発明の一実施の形態による高周波回路設計用等価回路モデルの作製方法においてSパラメータデータを取得するためのソース接地回路構成を示す図、図2はスイッチ回路構成を示す図である。ソース接地回路構成では、MOSFET(MOS型トランジスタ)1のゲート2およびドレイン3にそれぞれDC(直流)+RF(高周波)信号V1,V2が入力され、ソース4および基板5はグランドに接続されている。スイッチ回路構成では、MOSFET1のソース4およびドレイン3にそれぞれDC+RF信号V1,V2が入力される。また、MOSFET1のゲート2とプローブ針用の測定パッドとの間に、kΩの抵抗値をもつ抵抗素子6が接続される。抵抗素子6は、たとえば、MOSFET1のゲート電極に用いられるポリシリコンで形成される。MOSFET1のゲート2には、抵抗素子6を介してDC信号V3が印加される。
次に、評価素子について説明する。次表1は、評価に用いる6個の素子A〜Fを表記したものである。素子A〜Fのゲート幅(W)等の詳細は、表1に記載した。
今、抽出したいターゲットとなるMOSFETのゲート幅Wが、10μmであったとする。これを素子Aとして、ソース接地回路構成とする。補正用のOPENを素子Bとする。W=10μmでは、MOSFETの入力容量が非常に小さいため、Sパラメータデータにおける周波数変動分が小さい。そこで、W=200μmのソース接地回路構成の素子Cをレファレンスとして用意するとともに、補正用のOPENの素子Dを用意する。また、W=200μmのスイッチ回路構成の素子Eを用意するとともに、補正用のOPENの素子Fを用意する。この場合、MOSFETの入力容量は、ゲート長にも依存し、ゲート長が0.1〜0.2μmである時、約0.3pFとなる。この程度の値となるようレファレンスのゲート幅Wを設定する。
次に、評価素子のレイアウト構造について説明する。TEGは、図3に示すように、Sパラメータデータ測定用の6つのパッドP1〜P6と回路構成7とを含む。6つのパッドP1〜P6は、回路構成7の両側に3つずつ2列に配置される。
図4(a)〜(c)は、ソース接地回路構成の素子Aのレイアウトを示す図であり、特に、図4(b)は図4(a)のIVB−IVB線断面図、図4(c)は図4(a)のIVC−IVC線断面図である。素子形成領域の中央にMOSFET1が配置される。ゲート2は、複数(図では4つ)の単位ゲート2aに分割されており、4つの単位ゲート2aは所定の間隔で並列に配置されている。1本の単位ゲート2aの幅をたとえば2.5μmとすると、4本ではW=10μmとなり、80本ではW=200μmとなる。ソース4およびドレイン3には第1の不純物が添加されている。基板5には第2の不純物が添加されている。シリコン基板表面付近は、第2の不純物の高濃度層10となっている。この高濃度層10とソース4は、グランド端子(図示せず)に接続されている。
第1層の配線層M1を用いて、環状のゲート配線11と、ゲート2にDC+RF信号V1を入力するためのゲート引き出し線12と、ドレイン配線13と、ソース配線14とが形成される。第2層の配線層M2を用いて、ドレイン配線15と、ソース配線16と、ドレイン3の引き出し線17と、グランドとなるソース4の引き出し線(図示せず)とが形成される。ゲート配線11は、コンタクトホールを介して各単位ゲート2aの両端に接続される。ゲート引き出し線12は、ゲート配線11に接続される。各ドレイン3は、コンタクトホール、ドレイン配線13、スルーホールおよびドレイン配線15を介して引き出し線17に接続される。各ソース4は、コンタクトホール、ソース配線14、スルーホールおよびソース配線16を介してグランドに接続される。点線L1は、素子Bを用いてSパラメータデータを補正する端面である。素子Cのレイアウトは、素子Aのレイアウトと同じである。
図5(a)(b)は補正用の素子Bのレイアウトを示す図であり、特に、図5(b)は図5(a)のVB−VB線断面図である。素子Bは、各電極への引き出し線12,17と、基板5の高濃度層10と、ドレインおよびソース2対応する領域で、第1の不純物が添加されていないダミー活性領域20(第2の不純物のみ:MOSFET作製のダミー領域)のみで形成されている。ゲート、ドレインおよびソースの配線層11〜16は形成されていない。このような構成により補正されたSパラメータデータは、図4(b)の点線L1の内側部分、すなわちMOSFET1と第1層および第2層の配線層M1,M2で作られるゲート配線11、引き出し線12の一部、ドレイン配線13,15およびソース配線14,16とを含む回路構成のデータとなる。素子Dのレイアウトは、素子Bのレイアウトと同じである。
また、図6(a)〜(c)は、スイッチ回路構成の素子Eのレイアウトを示す図であり、特に、図6(b)は図6(a)のVIB−VIB線断面図、図6(c)は図6(a)のVIC−VIC線断面図である。スイッチ回路構成の素子Eのレイアウトは、図4(a)〜(c)で示した素子Aのレイアウトとほぼ同じであるが、MOSFET1に隣接して、抵抗素子21を配置している。ゲート引き出し線12が除去され、ゲート配線11が抵抗素子21の一方端に接続されている。抵抗素子21の他方端はDC信号V3を受ける。第2層の配線層M2を用いて、ソースの引き出し線23が形成されている。点線L2は、素子Fを用いてSパラメータデータを補正する端面である。図7は、補正用の素子Fのレイアウトを示す図である。素子Fのレイアウトは、図5(a)(b)で示した素子Bのレイアウトと同様であるが、抵抗素子21が高濃度層10に隣接して配置されている点が異なる。
次に、素子A〜Fを用いて素子AのW=10μmのMOSFETの高周波用等価回路モデルを抽出する方法について、図8のフローチャートを用いて説明する。
ステップS1において、高周波特性の評価を始める前に、素子A〜F以外に作製している各種ゲート長、ゲート幅で構成されるMOSFETのTEG群のドレイン電流特性を0℃〜120℃の温度範囲で、種々の電圧で測定する。また、MOSFETのTEG群のゲート容量、ゲート/ドレインオーバーラップ容量、ドレイン接合容量特性等を、0℃〜120℃の温度範囲で、100kHz程度の周波数で、種々の電圧で測定する。これらの測定データから、回路シュミレーション用のモデルパラメータ、たとえばBSIM3におけるスパイスパラメータを抽出する。スパイスパラメータとしては、しきい値電圧Vth0、単位チャネル幅当たりの寄生抵抗Rdsw、無バイアス時のチャネル長Lintなどがある。スパイスパラメータは、以下のステップにおけるSパラメータの計算に使用される。
ステップS2において、素子A、この場合は、W=10μmのソース接地回路構成のドレイン電流特性を測定し、必要があれば、ステップS1で得られたBSIM3におけるスパイスパラメータの変更を行う。スパイスパラメータの変更を行なうのは、ステップS1で使用されるTEGとステップS2で使用されるTEGとが異なり、ドレイン電流特性が一致しない場合があるからである。ステップS3において、高周波用の等価回路モデルの作製を開始する。
ステップS4において、素子A〜Fに対して、ネットワークアナライザを用いて、室温にてSパラメータデータを取得する。素子Aと、素子C、たとえばW=200μmのソース接地回路構成とでは、次表2に示すように、ドレイン電圧(Vd)を電源電圧(たとえば1.5V)に設定し、ドレイン電流(Id)が、4mA/200μm、16mA/200μm程度となるようなゲート電圧(Vg)に設定する。素子Eのスイッチ回路構成では、Vg=0Vとして、Vd=ソース電圧(Vs)=0V,1.0V,1.5Vのように最低でも3条件に設定し、さらに、Vg=1.5V,Vd=Vs=0Vにも設定し、Sパラメータデータを取得する。
ここで、ドレイン電流(Id)が4mA/200μm、16mA/200μm程度となるような2種類の条件でSパラメータを取得する理由は、高周波増幅器の通常動作時のドレイン電流はW=200μm当たり2mA〜20mAとなっており、低めの電流(4mA)と高めの電流(16mA)でSパラメータを取得するためである。後ほど説明する寄生成分におけるゲート抵抗値のドレイン電流依存性は小さいので、低めの電流(4mA)で取得した寄生成分値と高めの電流(16mA)で取得した寄生成分値との中間値を寄生成分値としている。
また、スイッチ回路構成でゲート電圧が0Vのときにドレイン電圧およびソース電圧を3段階で変える理由は、ドレイン(ソース)とシリコン基板とのPN接合容量はドレイン(ソース)とシリコン基板との電位差に応じて変化するが、電位差に対して線形には変化しないので、PN接合容量の特性を求めるために最低3つのバイアス条件が必要であるからである。
また、スイッチ回路構成でゲート電圧が0VのときはMOSFET1がオフしているので、高周波信号はシリコン基板を通る。一方、スイッチ回路構成でゲート電圧が1.5VのときはMOSFET1がオンしているので、高周波信号はゲート直下を通る。したがって、スイッチ回路構成では、最低4つのバイアス条件が必要となる。
素子A,C,EのSパラメータデータについて、それぞれ素子B,D,FのSパラメータデータで空容量の補正を行う。なお、引き出し線の寄生インダクタンスを補正するためのSHORTと呼ばれるTEGを用いて補正を行ってもよい。
ステップS5において、図9に示すように、MOSFETの単位ゲート1本(この場合、2.5μm)の等価回路モデルを仮定する。等価モデルは、ステップS2までに抽出されたモデルパラメータ(接合容量のパラメータは除く)で構成されたMOSFET22すなわちドレイン電流および低周波におけるゲート容量特性が記述されたMOSFET22と、2つの寄生抵抗すなわちゲート抵抗R1および基板抵抗R2と、7つの寄生容量すなわちドレイン接合容量C1、ソース接合容量C2、ゲート/ドレイン間寄生容量C3、ゲート/ソース間寄生容量C4、ドレイン/ソース間寄生容量C5、ドレイン/基板間寄生容量C6、およびソース/基板間寄生容量C7とで構成される。次表3に対応表を示した。基板抵抗R2、ドレイン接合容量C1、およびソース接合容量C2の各々には温度依存性がある。
ステップS6において、補正後の素子CのSパラメータデータを用いて、図9の等価モデルにおけるゲート抵抗R1、基板抵抗R2、ゲート/ドレイン間寄生容量C3を抽出する。
すなわち、SパラメータはS11,S12,S21,S22の4成分を含み、S11,S12,S21,S22の各々は実部と虚部を含むので、Sパラメータには合計8成分のデータがある。測定したSパラメータと、計算したSパラメータ(ステップS2で抽出されたMOSFETのドレイン電流特性、容量特性、寄生成分の初期値から計算したSパラメータ)とを比較する。ここで、たとえばS12はドレイン側からゲート/ドレイン間寄生容量C3を介してゲート側に戻る成分を示しているので、測定値を見ながらC3の値を変更する。S11はゲート側の反射成分を示しているので、S11の実数部からゲート抵抗R1を決めることができる。ゲート/ドレイン間寄生容量C3は配線層における容量成分が主であり、ゲート/ドレインオーバーラップ容量は真性のMOSFET22で記述されている。ゲート/ソース間寄生容量C4はゲート/ドレイン間寄生容量C3と同じ値、他も同様に図4(a)〜(c)のレイアウト図から主に配線層間の容量を見積もった値として等価回路モデルに与える。
ステップS7において、補正後の素子EのSパラメータデータ(Vg=0V,Vd=Vs=0V)を使用し、図9の等価回路モデルにおけるドレイン/ソース間寄生容量C5を抽出し、基板抵抗R2を調整する。ここでも、測定したS21特性と、計算したS21特性とを比較し、同程度の値になるように値を調整する。基板抵抗R2はS22特性に現れるので、測定したS22特性と、計算したS22特性とを比較し、同程度の値になるように値を調整する。
次に、Vg=0V、Vd=Vs=0V、1V、1.5VのSパラメータデータを用いて、ドレイン接合容量C1およびソース接合容量C2の電圧依存性を抽出し、電圧依存しない項を、ドレイン/基板間寄生容量C6、ソース/基板間寄生容量C7として設定する。3条件で測定したSパラメータデータS11,S22の虚数部ではドレイン接合容量C1およびソース接合容量C2が支配的であるため、3条件においてS11,S22特性は異なる。この3条件のS11,S22特性に一致するようにソース接合容量C2およびドレイン接合容量C1の電圧依存性を得る。
また、Vg=1.5V、Vd=Vs=0VのSパラメータデータを用いて、ゲート/ソース間寄生容量C4を調整する。すなわち、これまで抽出した値を用いてSパラメータを計算し、測定値と比較し、最後に残ったゲート/ソース間寄生容量C4を若干変更し、再度Sパラメータを計算し、測定値と比較する。
ステップS8において、再度、補正された素子CのSパラメータデータを用いて、表3のすべての寄生成分の最終的な調整を行う。つまり、ステップS6ではソース接地構成のSパラメータデータを使用し、ステップS7ではスイッチ回路構成のSパラメータデータを使用した。ステップS7で寄生成分を変更したため、ステップS6で用いたソース接地構成のSパラメータ計算値と測定値が多少異なってくる。そこで、もう一度、ゲート/ドレイン間寄生容量C3などの値を調整する。
ステップS9において、補正された素子AのSパラメータデータを用いて、作製された等価回路モデルとの整合性を確認する。
ステップS10において、素子E,Fに対して、Vg=0V、Vd=Vs=0Vに設定し、0℃〜120℃の任意の温度で、Sパラメータデータを取得し、素子Fで補正する。
ステップS11において、補正後の素子EのSパラメータデータを用いて、各温度における基板抵抗R2を抽出し、任意の温度にて使用可能となるよう、近似式を作製する。たとえば10℃、27℃、80℃、120℃の4条件で基板抵抗R2を抽出し、抽出した4つの値と温度を関係付ける式を作成する。
ステップS12において、ステップS8で得られたゲート抵抗値R1、容量値C1〜C7と、ステップS11で得られた基板抵抗値R2の近似式により、図9記載の単位ゲート幅当たりの等価回路モデルを得る。
ステップS13において、各種電圧、動作温度依存性を含む形で、等価回路モデルを完成させる。
このようなフローチャートにより、最小限のSパラメータ測定条件、すなわち、ソース接地回路構成では2種の電圧印加条件、スイッチ回路構成では4種の電圧印加条件により、室温での高周波用の等価回路モデルを作製できる。
また、抽出すべきMOSFETの入力容量(ゲート幅が小さいもの)が、Sパラメータデータ取得用のプローブ針用の測定パッド等の寄生成分より非常に小さくても、個別の補正用の評価素子を用いることで許容できる範囲で、所望の入力容量値が得られる。
また、十分に大きな入力容量(ゲート幅が大きいもの)をもつソース接地回路構成と、スイッチ回路構成の2つにより、精度の高い等価回路モデルを作製することが可能となる。なお、抽出すべきMOSFETは、ソース接地回路構成のみでよい。
また、従来は、ソース接地回路構成のみ、または、ソース接地回路構成とゲート接地回路構成による抽出を行っていた。ゲート接地回路構成では、ゲートをAC接地させるための容量に何を用いるかで、作製工程数の増加や、測定周波数全域での接地の困難さ、接地容量も別途高周波用のモデル化が必要であるという問題があった。本願発明では、ソース接地回路構成に、スイッチ回路構成を追加することで、この問題が解決される。
また、MOSFETをゲート配線およびドレイン配線まで含めたものとして等価回路モデルを作製しているため、MOSFETを受動素子等と接続する場合には、接続するための配線のみを別途等価回路モデル化をして、高周波用の回路設計を行うことが可能になる。
また、スイッチ回路構成におけるVg=Vd=Vs=0Vの電圧印加条件のみで、0℃〜120℃の各温度におけるSパラメータ測定を行い、等価回路モデルにおける基板抵抗値を抽出することで、動作温度依存性を含んだものを作製できる。スイッチ回路構成で、ゲート、ドレイン、ソース電圧が0Vであるオフ時のSパラメータデータのみを用いることで、そのデータを取得するための測定時間を大幅に削減でき、かつ、任意の動作温度で使用可能となる等価回路モデルを作製することができる。
なお、この実施の形態では、抽出すべきMOSFETがW=10μmの素子であったが、それがW=200μmの素子であっても、W=10μmの素子を省くのではなく、ドレイン電流およびSパラメータを評価することが好ましい。W=200μmの素子のみで作製したモデルよりも、W=200μmの素子とW=10μmの素子で作製したモデルの方が信頼性が高いからである。また、TEGに流れる電流が多くなると、TEGの配線抵抗などの電圧降下が無視できなくなるため、MOSFETのドレイン電流評価はW=10μm程度の素子を用いることが好ましい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,22 MOSFET、2 ゲート、2a 単位ゲート、3 ドレイン、4 ソース、5 基板、6 抵抗素子、7 回路構成、P1〜P6 測定パッド、10 高濃度層、11 ゲート配線、12,17,23 引き出し線、13,15 ドレイン配線、14,16 ソース配線、20 ダミー活性領域、21 抵抗素子、M1,M2 配線層。
Claims (3)
- MOS型トランジスタの高周波回路設計用等価回路モデルを作製する等価回路モデル作製方法であって、
前記MOS型トランジスタのSパラメータ測定用評価素子として、ソース接地回路構成で第1のゲート幅を有する第1の素子と、ソース接地回路構成で前記第1のゲート幅よりも大きな第2のゲート幅を有する第2の素子と、スイッチ回路構成で前記第2のゲート幅を有する第3の素子と、それぞれ前記第1〜第3の素子の寄生容量を補正するための第4〜第6の素子とを使用し、
前記第1〜第6の素子のSパラメータデータを測定し、
測定したSパラメータデータに基づいて前記高周波回路設計用等価回路モデルを作製することを特徴とする、等価回路モデル作製方法。 - 前記高周波回路設計用等価回路モデルは、ドレイン電流および低周波におけるゲート容量特性が記述されたMOS型トランジスタモデルと、ゲート抵抗、基板抵抗、ドレイン接合容量、ソース接合容量、ゲート/ドレイン間寄生容量、ゲート/ソース間寄生容量、ドレイン/ソース間寄生容量、ドレイン/基板間寄生容量、およびソース/基板間寄生容量とを含み、
前記第1および第2の素子のSパラメータデータを各素子にドレイン電流が流れる条件で測定し、
前記第3の素子のSパラメータデータを各素子がオンする条件とオフする条件とで測定し、
測定したSパラメータデータに基づいて前記高周波回路設計用等価回路モデルを作製することを特徴とする、請求項1に記載の等価回路モデル作製方法。 - 前記第3および第6の素子のSパラメータデータを複数の温度の各々において各素子がオフする条件で測定し、
測定したSパラメータデータに基づいて前記高周波回路設計用等価回路モデルにおける基板抵抗の温度依存性を抽出することを特徴とする、請求項2に記載の等価回路モデル作製方法。
Priority Applications (1)
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JP2004076527A JP2005268417A (ja) | 2004-03-17 | 2004-03-17 | 等価回路モデル作製方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006147756A (ja) * | 2004-11-18 | 2006-06-08 | Sony Corp | 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ |
JP2007272392A (ja) * | 2006-03-30 | 2007-10-18 | Nec Electronics Corp | 回路シミュレーション装置 |
JP2007334775A (ja) * | 2006-06-16 | 2007-12-27 | Fujitsu Ltd | 回路解析装置、回路解析方法および回路解析プログラム |
JP2010002202A (ja) * | 2008-06-18 | 2010-01-07 | National Institute Of Advanced Industrial & Technology | パラメータ抽出方法及び装置 |
JP2011204004A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | Spiceモデルパラメータ出力装置及び出力方法 |
JP2013020424A (ja) * | 2011-07-11 | 2013-01-31 | Fujitsu Ltd | ノイズ解析装置及びノイズ解析方法 |
CN103310035A (zh) * | 2012-03-07 | 2013-09-18 | 株式会社村田制作所 | 等效电路制作方法以及等效电路制作程序 |
US8745569B2 (en) | 2011-06-23 | 2014-06-03 | Panasonic Corporation | Equivalent circuit of bidirectional switch, simulation method for bidirectional switch, and simulation device for bidirectional switch |
-
2004
- 2004-03-17 JP JP2004076527A patent/JP2005268417A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006147756A (ja) * | 2004-11-18 | 2006-06-08 | Sony Corp | 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ |
JP2007272392A (ja) * | 2006-03-30 | 2007-10-18 | Nec Electronics Corp | 回路シミュレーション装置 |
JP2007334775A (ja) * | 2006-06-16 | 2007-12-27 | Fujitsu Ltd | 回路解析装置、回路解析方法および回路解析プログラム |
JP2010002202A (ja) * | 2008-06-18 | 2010-01-07 | National Institute Of Advanced Industrial & Technology | パラメータ抽出方法及び装置 |
JP2011204004A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | Spiceモデルパラメータ出力装置及び出力方法 |
US8745569B2 (en) | 2011-06-23 | 2014-06-03 | Panasonic Corporation | Equivalent circuit of bidirectional switch, simulation method for bidirectional switch, and simulation device for bidirectional switch |
JP2013020424A (ja) * | 2011-07-11 | 2013-01-31 | Fujitsu Ltd | ノイズ解析装置及びノイズ解析方法 |
CN103310035A (zh) * | 2012-03-07 | 2013-09-18 | 株式会社村田制作所 | 等效电路制作方法以及等效电路制作程序 |
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