KR100731086B1 - Ｍｏｓｆｅｔ에서 플로팅 게이트 커패시턴스 측정 방법 - Google Patents

Ｍｏｓｆｅｔ에서 플로팅 게이트 커패시턴스 측정 방법 Download PDF

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Abstract

본 발명은 MOSFET에서 플로팅 게이트 커패시턴스 측정 방법에 관한 것으로서, (a) 상기 미지 커패시턴스의 일단에 상기 플로팅 전압(Vf)을 인가하고, 상기 소스-팔로워기의 공통단에 소스 전류(Is)를 인가하는 단계; (b) 전압 측정기를 이용하여 상기 소스와 상기 드레인 간의 소스 전압(Vs)을 측정하는 단계; (c) 수학식 Vs=S*Vf+Vo(I)에 상기 플로팅 전압(Vf) 및 상기 소스 전압(Vs)을 적용하여 기울기(S)를 구하는 단계; (d) 수학식 R=Cm/Cr=Sm/Sr에 상기 기울기(S)를 적용하여 미지 커패시턴스(Cm)와 기준 커패시턴스(Cr)의 비를 결정하는 단계; 및 (e) 상기 기준 커패시턴스(Cr)를 이용하여 미지 커패시턴스(Cr)을 구하는 단계를 포함한다.
본 발명에 의하면, MOSFET 트랜지스터에서 기생 커패시턴스 효과, 측정 조건 및 기생 커패시턴스에 영향을 주는 MOSFET의 크기 등에 의한 영향을 제거함으로써, 수 펨토에서 서브 펨토 레벨의 내부 커패시턴스를 측정할 수 있는 효과가 있다.
플로팅, 게이트, 커패시턴스, MOSFET

Description

ＭＯＳＦＥＴ에서 플로팅 게이트 커패시턴스 측정 방법{Method for Measuring Floating Gate Capacitance in MOSFET}
도 1은 본 발명의 실시예에 따른 MOSFET에서 플로팅 게이트 커패시턴스 측정 회로를 나타낸 도면,
도 2a 및 도 2b는 0.13 ㎛ 공정에서 고전압 PMOS의 전류-전압 특성 그래프,
도 3은 본 발명의 일실시예에 따른 플로팅 게이트 커패시턴스 측정 방법을 나타낸 흐름도,
도 4는 시뮬레이션 분석에 이용된 PMOS 구조를 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 소스-팔로워기 110: 기준 커패시터
120: 미지 커패시터
본 발명은 MOSFET에서 플로팅 게이트 커패시턴스 측정 방법에 관한 것으로, 더욱 상세하게는 MOSFET 트랜지스터에서의 기생 효과를 제거한 플로팅 게이트 커패시턴스 측정 방법에 관한 것이다.
반도체 기술의 발달과 더불어 설계 규칙이 줄어듬에 따라 집적 회로에서 내부 커패시턴스(Interconnect Capacitance)가 주요한 설계 요소로 부각되고 있다. 여기서, 내부 커패시턴스의 측정은 그 커패시터가 측정 장비에서 측정 가능한 커패시턴스 값 이상을 갖도록 수천 개에서 수 만개의 병렬 어레이(Array)를 제작하여 측정하거나 기준 커패시턴스(Reference Capacitance)를 이용한 플로팅 게이트 커패시턴스(Floating_Gate Capacitance) 방법, 전하 기반 커패시턴스 측정(CBCM: Charge_Based Capacitance Measurement) 방법을 이용하여 측정하게 된다.
어레이 방식은 측정하는 데 있어서, 평균치를 이용하여 통계적인 신뢰성을 주지만, 하나의 커패시터 패턴(Capacitor Pattern)를 측정하기 위해 넓은 면적을 차지하여 다양한 패턴을 제작하여 측정하는 데 한계가 있다.
플로팅 게이트 커패시턴스 방법은 측정이 용이하고 적은 면적을 차지하지만, 측정에 부가적으로 이용되는 MOSFET 트랜지스터에서 기인하는 기생 커패시턴스 및 전압-전류 특성에 대한 의존성 때문에 정확도에 문제가 있으며, 그러한 영향에 민감하여 수 펨토(Femto)에서 서브 펨토(Sub-Femto) 수준까지 측정하는 데 한계가 있다.
전하 기반 커패시턴스 측정 방법은 직접적으로 수 펨토에서 서브 펨토 단계까지 측정할 수 있지만, 두 개의 인버터(Inverter)를 이용함으로써 두 개의 인버터 자체의 매칭 여부와 DC 영역이 아닌 AC 영역에서 측정해야 하고, 신중한 측정 기술이 필요하기 때문에 안정적으로 결과를 얻기 어렵다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, MOSFET 트랜지스터에서의 기생 효과를 제거한 플로팅 게이트 커패시턴스 측정 방법을 제공한다.
본 발명의 다른 목적은 MOSFET의 사이즈나 측정 전류 조건에 영향을 받지 않고, 서브 펨토 수준까지 정확하게 커패시턴스를 측정하는 방법을 제공한다.
이와 같은 목적을 달성하기 위한 본 발명은, 일단은 그라운드에 연결되고, 타단은 미지 커패시터와 공통으로 소스-팔로워기의 게이트에 연결되는 기준 커패시터, 일단은 플로팅 전압(Vf)이 인가되고, 타단은 상기 기준 커패시터와 공통으로 소스-팔로워기의 게이트에 연결되는 미지 커패시터 및 드레인은 그라운드와 연결되고, 게이트는 상기 기준 커패시터 및 상기 미지 커패시터에 연결되며, 소스와 벌크는 공통단에 연결되는 소스-팔로워기(Source-Follower)를 포함하는 플로팅 게이트 커패시턴스 측정 회로에서, 플로팅 게이트 커패시턴스를 측정하는 방법에 있어서, (a) 상기 미지 커패시턴스의 일단에 상기 플로팅 전압(Vf)을 인가하고, 상기 소스-팔로워기의 공통단에 소스 전류(Is)를 인가하는 단계; (b) 전압 측정기를 이용하여 상기 소스와 상기 드레인 간의 소스 전압(Vs)을 측정하는 단계; (c) 수학식 Vs=S*Vf+Vo(I)에 상기 플로팅 전압(Vf) 및 상기 소스 전압(Vs)을 적용하여 기울기(S)를 구하는 단계; (d) 수학식 R=Cm/Cr=Sm/Sr에 상기 기울기(S)를 적용하여 미지 커패시턴스(Cm)와 기준 커패시턴스(Cr)의 비를 결정하는 단계; 및 (e) 상기 기준 커패시턴스(Cr)를 이용하여 미지 커패시턴스(Cr)을 구하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 실시예에 따른 MOSFET에서 플로팅 게이트 커패시턴스 측정 회로를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명에 따른 플로팅 게이트 커패시턴스 측정 회로는 소스-팔로워기(Source-Follower)(100), 기준 커패시터(Reference Capacitor)(110) 및 미지 커패시터(Unknown Capacitor)(120)로 구성된다.
본 발명에 실시예에 따른 기준 커패시터(110)의 일단은 그라운드(Ground)에 연결되고, 타단은 미지 커패시터(120)와 공통으로 소스-팔로워기(100)의 게이트(Gate)에 연결된다.
본 발명에 실시예에 따른 미지 커패시터(120)의 일단에는 플로팅 전압(Vf)이 인가되고, 타단은 기준 커패시터(110)와 공통으로 소스-팔로워기(100)의 게이트에 연결된다.
본 발명에 실시예에 따른 소스-팔로워기(100)의 드레인(Drain)은 그라운드와 연결되고, 게이트는 기준 커패시터(Cr)와 미지 커패시터(Cm)에 연결되며, 소스(Source)와 벌크(Bulk)는 공통단에 연결되어 소스 전류(Is)를 인가함으로써, 전압 측정기(미도시)를 이용하여 소스와 드레인 간의 소스 전압(Vs)을 측정하게 된다.
도 2a 및 도 2b는 0.13 ㎛ 공정에서 고전압 PMOS의 전류-전압 특성 그래프를 나타내며, 도 2a 및 도 2b에 도시된 바와 같이, 플로팅 게이트 커패시턴스 측정 회로는 소스-팔로워기(100)의 특성에 따라 포화(Saturation) 영역에서 동작할 때 소스 전류(Is)가 일정하면 드레인 전압(Vd)이 증가하더라도 게이트와 소스 사이의 전압 차이(Vgsc)는 일정하게 유지된다. 따라서, 기준 커패시터(110)의 일단을 그라운드에 연결하고, 미지 커패시터(120)의 일단에 플로팅 전압(Vf)을 인가하면, 플로팅 게이트 전압(Vg)이 증가하여 소스 전압(Vs)이 연동되어 증가하게 된다.
도 3은 본 발명의 일실시예에 따른 플로팅 게이트 커패시턴스 측정 방법을 나타낸 흐름도이다.
우선, 플로팅 게이트 커패시턴스를 측정하기 전에 세 가지를 가정하기로 한다. 첫째, 측정하는 동안 다른 노드 들로부터 또는 외부로부터 게이트로 유입되는 전하가 없어야 한다. 둘째, MOSFET에 기인한 기생 중복 커패시턴스(Overlap Capacitance)가 무시할 수 있을 정도로 작아야 한다. 셋째, 소스-팔로워 특성에 의해 소스에 인가한 소스 전류(Is)가 일정할 때 게이트와 소스 사이의 전압(Vgsc)이 일정해야 한다. 여기서, 두 번째 가정에 의해 가장 크게 무시된 것이 게이트와 드레인 사이의 중복 커패시턴스(Cdgo)이다. 이것은 게이트와 드레인의 전압 변화에 의해 게이트에 영향을 준다. 게이트와 드레인 사이의 중복 커패시턴스(Cdgo)와 게이트와 소스 사이의 중복 커패시턴스(Csgo)는 게이트, 소스 및 벌크 사이의 전압 차이가 큰 변화없이 유지되기 때문에 게이트에 그 커패시턴스 값에 상응하는 정도의 영향을 주지 못한다. 세 번째 가정은 소스 전류(Is)가 일정할 경우 드레인 전 압(Vd)의 증가에 따라 게이트와 소스 사이의 전압 차이(Vgsc)가 줄어들기 때문에 실질적이지 않다. 이것은 도 2a 및 도 2b에서 보여지는 전류-전압 특성 그래프로부터 알 수 있다. 즉, 게이트 길이를 크게 하면 그 변화가 줄지만 상대적으로 게이트와 소스 사이의 중복 커패시턴스(Csgo)가 증가하여 그 영향력을 무시할 수 없게 된다. 이러한 두 가지 가정을 극복하고 MOSFET 트랜지스터에 기인한 기생 효과들을 제거하기 위한 수학적인 방법은 다음과 같다. 측정 시점에서 게이트 내부의 전하량과 게이트의 전압은 수학식 1과 같다.
Integrate(I,t)+Qc=Cr*(Vg(t))+Cm*(Vg(t)-Vf)+Cdgo*(vg(t)-Vd)+Csgo*(Vg(t)-Vs(t))+Cbgo*(Vg(t)-Vs(t))
수학식 1에서 Integrate(I,t)는 외부 노드로부터 유입되는 전류에 대한 시간 적붑, Qc는 초기 상태(Initial Time)에 게이트에 존재하는 순 전하량(Net Charge), Vg(t)는 게이트의 전압, Cdgo는 게이트와 드레인 간의 중복 커패시턴스, Csgo는 게이트와 소스 간의 중복 커패시턴스, Cbgo는 게이트와 벌크 간의 중복 커패시턴스이다.
위와 같은 세 가지 가정에 의하면, Vd=ground=0, Vg(t)-Vs(t)=Vgsc=constant, Integrate(I,t)=0, Cdgo=Csgo=0이다. 그러므로, 수학식 1에 세가지 가정을 적용하고 Vf로 미분하여 dVs/dVf=S로 놓고 계산하면 다음과 같은 수학식 2가 유도된다.
S=Cm/(Cr+Cm)
또한, 수학식 1에서 두 번째와 세 번째 가정을 제거하고, 단지 첫 번째 가정만을 유지할 때 다음과 같이 정리된다. dVgsc/dVf=dVgsc/dVs*dVs/dVf=K*Srm, K=dVgsc/dVs, dVs/dVf=Sm으로 놓고 Cm/Sm으로 정리하면 다음과 같은 수학식 3이 유도된다.
Cm/Sm=Cm*(1+K)+Cr*(1+K)+(1+K)*Cdgo+K*(Csgo+Cbgo)
또한, 미지 커패시터(120))의 일단을 그라운드에 연결하고, 기준 커패시터(110)의 일단에 플로팅 전압(Vf)을 인가하면, 수학식 1은 다음과 같은 수학식 4가 유도된다.
Integrate(I,t)+Qc=Cr*(Vg(t)-Vf)+Cm*(Vg(t))+Cdgo*(Vg(t)-Vd)+Csgo*(Vg(t)-Vs(t))+Cbgo*(Vg(t)-Vs(t))
동일한 방법으로 위의 가정을 적용하면 소스 전류(Is)가 동일할 때 K는 동일한 것으로 볼 수 있으며, dVs/dVf=Sr로 높으면 다음과 같은 수학식 5가 유도된다.
Cr/Sr=Cr*(1+K)+Cm*(1+K)+(1+K)*Cdgo+K*Csgo+K*Cbgo
따라서, 수학식 3과 수학식 5의 우변이 같으므로 최종적으로 다음과 같은 수학식 6이 유도된다.
R=Cm/Cr=Sm/Sr
도 3을 참조하면, 플로팅 게이트 커패시턴스 측정 회로에서 미지 커패시턴스(120)의 일단에 플로팅 전압(Vf)을 인가하고, 소스와 벌크의 공통단에 소스 전류(Is)를 인가한다(S310).
전압 측정기(미도시)를 이용하여 소스와 드레인 간의 소스 전압(Vs)을 측정한다(S320)
다음과 같은 수학식 7에 단계 S310 및 단계 S320의 플로팅 전압(Vf) 및 소스 전압(Vs)을 적용하여 기울기(S)를 구한다(S330).
Vs=S*Vf+Vo(I)
수학식 7에서 Vo(I)는 플로팅 전압(Vf)이 0이고, 소스와 벌크의 공통단에 소스 전류(Is)를 인가했을 때의 소스 전압이다.
수학식 6에 기울기(S)를 적용하여 미지 커패시턴스(Cm)와 기준 커패시턴스(Cr)의 비를 결정한다(S340).
기준 커패시턴스(Cr)를 이용하여 미지 커패시턴스(Cm)을 구한다(S350).
도 4는 시뮬레이션 분석에 이용된 PMOS 구조를 나타낸 도면이다.
도 4에 도시된 바와 같이, 시뮬레이션 분석에 이용된 PMOS 구조에서 플로팅 게이트의 길이는 0.3 ㎛이고, 폭은 1 ㎛이며, 시뮬레이션 결과에 따르면 플로팅 게이트와 드레인 간의 전압 차가 0 V일 때, 게이트와 드레인 간의 중복 커패시턴스(Cdgo)는 0.339Farads 값을 가졌다. 시뮬레이션에 이용된 기준 커패시턴스(Cr)과 미지 커패시턴스(Cm)의 각 스플릿(Split)에 대한 직접적인 2 차원 시뮬레이션에 의한 커패시턴스 결과는 표 1과 같다.
Cases 2-D Device Simulation Slope Actual New Method Conventional Method
Is=1e-4A/㎛ Cr Cm Sr Sm Ratio Ratio Error% Ratio Error%
Case1 1.922 1.804 0.445 0.417 0.939 0.937 0.178 0.715 23.81
Case2 1.922 0.632 0.625 0.205 0.329 0.328 0.306 0.258 21.62
Case3 1.922 0.386 0.684 0.136 0.201 0.199 0.884 0.157 21.53
Is=1e-6A/㎛ Cr Cm Sr Sm Ratio Ratio Error Ratio Error
Case1 1.922 1.804 0.466 0.437 0.939 0.938 0.105 0.776 17.32
Case2 1.922 0.632 0.654 0.217 0.329 0.332 0.851 0.277 15.76
Case3 1.922 0.386 0.716 0.144 0.201 0.201 0.256 0.168 16.14
표 1을 참조하면, 본 발명의 플로팅 게이트 커패시턴스 측정 방법과 종래의 플로팅 게이트 커패시턴스 측정 방법을 비교하였으며, 종래의 방법은 게이트와 드레인 간의 중복 커패시턴스(Cdgo)에 의한 영향으로 미지 커패시턴스(Cm)이 작을수록 오차가 증가하고, 소스 전류(Is)에 의해서도 Sr과 Sm이 변화하여 소스 전류(Is)의 의존성을 보여주었다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, MOSFET 트랜지스터에서 기생 커패시턴스 효과, 측정 조건 및 기생 커패시턴스에 영향을 주는 MOSFET의 크기 등에 의한 영향을 제거함으로써, 수 펨토에서 서브 펨토 레벨의 내부 커패시턴스를 측정할 수 있는 효과가 있다.

Claims (3)

  1. 일단은 그라운드에 연결되고, 타단은 미지 커패시터와 공통으로 소스-팔로워기의 게이트에 연결되는 기준 커패시터, 일단은 플로팅 전압(Vf)이 인가되고, 타단은 상기 기준 커패시터와 공통으로 소스-팔로워기의 게이트에 연결되는 미지 커패시터 및 드레인은 그라운드와 연결되고, 게이트는 상기 기준 커패시터 및 상기 미지 커패시터에 연결되며, 소스와 벌크는 공통단에 연결되는 소스-팔로워기(Source-Follower)를 포함하는 플로팅 게이트 커패시턴스 측정 회로에서, 플로팅 게이트 커패시턴스를 측정하는 방법에 있어서,
    (a) 상기 미지 커패시터의 일단에 상기 플로팅 전압(Vf)을 인가하고, 상기 소스-팔로워기의 공통단에 소스 전류(Is)를 인가하는 단계;
    (b) 전압 측정기를 이용하여 상기 소스와 상기 드레인 간의 소스 전압(Vs)을 측정하는 단계;
    (c) 수학식 Vs=S*Vf+Vo(I)에 상기 플로팅 전압(Vf) 및 상기 소스 전압(Vs)을 적용하여 기울기(S)를 구하는 단계;
    (d) 수학식 R=Cm/Cr=Sm/Sr에 상기 기울기(S)를 적용하여 미지 커패시턴스(Cm)와 기준 커패시턴스(Cr)의 비를 결정하는 단계; 및
    (e) 상기 기준 커패시턴스(Cr)를 이용하여 미지 커패시턴스(Cr)을 구하는 단계
    를 포함하는 것을 특징으로 하는 플로팅 게이트 커패시턴스를 측정하는 방 법.
  2. 제1항에서, 상기 단계 (c)에서,
    상기 Vo(I)는 플로팅 전압(Vf)이 0이고, 상기 소스-팔로워기의 공통단에 소스 전류(Is)를 인가했을 때의 소스 전압인 것을 특징으로 하는 플로팅 게이트 커패시턴스를 측정하는 방법.
  3. 제1항에서, 상기 단계 (d)에서,
    상기 Sm 및 상기 Sr은 상기 소스 전압(Vs)을 상기 플로팅 전압(Vf)으로 미분한 값인 것을 특징으로 하는 플로팅 게이트 커패시턴스를 측정하는 방법.
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