KR100729057B1 - 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정방법 - Google Patents

반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정방법 Download PDF

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Abstract

본 발명은 반도체 소자의 플로팅 게이트(floating gate)를 이용한 정전 용량(capacitance) 측정 방법에 관한 것이다.
이를 위해 본 발명은 드레인이 그라운드에 연결되고, 소스와 게이트가 상호 연결된 MOSFET과, 상기 게이트에 연결되어 있되, 전압 Vf가 인가되는 기준 커패시터로 이루어진 회로를 구성하는 단계와, 상기 MOSFET의 소스에 정전류 Is를 인가하는 상태에서 상기 기준 커패시터에 전압 Vf를 인가하여 상기 소스의 전압 Vs를 측정하는 단계와, 상기 전압 Vf가 0일 때 상기 전압 Vs를 V0(Is)으로 놓고, 상기 전압 Vs와 전압 Vf의 관계 그래프로부터 슬로프를 추출하는 단계와, 상기 소스 전류 Is에 따라 상기 슬로프와 상기 V0(Is)의 관계로부터 얻어지는 1차 선형식으로부터 V0은 0일 때 계산되는 표준 슬로프(S0)와, 상기 MOSFET의 게이트-드레인 중첩 정전 용량(Cdgo)과, 상기 기준 커패시터의 정전 용량(Cr) 사이의 비율을 추출하는 단계로 이루어진 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법을 개시한다.
반도체 소자, MOSFET, 플로팅 게이트, 커패시터, 정전 용량 측정

Description

반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법{CAPACITANCE MEASUREMENT METHOD USING FLOATING GATE OF SEMICONDUCTOR DEVICE}
도 1은 기준 정전 용량과 미지의 정전 용량을 갖는 플로팅 게이트 구조를 도시한 등가 회로도이다.
도 2는 미지의 정전 용량중 일측 단자가 그라운드로부터 오픈되었을 때 플로팅 게이트 구조를 도시한 등가 회로도이다.
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법에 대한 검증을 위한 사례를 도시한 단면도이다.
도 4는 도 3a에서와 같이 미지의 정전 용량중 일측 단자가 그라운드로부터 오픈되었을 때 각 Is에 따른 Vs-Vf 사이의 관계를 도시한 그래프이다.
도 5는 도 3b에서와 같이 미지의 정전 용량(Cm1=Cm)중 일측 단자가 그라운드에 연결되었을 때 각 Is에 따른 Vs-Vf 사이의 관계를 도시한 그래프이다.
도 6은 도 3c 내지 도 3e에 도시된 예에서 두 가지 Is, 즉 1e-6A/um와 3e-4A/um인 경우에 대하여 Vs-Vf 사이의 관계를 도시한 그래프이다.
도 7은 표준 슬로프를 추출하기 위한 S-Vo(I) 사이의 관계를 도시한 그래프이다.
도 8은 각 방법에 따른 Cm/Cr 비율 및 에러치의 관계를 도시한 그래프이다.
본 발명은 반도체 소자의 플로팅 게이트(floating gate)를 이용한 정전 용량(capacitance) 측정 방법에 관한 것으로서, 보다 상세히는 기준 정전 용량과 소스 플로워 MOSFET(source-follower Metal Oxide Semiconductor Filed Effect Transistor)을 이용하여 상호 연결 정전 용량(interconnect capacitance)을 측정할 때 게이트-드레인 중첩 정전 용량(overlap capacitance)에 의한 영향을 최소화하고, 게이트-드레인 및 게이트-소스의 중첩 정전 용량을 측정할 수 있으며, 게이트-드레인 중첩 정전 용량을 알고 있을 때 그것을 기준으로 하여 플로팅 게이트에 연결된 미지의 정전 용량을 측정할 수 있고, 플로팅 게이트에 두개의 미지 정전 용량이 연결되어 있을 때 두 정전 용량 사이의 미스매칭(mismatching) 특성을 분석할 수 있는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법에 관한 것이다.
상호 연결 정전 용량(interconnect capacitance)의 평가는 다양하게 존재할 수 있는 기생 효과(parasitic effect)를 고려해야 하고, 복잡한 테스트 장비를 다룰 수 있는 기술을 필요로 한다. 이와 반대로, 유사 DC 측정 구조들은 작은 테스트 면적으로 상호 연결 정전 용량을 평가할 수 있는 방법을 제공한다. 플로팅 게이트 정전 용량 평가 방법(Floating Gate capacitance Measurement Method)은 그러한 방법들 중의 하나이다.[C. Kortekaas, "on-chip Quasi-static Floating-gate capacitance Measurement Method", Proc. IEEE Int. Conf. ON Microelectronic Test Structures, pp.109-113, Vol3, March 1990]
도 1은 플로팅 게이트 구조의 등가 회로를 도시한 회로도이다. 이 구조는 하나의 MOSFET(M)과 두개의 제1,2커패시터(Cr,Cm)로 구성되어 있다. 여기서, 상기 제1커패시터(Cr)는 기준 정전 용량(reference capacitance)이고, 제2커패시터(Cm)는 측정하고자 하는 정전 용량이다. 일례로, MOSFET(M)(P-채널 MOSFET)는 센스 트랜지스터(sense transistor)로서 드레인(drain)을 그라운드(ground)에 연결하고 소스(source)와 벌크(bulk)를 동일 포텐셜(potential)로 셋팅(setting)한다. 이것은 소스와 벌크 사이의 전압차에 의한 문턱 전압(threshold voltage) 변화를 방지한다. 또한, 제1커패시터(Cr)의 일단은 전압(Vf)에 연결되고, 제2커패시터(Cm)는 그라운드(gnd)에 연결된다.
종래 기술에서 정전 용량의 측정 방법은 포화(saturation) 영역(-Vds>-Vgs+Vt)에서, MOSFET(M)에 전류를 일정하게 공급하면서 전압 Vf에 따른 전압 Vs를 측정하여 이루어진다. 물론, N-채널 MOSFET의 경우에는 포화영역(Vds>Vgs+Vt)에서, MOSFET에 전류를 일정하게 공급하면서 전압 -Vf에 따른 전압 -Vs를 측정하여 이루어진다.
여기서, 상기 MOSFET(M)의 소스에 연결되는 전압 Vs는 소스 플로우(source-follow) 특성에 의해 플로팅 게이트(floating gate)에서의 전압 변화만큼 Vs에서 전압 변화가 발생한다. 결과적으로 Vf-Vs 관계 그래프에서 Vf-Vs 사이의 슬로프(Slope) 기울기는 제1커패시터(Cr)와 제2커패시터(Cm)에 의해 결정된다.
[수학식 1]
Vs= S*Vf+Vo(I)
참고로, S=Cr/(Cr+Cm)이고, Vo(I)는 Vf가 0V인 동시에 MOSFET에 I의 전류를 인가했을 때 소스 노드(source node)의 전압이다.
상기 수학식 1 및 슬로프 공식에 의해 측정하고자 하는 제2커패시터(Cm)의 정전 용량은 Cm=(1-S)/S*Cr으로 도출된다.
그런데 이러한 종래 기술은 MOSFET의 소스 플로워 특성을 이용할 때 드레인과 플로팅 게이트 노드 사이의 전압 변화에 따른 게이트-드레인 중첩 정전 용량(gate-to-drain overlap capacitance)에 기인한 플로팅 게이트 노드에서의 전하(charge) 영향을 고려하지 않고 있다. 즉, 게이트와 드레인 사이의 중첩 정전 용량의 영향을 고려하지 않고 있다. 그러므로 측정된 정전 용량은 게이트-드레인 중첩 용량(gate-to-drain overlap capacitance)에 기인한 오차를 갖게 되는 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 기준 정전 용량과 소스 플로워 MOSFET(source-follower Metal Oxide Semiconductor Filed Effect Transistor)을 이용하여 상호 연결 정전 용량(interconnect capacitance)을 측정할 때 게이트-드레인 중첩 정전 용량(overlap capacitance)에 의한 영향을 최소화할 수 있는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법을 제공하는데 있다.
본 발명의 다른 목적은 게이트-드레인 및 게이트-소스의 중첩 정전 용량을 측정할 수 있는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법을 제공하는데 있다.
본 발명의 또다른 목적은 게이트-드레인 중첩 정전 용량을 알고 있을 때 그것을 기준으로 하여 플로팅 게이트에 연결된 미지의 정전 용량을 측정할 수 있는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법을 제공하는데 있다.
본 발명의 또다른 목적은 플로팅 게이트에 두개의 미지 정전 용량이 연결되어 있을 때 두 정전 용량 사이의 미스매칭(mismatching) 특성을 분석할 수 있는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법은 드레인이 그라운드에 연결되고, 소스와 게이트가 상호 연결된 MOSFET과, 상기 게이트에 연결되어 있되, 전압 Vf가 인가되는 기준 커패시터로 이루어진 회로를 구성하는 단계와, 상기 MOSFET의 소스에 정전류 Is를 인가하는 상태에서 상기 기준 커패시터에 전압 Vf를 인가하여 상기 소스의 전압 Vs를 측정하는 단계와, 상기 전압 Vf가 0일 때 상기 전압 Vs를 V0(Is)으로 놓고, 상기 전압 Vs와 전압 Vf의 관계 그래프로부터 슬로프를 추출하는 단계와, 상기 소스 전류 Is에 따라 상기 슬로프와 상기 V0(Is)의 관계로부터 얻어지는 1차 선형식으로부터 V0은 0일 때 계산되는 표준 슬로프(S0)와, 상기 MOSFET의 게이트-드레인 중첩 정전 용량(Cdgo)과, 상기 기준 커패시터의 정전 용량(Cr) 사이의 비율을 추출하는 단계로 이루어질 수 있다.
여기서, 상기 슬로프 추출 단계에서 슬로프는 아래의 수학식으로 계산될 수 있다.
S=△Vs/△Vf
또한, 상기 MOSFET의 게이트-드레인 중첩 정전 용량(Cdgo)은 아래의 수학식으로 계산될 수 있다.
Cdgo=(1-S0)/ S0*Cr
또한, 상기 비율 추출 단계 후에는, 상기 기준 커패시터에 측정 커패시터를 연결하되, 상기 기준 커패시터와 측정 커패시터 사이의 노드는 상기 MOSFET의 게이트에 연결되도록 하고, 상기 측정 커패시터의 타측은 그라운드에 연결되도록 하는 회로 구성 단계와, 상기 MOSFET의 소스에 정전류 Is를 인가하는 상태에서 상기 측정 커패시터가 연결된 기준 커패시터에 전압 Vf를 인가하여 상기 소스의 전압 Vs를 측정하는 단계와, 상기 전압 Vf가 0일 때 상기 전압 Vs를 V0(Is)으로 놓고, 상기 전압 Vs와 전압 Vf의 관계 그래프로부터 슬로프를 추출하는 단계와, 상기 소스 전류 Is에 따라 상기 슬로프와 상기 V0(Is)의 관계로부터 얻어지는 1차 선형식으로부터 V0은 0일 때 계산되는 표준 슬로프(S1)와, 상기 측정 커패시터의 정전 용량(Cm)으로부터 얻어지는 기준 커패시터 및 측정 커패시터의 정전 용량 사이의 비율을 추출하는 단계로 이루어질 수 있다.
또한, 상기 측정 커패시터의 정전 용량(Cm)은 아래의 수학식으로 계산될 수 있다.
Cm=(1/S1-1/S0)*Cr
또한, 상기 비율 추출 단계 후에는, 상기 기준 커패시터에 측정 커패시터를 연결하되, 상기 기준 커패시터와 측정 커패시터 사이의 노드는 상기 MOSFET의 게이트에 연결되도록 하고, 상기 측정 커패시터의 타측은 그라운드에 연결되도록 하는 회로 구성 단계와, 상기 MOSFET의 소스에 정전류 Is를 인가하는 상태에서 상기 측정 커패시터가 연결된 기준 커패시터에 전압 Vf를 인가하여 상기 소스의 전압 Vs를 측정하는 단계와, 상기 전압 Vf가 0일 때 상기 전압 Vs를 V0(Is)으로 놓고, 상기 전압 Vs와 전압 Vf의 관계 그래프로부터 슬로프를 추출하는 단계와, 상기 소스 전류 Is에 따라 상기 슬로프와 상기 V0(Is)의 관계로부터 얻어지는 1차 선형식으로부터 V0은 0일 때 계산되는 표준 슬로프(S1)와, 상기 MOSFET의 게이트-드레인 중첩 정전 용량(Cdgo)과, 상기 게이트-드레인 중첩 정전 용량(Cdgo)으로부터 얻어진 측정 커패시터의 정전 용량(Cm)으로부터 기준 커패시터 및 측정 커패시터 사이의 정전 용량 비율을 추출하는 단계로 이루어질 수 있다.
또한, 상기 게이트-드레인 중첩 정전 용량(Cdgo)으로부터 얻어진 측정 커패시터의 정전 용량(Cm)은 아래의 수학식으로 계산될 수 있다.
Cm=(1- S1)/ S1*Cr-Cdgo
또한, 상기 표준 슬로프(S0)와 다른 표준 슬로프(S1)를 아래의 수학식에 대입하여 상기 기준 커패시터 및 측정 커패시터 사이의 미스 매칭 특성을 분석하는 단계가 더 포함될 수 있다.
R=Cm/Cr=1/S1-1/S0
상기와 같이 하여 본 발명은 기준 정전 용량과 소스 플로워 MOSFET를 이용하여 상호 연결 정전 용량을 측정할 때 게이트-드레인 중첩 정전 용량에 의한 영향을 최소화할 수 있게 된다. 물론, 이에 따라 더욱 작은 정전 용량을 측정할 수 있게 되고, 측정 커패시터의 측정 해상도를 높일 수 있으며, 작은 MOSFET의 테스트 패턴 면적을 줄일 수 있게 된다. 더불어, 큰 게이트-드레인/게이트-소스의 중첩 정전 용량을 갖는 MOSFET을 측정에 이용할 수도 있다.
또한, 본 발명은 게이트-드레인 및 게이트-소스의 중첩 정전 용량을 측정할 수 있게 된다.
또한, 게이트-드레인 중첩 정전 용량을 알고 있을 때 그것을 기준으로 하여 플로팅 게이트에 연결된 미지의 정전 용량을 측정할 수 있게 된다.
또한, 본 발명은 플로팅 게이트에 두개의 미지 정전 용량이 연결되어 있을 때 두 정전 용량 사이의 미스매칭 특성을 분석할 수 있게 된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 기준 정전 용량과 미지의 정전 용량을 갖는 플로팅 게이트 구조를 도시한 등가 회로도이다.
도 1에서 기준 커패시터(Cr)에 인가되는 전압 Vf나 MOSFET(M)의 드레인 또는 소스에 인가되는 전압 조건이 바뀐다 하더라도 만약 다른 노드(node)로부터 플로팅 게이트 노드로 유입되는 전류가 없고, 상기 플로팅 게이트 노드의 내부에서 생성 소멸되는 전하량을 무시하면 상기 플로팅 게이트 노드는 시초 값인 중성 조건이며(neutral), 총 내부 전하량은 0이 된다. 즉, 플로팅 게이트 노드의 전하량은 변함없이 보존된다는 가정이다. 이를 수학식으로 표현하면 다음과 같다. 또한 이 조건은 Vg(t)=Vg가 시간에 따라 일정함을 의미한다.
[수학식 2]
Integ(I,t)=Cr*(Vg(t)-Vf)+Cm*Vg(t)+Cdgo*(Vg(t)-Vd)+Csgo*(Vg(t)-Vs)+Cbgo*(Vg(t)-Vs)=0
여기서 Vg(t)는 플로팅 게이트 노드의 전압이다. 또한 Cdgo는 게이트-드레인 중첩 정전 용량(gate-to-drain overlap capacitance)이고, Csgo는 게이트-소스 중첩 정전 용량(gate-to-source overlap capacitance)이며, Cbgo는 게이트-벌크 중첩 정전 용량(gate-to-bulk overlap capacitance)이다.
또한, Vd=ground=0이며, 소스-플로어(source-follower) 특성으로부터 Vg(t)-Vth=Vs(t)가 된다. 여기서 Vth는 문턱 전압이다. 이러한 측정 조건을 위의 수학식 2에 도입하면, 상기 수학식 2는 아래의 수학식 3으로 정리된다.
[수학식 3]
Cr*(Vs+Vth-Vf)+Cm*( Vs+Vth )+Cdgo*( Vs+Vth-Vd)+Csgo*(Vth)+Cbgo*(Vth)=0
상기 수학식 3을 전압 Vf에 대하여 미분하면, 문턱 전압 Vth가 상수이므로 dVth/dVf=0이며, dVs/dVf=S로 놓으면 아래의 수학식 4로 다시 정리된다.
[수학식 4]
Cr*(S-1)+Cm*S +Cdgo*S=0
즉, 전압 Vs와 전압 Vf 사이의 관계 그래프에서 슬로프는 게이트-드레인 중첩 정전 용량이 영향을 미치고 있음을 알 수 있다. 만약 기준 커패시터에 대한 정전 용량(Cr)과 측정 커패시터에 대한 정전 용량(Cm)이 게이트-드레인 중첩 정전 용량(Cdgo)보다 매우 클 때는 무시할 수 있지만 그렇지 않을 때는 게이트-드레인 중첩 정전 용량(Cdgo)의 영향을 무시할 수 없다.
이것은 다른 말로 측정 커패시터의 측정 해상도(resolution)에도 영향을 줌을 알 수 있다. 즉 게이트-드레인 중첩 정전 용량(Cdgo)을 무시하지 않는다면 측정 해상도를 개선할 수 있음을 의미한다.
또한 전압 Vs를 측정하기 위하여 인가하는 정전류 Is 따라 MOSFET(M)의 채널 영역에서 전하(charge) 변화에 의해, dVs/dVf는 측정하는 전류에 영향을 받는다. 그러한 영향을 제거하고 정확하게 측정할 수 있는 방법은 다음과 같다.
표준 슬로프 S의 측정 방법
슬로프 S를 측정하는 방법을 설명한다.
1. MOSFET(M)의 드레인 노드를 그라운드로 설정하고, 소스와 벌크에 연결된 노드에 정전류 Is를 인가한다. 이때, 전압 Vf가 0일 때 소스의 전압 Vs를 측정하여 Vo(Is)를 얻는다. 그 후, 전압 Vf를 변화시켜 소스 전압 Vs를 측정함으로써, 슬로프 S(Is)를 얻는다.
2. 소스 전류 Is를 변화시키면서 각 Is에 따른 Vo(Is)와 슬로프 S(Is)를 측정한다.
3. 소스 전류 Is에 따른 Vo(Is)을 X 축에 놓고, 슬로프 S(Is)를 Y축에 놓은 후 선형 추세선으로부터 Y축과 절편의 슬로프 값을 그 구조의 표준 슬로프 Sn으로 설정한다.
하나의 커패시터가 플로팅 게이트에 연결된 경우
도 2에 도시된 바와 같이, MOSFET(M)의 플로팅 게이트에 하나의 커패시터(Cr)가 연결된 경우이다.
측정 방법은 다음과 같다.
상기 회로 구조에서 표준 슬로프 S0을 상기의 방법인 슬로프 S를 측정하는 방법으로부터 측정한다. 그 후 아래의 수학식 5로부터 게이트-드레인 중첩 정전 용량(Cdgo) 또는 커패시터의 정전 용량(Cr) 둘중 어느 하나를 알면 다른 하나를 측정할 수 있다.
[수학식 5]
Cdgo=(1-S0)/ S0*Cr
두개의 커패시터가 플로팅 게이트에 연결된 경우
도 1에 도시된 바와 같이, MOSFET(M)의 플로팅 게이트에 2개의 커패시터(Cr,Cm)가 연결된 경우이다.
측정 방법은 다음과 같다.
측정 커패시터(Cm)의 단자를 오픈(open)하여, 플로팅 게이트에 하나의 커패시터(Cr)가 연결된 경우처럼 연결하여 그 구조의 상기의 방법인 슬로프 S를 측정하는 방법으로부터 표준 슬로프 S0을 측정한다.
그 후 커패시터(Cm) 단자를 그라운드(ground)에 연결하여 상기의 방법인 슬로프 S를 측정하는 방법으로부터 표준 슬로프 S1을 측정한다.
그 후 아래의 수학식6 및 수학식 7로부터 두 가지 커패시터의 정전 용량 Cm과 Cr 중 어느 하나를 알면 측정할 수 있다. 더욱이, 드레인-게이트 중첩 충전 용량을 알면 측정할 수 있다.
[수학식 6]
Cm=(1- S1)/ S1*Cr-Cdgo
[수학식 7]
Cm=(1/S1-1/S0)*Cr
정전 용량의 매칭 특성 분석 방법
도 1에 도시된 바와 같이, 플로팅 게이트에 두 개의 커패시터가 연결된 경우이다. 이 경우 두 커패시터의 값이 같은지를 평가하는 방법이다.
상기의 방법으로 슬로프 S1과 S0을 측정하게 되면, 아래의 수학식 8에서 두 커패시터 값의 비를 계산할 수 있다. 즉 그 값이 1에 가까울수록 두 커패시터는 동일한 값의 커패시터라 평가할 수 있다.
[수학식 8]
R=Cm/Cr=1/S1-1/S0
상기에서 설명한 방법을 검증하기 위하여 2차원 수치 소자 시뮬레이터(2D-numerical device simulator, 물리적인 모델에 기초하여 소자의 전기적인 특성을 분석하는 TCAD(technology Computer-aided design) 소프트웨어)를 이용하였다.
도 3a 내지 도 3d는 동일한 정전 용량 Cr에 대하여 3개의 다른 정전 용량 Cm을 갖도록 만든 3개의 테스트 케이스(test cases)들이다. 각각의 커패시터 값은 2차원 수치 소자 시뮬레이터로부터 얻었으며, 아래의 표 1에 정리하였다.
[표 1]
케이스 2-D 수치 계산에 의한 정전 용량(fF)
정전 용량(Cr) 1.922
정전 용량(Cm1) 1.804
정전 용량(Cm2) 0.637
정전 용량(Cm3) 0.396
게이트-드레인 중첩 정전 용량(Cdgo) 0.339
종래의 방법과 본 발명에 개시된 방법에 의한 정전 용량의 평가는 아래의 표 2에서 정리하였다.
[표 2]
케이스 비율(real) 비율(ext) 비율(old) 비율(ext) 에러(old)
Cm1/Cr 0.939 0.937 1.141 0.221 21.579
Cm2/Cr 0.332 0.330 0.527 0.508 58.838
Cm3/Cr 0.206 0.205 0.399 0.268 93.677
Cdgo/Cr 0.176 0.179 0.192 1.406 8.815
도 4는 커패시터(Cm)가 오픈(open)되었을 때, 즉 도 2의 등가 회로가 유용할 때의 전압 Vs와 전압 Vf의 관계를 도시한 그래프이다.
도 5는 커패시터(Cm)가 그라운드(ground)에 연결되었을 때, 즉 도 1의 등가회로가 유용할 때의 전압 Vs와 전압 Vf의 관계를 도시한 그래프이다.
도 6에 도시된 바와 같이 커패시터(Cm)의 값이 바뀔 때 전압 Vs와 전압 Vf의 관계 그래프에서 그 기울기가 변화함을 관측할 수 있다. 동일한 정전 용량(Cm)에 대해서도 소스 전류 Is에 따라 전압 Vs와 전압 Vf 사이의 관계 그래프에서 그 기울기가 약간씩 변화한다.
그러므로 각각의 소스 전류 Is에 대하여 전압 Vf가 0일 때의 Vo(Is)와 △Vs/△Vf의 슬로프를 추출하여 도 7에서처럼 슬로프 S 와 Vo(Is)의 관계 그래프로부터 Vo=0인, 즉 Y축과의 절편을 구하여 표준 슬로프 Sn으로 정의한다.
도 8은 종래의 방법과 본 발명의 방법과 실제 값을 이용한 경우의 비율( Ratio)=Cm/Cr을 비교하였다. 도 8에 도시된 바와 같이 본 발명의 방법이 매우 작은 정전 용량 영역에서도 게이트-드레인 중첩 정전 용량(Cdgo)에 의한 에러(error)를 제거하고 1% 이내로 추출할 수 있음을 보여준다.
상기와 같이 하여 본 발명은 기준 정전 용량과 소스 플로워 MOSFET를 이용하여 상호 연결 정전 용량을 측정할 때 게이트-드레인 중첩 정전 용량에 의한 영향을 최소화할 수 있게 된다. 물론, 이에 따라 더욱 작은 정전 용량을 측정할 수 있게 되고, 측정 커패시터의 측정 해상도를 높일 수 있으며, 작은 MOSFET의 테스트 패턴 면적을 줄일 수 있게 된다. 더불어, 큰 게이트-드레인/게이트-소스의 중첩 정전 용량을 갖는 MOSFET을 측정에 이용할 수도 있다.
또한, 본 발명은 게이트-드레인 및 게이트-소스의 중첩 정전 용량을 측정할 수 있게 된다.
또한, 게이트-드레인 중첩 정전 용량을 알고 있을 때 그것을 기준으로 하여 플로팅 게이트에 연결된 미지의 정전 용량을 측정할 수 있게 된다.
또한, 본 발명은 플로팅 게이트에 두개의 미지 정전 용량이 연결되어 있을 때 두 정전 용량 사이의 미스매칭 특성을 분석할 수 있게 된다.
이상에서 설명한 것은 본 발명에 따른 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (8)

  1. 드레인이 그라운드에 연결되고, 소스와 게이트가 상호 연결된 MOSFET과, 상기 게이트에 연결되어 있되, 전압 Vf가 인가되는 기준 커패시터로 이루어진 회로를 구성하는 단계와,
    상기 MOSFET의 소스에 정전류 Is를 인가하는 상태에서 상기 기준 커패시터에 전압 Vf를 인가하여 상기 소스의 전압 Vs를 측정하는 단계와,
    상기 전압 Vf가 0일 때 상기 전압 Vs를 V0(Is)으로 놓고, 상기 전압 Vs와 전압 Vf의 관계 그래프로부터 슬로프를 추출하는 단계와,
    상기 소스 전류 Is에 따라 상기 슬로프와 상기 V0(Is)의 관계로부터 얻어지는 1차 선형식으로부터 V0은 0일 때 계산되는 표준 슬로프(S0)와, 상기 MOSFET의 게이트-드레인 중첩 정전 용량(Cdgo)과, 상기 기준 커패시터의 정전 용량(Cr) 사이의 비율을 추출하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법.
  2. 제 1 항에 있어서, 상기 슬로프 추출 단계에서 슬로프는 아래의 수학식으로 계산됨을 특징으로 하는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법.
    S=△Vs/△Vf
  3. 제 1 항에 있어서, 상기 MOSFET의 게이트-드레인 중첩 정전 용량(Cdgo)은 아래의 수학식으로 계산됨을 특징으로 하는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법.
    Cdgo=(1-S0)/ S0*Cr
  4. 제 1 항에 있어서, 상기 비율 추출 단계 후에는,
    상기 기준 커패시터에 측정 커패시터를 연결하되, 상기 기준 커패시터와 측정 커패시터 사이의 노드는 상기 MOSFET의 게이트에 연결되도록 하고, 상기 측정 커패시터의 타측은 그라운드에 연결되도록 하는 회로 구성 단계와,
    상기 MOSFET의 소스에 정전류 Is를 인가하는 상태에서 상기 측정 커패시터가 연결된 기준 커패시터에 전압 Vf를 인가하여 상기 소스의 전압 Vs를 측정하는 단계와,
    상기 전압 Vf가 0일 때 상기 전압 Vs를 V0(Is)으로 놓고, 상기 전압 Vs와 전압 Vf의 관계 그래프로부터 슬로프를 추출하는 단계와,
    상기 소스 전류 Is에 따라 상기 슬로프와 상기 V0(Is)의 관계로부터 얻어지는 1차 선형식으로부터 V0은 0일 때 계산되는 표준 슬로프(S1)와, 상기 측정 커패시터의 정전 용량(Cm)으로부터 얻어지는 기준 커패시터 및 측정 커패시터의 정전 용량 사이의 비율을 추출하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 플 로팅 게이트를 이용한 정전 용량 측정 방법.
  5. 제 4 항에 있어서, 상기 측정 커패시터의 정전 용량(Cm)은 아래의 수학식으로 계산됨을 특징으로 하는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법.
    Cm=(1/S1-1/S0)*Cr
  6. 제 1 항에 있어서, 상기 비율 추출 단계 후에는,
    상기 기준 커패시터에 측정 커패시터를 연결하되, 상기 기준 커패시터와 측정 커패시터 사이의 노드는 상기 MOSFET의 게이트에 연결되도록 하고, 상기 측정 커패시터의 타측은 그라운드에 연결되도록 하는 회로 구성 단계와,
    상기 MOSFET의 소스에 정전류 Is를 인가하는 상태에서 상기 측정 커패시터가 연결된 기준 커패시터에 전압 Vf를 인가하여 상기 소스의 전압 Vs를 측정하는 단계와,
    상기 전압 Vf가 0일 때 상기 전압 Vs를 V0(Is)으로 놓고, 상기 전압 Vs와 전압 Vf의 관계 그래프로부터 슬로프를 추출하는 단계와,
    상기 소스 전류 Is에 따라 상기 슬로프와 상기 V0(Is)의 관계로부터 얻어지는 1차 선형식으로부터 V0은 0일 때 계산되는 표준 슬로프(S1)와, 상기 MOSFET의 게이트-드레인 중첩 정전 용량(Cdgo)과, 상기 게이트-드레인 중첩 정전 용량(Cdgo)으 로부터 얻어진 측정 커패시터의 정전 용량(Cm)으로부터 기준 커패시터 및 측정 커패시터 사이의 정전 용량 비율을 추출하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법.
  7. 제 6 항에 있어서, 상기 게이트-드레인 중첩 정전 용량(Cdgo)으로부터 얻어진 측정 커패시터의 정전 용량(Cm)은 아래의 수학식으로 계산됨을 특징으로 하는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법.
    Cm=(1- S1)/ S1*Cr-Cdgo
  8. 제 4 항에 있어서, 상기 표준 슬로프(S0)와 다른 표준 슬로프(S1)를 아래의 수학식에 대입하여 상기 기준 커패시터 및 측정 커패시터 사이의 미스 매칭 특성을 분석하는 단계가 더 포함된 것을 특징으로 하는 반도체 소자의 플로팅 게이트를 이용한 정전 용량 측정 방법.
    R=Cm/Cr=1/S1-1/S0
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