JP4748552B2 - Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体 - Google Patents
Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタ等のＭＩＳＦＥＴの回路シミュレーションを行う際に、物理的に重要なデバイスパラメータの１つであるオーバラップ長を正確に求めることのできるＭＩＳＦＥＴのオーバラップ長の抽出方法、抽出装置及びオーバラップ長抽出プログラムを収納した記録媒体に関する。
【０００２】
【従来の技術】
近年のＤＲＡＭ、不揮発性メモリのメモリデバイスあるいはロジックデバイスのような超ＬＳＩでは、半導体素子の最小寸法は微細化され、０．１μｍ程度での設計が視野に入ってきている。このような超ＬＳＩの技術分野において、上記半導体デバイスを新規に設計開発したり、拡散濃度等の製造プロセスを変えたい場合に、その都度、実際の半導体集積回路を試作するとすれば、開発に要する時間が長くなり、開発コストも嵩むことになる。そこで、従来から、実際の回路を試作して設計を進める代わりに、一連のコンピュータ・シミュレーションにより設計を進める作業が行われている。
【０００３】
この一連のシミュレーションは、不純物濃度等のプロセスデータを抽出するためのプロセスシミュレーションと、半導体素子であるＭＩＳＦＥＴの実効チャネル長等のデバイスパラメータを抽出するためのデバイスシミュレーションと、回路シミュレーションとから成る。ここで、上記回路シミュレーションでは、上記デバイスパラメータに基づいて得た正確なＭＩＳＦＥＴの電気的特性に基づき、スパイス（SPICE;Simulation Program with Integrated Circuit Emphasis)と称される回路解析プログラムを起動して、メモリ動作、フリップフロップ動作等が調べられる。
【０００４】
これらのシミュレーションの結果が、実験結果と高い精度で一致するほど、短い期間で所望の超ＬＳＩを開発できることになるので、精度の良いシミュレーション技術の開発が強く望まれている。
【０００５】
この種のコンピュータ・シミュレーションについてさらに詳述すると、新しく設計された、あるいは、製造プロセスに変更が加えられた超ＬＳＩについて、メモリ動作やフリップフロップ動作等の回路シミュレーションを行うにあたっては、回路シミュレーションに組み込まれたデバイスモデルが、実際のデバイス特性を再現できるように、予め、上述のプロセスシミュレーション及びデバイスシミュレーションを実施して、デバイスパラメータの抽出を正確に行っておく必要がある。
【０００６】
このようなデバイスパラメータのうち特に重要なものとして、ＭＩＳＦＥＴ（例えば、ＭＯＳトランジスタ）のオーバラップ長ΔＬがある。ここで、オーバラップ長ΔＬとは、図９に図説するように、ＭＯＳトランジスタのゲート電極１０１とソース・ドレイン拡散層領域１０２，１０３とがオーバラップする領域の長さと定義される。ここで、ゲート電極１０１は、ゲート絶縁膜１０４を介してＭＯＳトランジスタのチャネル領域及び上記オーバラップ領域上に形成されることになる。
【０００７】
そして、ＭＯＳトランジスタの実効チャネル長Ｌeff は、図９に示すように、シリコン基板１０５の表面におけるソース側ｐｎ接合部−ドレイン側ｐｎ接合部間の距離、換言すれば、ゲート長Ｌからオーバラップ長ΔＬを差し引いた距離を意味するので、オーバラップ長ΔＬが求まれば、実効チャネル長Ｌeff も正確に判る。
【０００８】
従来の技術としては、オーバラップ長ΔＬの導出は、例えば特開昭５４−０２６６７号、７−１７６７４０号公報等に記載されているように、ゲート長Ｌの異なる複数のＭＯＳトランジスタについて、式（１）で表される様々の実効ゲート電圧Ｖgeごとに、ＭＯＳトランジスタのドレイン電圧Ｖｄが微小なときの、式（２）で与えられるチャネル抵抗（ソース電極−ドレイン電極間の抵抗）Ｒを測定することによって行われていた（以下、第１の従来例と記す）。
【０００９】
すなわち、Ｖge＝Ｖｇ−Ｖth … （１）、ここで、Ｖｇ：ゲート電圧（ゲート−ソース間電圧）、Ｖth：しきい値電圧である。
【００１０】
また、Ｒ＝（ΔＩｄ／ΔＶｄ）-1 … （２）、ここで、Ｖｄ：ドレイン電圧（ドレイン−ソース間電圧）、Ｉｄ：ドレイン電流（ドレイン−ソース間電流）である。
【００１１】
図１０は、上記第１の従来例でのオーバラップ長ΔＬ抽出を実施する際に得られる、実効ゲート電圧Ｖgeごとの、チャネル抵抗Ｒのゲート長Ｌ依存性を示す特性図である。ここで、図１０は、チャネル幅Ｗ（＝１０μｍ）、ゲート絶縁膜のシリコン酸化膜換算の膜厚Ｔox（＝１０ｎｍ）のｎＭＯＳトランジスタのデータである。同図において、プロットが測定点、直線群は最小自乗法による補間演算で求められた、各実効ゲート電圧Ｖge1〜Ｖge5＝１．０〜３．０Ｖでのデータに対する回帰直線群である。
【００１２】
この実効ゲート電圧Ｖge1〜Ｖge5に対応する複数の回帰直線は、同図に示すように、略一点（ａ，ｂ）に収斂する。この収斂点における横軸上の座標値ａがオーバラップ長ΔＬに相当する。なお、縦軸上の座標値ｂはソース・ドレイン拡散層の寄生抵抗に相当する。
【００１３】
また、最近では、ＭＯＳトランジスタでの上記オーバラップ長ΔＬを容量値から導出する方法が提案されている。この方法は、プロシーディング アイ・イー・イー・イー １９９５ インターナショナル コンファレンス マイクロエレクトロニクス テスト ストラクチャー （Proc.IEEE 1995 Int.Conference on Microelectronic Test Structure）Vol8,March 1995,p151-p155 に記載されている（以下、第２の従来例と記す）。
【００１４】
この技術について、図１１と図１２に基づいて説明する。ここで、図１１は、櫛形のゲート電極を有するＭＯＳトランジスタとＭＯＳキャパシタの断面図である。そして、図１２は、上記ＭＯＳトランジスタ及びＭＯＳキャパシタの容量値のゲート電圧依存性を示すグラフである。
【００１５】
図１１に示す２つの測定試料を作製する。すなわち、図１１（ａ）に示すように、半導体基板１０６表面にゲート酸化膜を介して、一定のゲート長（Ｌとする）となる複数のゲート電極１０７を形成し、これらの複数（Ｎｆとする）のゲート電極１０７間にＭＯＳトランジスタのソース・ドレイン領域となる拡散層１０８を設ける。ここで、チャネル幅は全てのゲート電極に亘り同一である。
【００１６】
また、図１１（ｂ）に示すように、半導体基板１０６上にゲート酸化膜を介して１つの容量電極１０９を形成する。ここで、上記ＭＯＳトランジスタのゲート酸化膜とＭＯＳキャパシタのゲート酸化膜は膜厚及び材料の同一な絶縁膜であり、上記ゲート電極１０７の全て及び上記容量電極１０９は同一材料で同一の平面積になるように設計される。
【００１７】
そして、図１１（ａ）に示すように、拡散層１０８を全て接地し、上記ゲート電極を全て接続したＨ端子と半導体基板１０６のＬ端子との間に直流電圧（上記ゲート電圧となる）と交流（１０ｋＨｚ）微少電圧とを印加し、この間の容量値を計測する。ここで、直流電圧は可変である。同様に、図１１（ｂ）に示すように、容量電極１０９のＨ端子と半導体基板１０６のＬ端子との間に直流電圧と交流（１０ｋＨｚ）微少電圧とを印加し、この間の容量値を計測する。この場合も、上記直流電圧は種々に変えられる。
【００１８】
図１２は、上記のＭＯＳトランジスタの容量値あるいはＭＯＳキャパシタの容量値とゲート電圧（あるいは容量電圧）の関係を示すグラフである。ここで、半導体基板は導電型がＰ型にシリコン基板であり、ＭＯＳトランジスタでは、図中のＣｇｂに示すような関係が得られ、ＭＯＳキャパシタでは、図中のＣｐに示すような関係が得られる。そして、上記Ｃｐ−Ｃｇｂを求めると、図中に示すように、ゲート電圧がＶｍのところ（いわゆるフラットバンドに対応する電圧値）でピーク値が現れる。このピーク値をＣdiffとすると、オーバラップ長ΔＬは式（３）で求められる。
【００１９】
すなわち、ΔＬ＝Ｃdiff・Ｌｐ／（Ｃｐ・Ｎｆ） … （３）、ここで、Ｌｐ＝（ゲート長Ｌ）×（ゲート本数Ｎｆ）である。
【００２０】
【発明が解決しようとする課題】
上述したように、近年の超ＬＳＩの微細化、高密度化に伴い、使用されるＭＯＳトランジスタの構造は、より短いゲート長となる傾向にある。
【００２１】
しかし、上記第１の従来例のようなオーバラップ長ΔＬ導出方法では、ゲート長が短くなると、チャネル抵抗Ｒのゲート長Ｌ依存性の直線性が崩れ、上記回帰直線群が１点に収斂しなくなり、このため、オーバラップ長ΔＬを正確に求めることが困難になる、という欠点があった。これは、ＭＯＳトランジスタが短チャネル化すると、主として、短チャネル効果の１つである２次元の効果（電流密度の２次元分布）を、無視することができなくなるためである。
【００２２】
また、上記の第２の従来例の技術をゲート長が０．２μｍ以下のＭＯＳトランジスタに適用すると、上述したようなＣｐ−Ｃｇｂのピーク値は現れない。現在、この理由は不明である。
【００２３】
更に、第２の従来例では、ＭＯＳトランジスタのゲート電極の全面積とＭＯＳキャパシタの容量電極の面積とを同一にする必要があるが、これらの素子の作製工程、特に、微細加工工程でのバラツキから上記面積の誤差が生じる。そして、上記求めるオーバラップ長ΔＬ誤差が大きくなる。
【００２４】
本発明は、上述の事情に鑑みてなされたもので、ＭＩＳＦＥＴの回路シミュレーションを行うに当たり、物理的に重要なデバイスパラメータの１つであるオーバラップ長ΔＬを予め正確に求めることのできるＭＩＳＦＥＴのオーバラップ長の抽出方法、抽出装置及び抽出プログラムを収納した記憶媒体を提供することを目的としている。
【００２５】
【課題を解決するための手段】
このために、本発明では、半導体基板の表面部又は該表面部のウェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、各ＭＩＳＦＥＴをＯＮ状態に保つ所定の電圧を各ゲートに印加して、各ゲート長Ｌに対するゲート−ソース・ドレイン間の容量Ｃｇを測定し、該測定結果から前記容量Ｃｇのゲート長依存性を求め、得られた前記容量Ｃｇのゲート長依存性に基づいて、ゲートとソース・ドレイン拡散層領域とがオーバラップする長さΔＬを抽出する。
【００２６】
あるいは、前記半導体基板又はウェルを接地電位にし、前記ゲート−ソース・ドレイン間に所定の直流バイアス電圧と交流電圧を印加して、少なくとも、電流計測手段にて前記ゲート−ソース・ドレイン間に流れる交流電流を計測し、得られた測定結果に基づいて、前記各ゲート長Ｌに対するゲート−ソース・ドレイン間の前記容量Ｃｇを算出する。
【００２７】
あるいは、前記ゲートに直流バイアス電圧や交流電圧を印加するための電圧源を当該ゲートに接続し、電流計測手段の一方の端子を前記ソース・ドレインに接続し、電圧計測手段の一方の端子を前記ゲートに、他方の端子を前記ソース・ドレインに接続し、かつ、前記電流計測手段の他方の端子と、前記半導体基板又はウェルとを接地した状態で、前記電圧計測手段にて前記ゲート−ソース・ドレイン間の電圧値を測定すると共に、前記電流計測手段にて前記ゲート−ソース・ドレイン間を流れる交流電流値を測定し、得られた測定結果に基づいて、前記各ゲート長Ｌに対するゲート−ソース・ドレイン間の前記容量Ｃｇを算出する。
【００２８】
あるいは、半導体基板の表面部又は該表面部のウェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、各ＭＩＳＦＥＴをＯＦＦ状態に保つ所定の電圧を各ゲートに印加して、各ゲート長Ｌに対するゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の容量Ｃｇｎを測定し、該測定結果から前記容量Ｃｇｎのゲート長依存性を探り、得られた前記容量Ｃｇｎのゲート長依存性に基づいて、ゲートとソース・ドレイン拡散層領域とがオーバラップする長さΔＬを求める。
【００２９】
あるいは、前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間に所定の直流バイアス電圧と交流電圧とを印加して、少なくとも、電流計測手段にて前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間に流れる交流電流を計測し、得られた測定結果に基づいて、前記各ゲート長Ｌに対するゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の容量Ｃｇｎを算出する。
【００３０】
あるいは、前記ゲートに直流バイアス電圧や交流電圧を印加するための電圧源を当該ゲートに接続し、電流計測手段の一方の端子を前記ソース・ドレイン及び基板あるいはゲート−ソース・ドレイン及びウェル間に接続し、電圧計測手段の一方の端子を前記ゲートに、他方の端子を前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間に接続し、かつ、前記電流計測手段の他方の端子を接地した状態で、前記電圧計測手段にて前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の電圧値を測定すると共に、前記電流計測手段にて前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間を流れる交流電流値を測定し、得られた測定結果に基づいて、前記各ゲート長Ｌに対するゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の前記容量Ｃｇを算出する。
【００３１】
あるいは、半導体基板の表面部又は該表面部のウェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、前記半導体基板又はウェルを接地電位にし、前記ゲート−ソース・ドレイン間に可変の直流バイアス電圧と交流電圧を印加して、少なくとも、電流計測手段にて前記ゲート−ソース・ドレイン間に前記可変の直流バイアスに対応して流れる交流電流を計測し、得られた測定結果に基づいて、前記各ゲート長Ｌに対してそれぞれゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧依存性を導出し、更に、前記ＭＩＳＦＥＴのチャネルが形成できるゲート電圧近傍でＣｇのＶｇによる微分値をゲート長の異なる２つのＭＩＳＦＥＴでそれぞれ求め、前記２つのＭＩＳＦＥＴでの前記微分値の差分析からゲート−ソースあるいはドレイン間のゲートオーバラップ容量値とフリンジ容量値との和を算出する。
【００３２】
あるいは、前記算出した容量ＣｇあるいはＣｇｎのゲート長依存性に外挿法を適用して、前記ゲート長が零になるときの容量を算出し、得られた前記算出結果から前記フリンジ容量値と前記ゲートオーバラップ容量値とを分離して求める。ここで、上記微分値はＣｇのＶｇによる１階微分値または２階微分値である。
【００３３】
そして、本発明は、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧Ｖｇ依存性を計測する手段と、前記ＣｇをＶｇで微分しゲート長の異なる２つのＭＩＳＦＥＴ間の前記微分値の差を分析する手段と、前記微分値の差の分析から前記複数のＭＩＳＦＥＴ共通の容量成分となるゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を導出する手段とを備える。
【００３４】
あるいは、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、所定のゲート電圧でのゲート−ソース・ドレイン間の容量のゲート長依存性を計測する手段と、前記容量のゲート長依存性よりゲート長が零での外挿容量値を算出する手段と、上記手段より求めた和容量値と前記容量のゲート長依存性よりオーバラップ長ΔＬを算出する手段とを備える。
【００３５】
あるいは、上記に求められた外挿容量値よりゲート−ソース・ドレイン間のフリンジ容量値を算出する手段と、上記導出された複数のＭＩＳＦＥＴ共通の容量成分となる和容量値からゲートオーバラップ容量値を算出する手段とを備えている。
【００３６】
あるいは、本発明は、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇとゲート電圧Ｖｇとの関係を導出する処理と、前記ＣｇのＶｇでの１階微分値あるいは２階微分値を算出する処理と、前記ゲート長の異なる２つのＭＩＳＦＥＴ間の微分値の差を分析し前記複数のＭＩＳＦＥＴ共通の容量成分となるゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を算出する処理と、をコンピュータに実行させるプログラムを収納した記録媒体である。
【００３７】
あるいは、本発明は、ゲート長Ｌの異なる複数のＭＩＳＦＥＴより求めた所定のゲート電圧でのゲート−ソース・ドレイン間容量のゲート長依存性のデータからゲート長が零での外挿容量値を算出する処理と、上記求められた和容量値と前記容量のゲート長依存性よりオーバラップ長ΔＬを算出する処理と、をコンピュータに実行させるプログラムを収納した記録媒体である。
【００３８】
あるいは、本発明は、上記求められたゲート長Ｌの異なる複数のＭＩＳＦＥＴ共通の和容量値と上記求められたゲート長が零での外挿容量値とからフリンジ容量値とゲートオーバラップ容量値とを算出する処理と、をコンピュータに実行させるプログラムを収納した記録媒体である。
【００３９】
本発明の主要部では、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧Ｖｇ依存性を導出し、上記ＣｇをＶｇで微分しゲート長の異なる２つのＭＩＳＦＥＴ間の上記微分値の差を分析する。そして、上記微分値の差の分析から複数のＭＩＳＦＥＴ共通の容量成分となるゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を導出する。また、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、所定のゲート電圧でのゲート−ソース・ドレイン間の容量のゲート長依存性を導出し、上記容量のゲート長依存性に基づいて上記和容量値からオーバラップ長ΔＬを算出する。また、上記容量のゲート長依存性よりゲート長が零での外挿容量値を求め、上記ＭＩＳＦＥＴのフリンジ容量値とゲートオーバラップ容量値とを分離して算出する。
【００４０】
本発明では、ゲート長の異なる複数のＭＩＳＦＥＴのゲートとソース・ドレイン間の容量を計測するために、ＭＩＳＦＥＴの回路シミュレーションを行うに当たり、物理的に重要なデバイスパラメータの１つであるオーバラップ長ΔＬを極めて正確に求めることができる。
【００４１】
【発明の実施の形態】
次に、図面を参照して、本発明の第１の実施の形態について説明する。図１は、本発明のＭＩＳＦＥＴのオーバラップ長の抽出装置の電気的構成を示すブロック図あり、図２は、同抽出装置を構成する容量計測装置の電気的構成を示す回路図である。
【００４２】
本発明の大きな特徴は、ゲート電極の異なる複数のＭＩＳＦＥＴのゲートとソース・ドレイン間の容量値を計測し、この容量値のゲート（電極）長依存性から上記オーバラップ長ΔＬを算出する点にある。ここで、上記容量値のゲート電圧依存性に基づいて容量解析処理し、フリンジ容量およびオーバラップ長ΔＬの抽出を行う。
【００４３】
そこで、本発明の方法を具現するために、この例のオーバラップ長抽出装置は、図１に示すように、被測定素子群１について、上述のゲート−ソース・ドレイン間容量を計測する容量計測装置２と、キーボードやマウス等の入力装置３と、各種処理プログラムを記録した記録媒体４と、上述の各種処理プログラムの制御により動作するＣＰＵ等のデータ処理装置５と、計測データや演算データ等を一時記憶する記憶装置６と、ディスプレイ装置やプリンタ等の出力装置７とから概略構成されている。
【００４４】
上記容量計測装置２は、図２に示すように、被測定素子群１を取り付けるための素子取付部２１と、データ処理装置５の制御により、被測定素子群１の各測定対象素子についてゲート−ソース・ドレイン間の電流・電圧を計測するための計測部２２とからなっている。
【００４５】
素子取付部２１は、ゲート１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂのそれぞれに電気的に接続される取付端子を有し、これら取付端子は、ウェハ状態の被測定素子群１にプローブを立てる場合は、プローバからなり、被測定素子群１がパッケージに組み込まれている場合は、パッケージ取付用のソケットからなる。なお、ゲート１ｇと基板１ｂ間にはゲート絶縁膜１ｏｘが介在する。
【００４６】
また、計測部２２は、各ゲート１ｇに直流バイアス電圧を印加するための可変の直流バイアス電圧源２２１と、この直流バイアス電圧源２２１に直列接続された交流電圧源２２２と、ゲート１ｇ−ソース１ｓ及びドレイン１ｄ間の印加電圧を計測するための電圧計２２３と、ゲート１ｇからソース１ｓ及びドレイン１ｄに流れる電流を測定するための電流計２２４とを備えてなっている。
【００４７】
この例では、直流バイアス電圧源２２１と交流電圧源２２２とは互いに直列接続され、その一方の出力端は、素子取付部２１のゲート取付端子に接続され、他方の出力端は、接地されている。ここで、素子取付部２１の基板１ｂ取付端子は接地され、ソース取付端子及びドレイン取付端子は、電流計２２４を介して接地されている。また、ゲート取付端子とソース・ドレイン取付端子の間には、電圧計２２３が介挿されている。このように、各測定対象素子は、素子取付部２１を介して電気的に計測部２２に接続されるようになっている。
【００４８】
また、上記記録媒体４には、データ処理装置５に各種処理機能を実現させるための、容量計測プログラム４ａ、容量曲線算出プログラム４ｂ、容量曲線微分プログラム４ｃ、パラメータ抽出プログラム４ｄ、及びオーバラップ長算出プログラム４ｅが記録されている。
【００４９】
容量計測プログラム４ａは、データ処理装置５に、容量計測装置２を制御して、ゲート長の異なる複数の測定対象素子を順次切り替えながら、ゲート電圧Ｖｇを順次変化させて、ゲートバイアス電圧毎に、ゲート−ソース・ドレイン間容量Ｃｇの算出に必要な電流・電圧計測を行う手順を実行させる。
【００５０】
容量曲線算出プログラム４ｂは、データ処理装置５に、容量計測装置２の計測結果に基づいて、各測定対象素子に対して、上記ゲート−ソース・ドレイン間容量Ｃｇのゲート電圧Ｖｇ依存性を求め、Ｃｇ−Ｖｇ曲線を導出する。
【００５１】
そして、容量曲線微分プログラム４ｃは、各測定対象素子において、チャネルの形成され始める領域のゲートバイアス電圧での上記Ｃｇの微分値を算出し、上記測定対象素子間での上記微分値の差分を算出する処理をデータ処理装置５に実行させる。
【００５２】
パラメータ抽出プログラム４ｄは、各測定対象素子において、チャネル領域が完全に形成されるゲートバイアス電圧でのＣｇのゲート長（Ｌ）依存性を求め、パラメータ抽出のできる処理を行う。
【００５３】
そして、オーバラップ長算出プログラム４ｅは、容量曲線微分プログラム４ｃの実行から得られるゲートオーバラップ容量値とパラメータ抽出プログラム４ｄの実行から得られるフリンジ容量値から、データ処理装置５に、オーバラップ長ΔＬ算出実行させる。ここで、フリンジ容量とは、図２のゲート１ｇとソース１ｓあるいはドレイン１ｄ間での容量であってゲート１ｇ側部に生じる容量のことである。詳細については、図６のところで説明する。
【００５４】
なお、記録媒体４は、磁気ディスク、磁気テープ等の磁気的メモリ、ＲＯＭやＲＡＭ等の半導体メモリ、ＣＤ−ＲＯＭ等の光磁気メモリ、光学的メモリその他の記録媒体であっても良い。
【００５５】
次に、図３のフローチャート等を参照して、本発明の特徴となるオーバラップ長ΔＬ抽出の手順を説明する。
【００５６】
まず、デバイスパラメータの抽出を行う対象の素子と同一プロセスによって製造されたゲート長Ｌ１，Ｌ２，Ｌ３，…の異なる複数のｎＭＯＳトランジスタ（チャネル幅Ｗ(＝１０μｍ)、ゲート酸化膜厚Ｔox(＝３ｎｍ)）からなる被測定素子群１を用意し、予め、これを容量計測装置２の素子取付部２１に取り付けておく。この取付は、図２に示すように、各測定対象ｎチャネル素子のゲート１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂを素子取付部２１の対応取付端子に接続するという形で行われる。
【００５７】
こうして、ゲート１ｇに直流バイアス電圧源２２１と交流電圧源２２２とが接続され、ソース取付端子及びドレイン取付端子は、電流計２２４を介して接地される。なお、ゲート取付端子とソース取付端子及びドレイン取付端子の間には、電圧計２２３が介挿されているので、ゲート−ソース・ドレイン間の印加電圧が測定可能な状態となる。
【００５８】
この状態で、入力装置３から測定開始の指示が与えられると、容量計測制御プログラム４ａが記録媒体４からデータ処理装置５に読み込まれ、データ処理装置５の動作を制御する。データ処理装置５は、容量計測プログラム４ａの制御によりＭＩＳＦＥＴの容量計測処理（ステップＳＰ１）を実行する。
【００５９】
ステップＳＰ１においては、データ処理装置５は、可変の直流バイアス電圧源２２１によりゲート電圧ＶｇをＭＯＳトランジスタのゲート１ｇに印加し、更に交流電圧源２２２により１０ｋＨｚ〜１００ｋＨｚの振幅１００ｍＶの交流電圧を加えて、電流計２２４で交流電流値を測定し容量値に換算する。このようにして、所定のゲート電圧Ｖｇでのゲート−ソース・ドレイン間容量（Ｃｇ）を計測する。そして、上記直流バイアス電圧源２２１を一定の刻みで順次変化させ、それに対するＣｇを測定する。そして、この容量測定は、複数の測定対象ｎチャネル素子を順次切り替えながら行う。この切り替えは、計測部２２内に備えられた図示せぬスイッチを切り替えるか、又は素子取付部２１としてプローバを使用する場合には、素子取付部２１のプローブを立てる位置を移動することで行う。これら切り替えは、データ処理装置により制御される。なお、上記Ｃｇの算出に当たって、パッド容量や配線容量を無視できない場合には、予めパッド容量や配線容量を実測しておき、次に、算出されたＣｇからパッド容量や配線容量の実測値を減算する。
【００６０】
次に、ステップＳＰ２において、上記容量計測処理で得られた容量値からＣｇのＶｇ依存性を算出する。このようにして容量（Ｃｇ）−ゲート電圧（Ｖｇ）曲線を導出する。この曲線の一例を図４に示す。図４では、横軸（Ｘ軸）にゲート電圧Ｖｇを縦軸（Ｙ軸）に上記容量Ｃｇを示す。そして、ゲート長Ｌ１とＬ２の２種類のＭＯＳトランジスタのＣｇ−Ｖｇ曲線が示されている。
【００６１】
図４に示すように、ゲート電圧Ｖｇが増大すると、Ｃｇは特徴的なパターンで増加する。これについて以下に簡単に説明する。ゲート電圧ＶｇがｎＭＯＳトランジスタのしきい値（ディープ・インバージョンの状態である）以下であると、ＭＯＳトランジスタはＯＦＦ状態であり、ＭＯＳトランジスタのチャネル領域の電荷は、上記交流電圧に対して応答しない。このためにＣｇは小さな値である。ゲート電圧Ｖｇが増大ししきい値を超えてくるとチャネル領域が形成されＣｇが増加する。そして、ゲート絶縁膜下の基板表面が完全に反転し充分な電子キャリア層が形成されると、Ｃｇ値は飽和するようになる。この飽和する領域での所定のＶｇすなわち図４に示すＶ１での各ＭＯＳトランジスタのＣｇ値をＣＬ１、ＣＬ２…とする。
【００６２】
ステップＳＰ２での処理が完了すると、今度は、ステップＳＰ３で、上記Ｃｇ−Ｖｇ曲線のＶｇでの１階の微分処理を実行する。この微分処理は、後述するがＭＯＳトランジスタのしきい値電圧以下の領域で行うことになる。このような領域は、図４に示すＶｇ＝Ｖｘの領域であり、ゲート長の異なるＭＯＳトランジスタ間でＣｇに差が生じ始める領域となる（図４中のＣｘに対応している）。
【００６３】
次に、ステップＳＰ４で、異なる被測定対象素子（ｎＭＯＳトランジスタ）間で上記微分値の差分Δ（δＣｇ／ δＶｇ）を求め、Δ（δＣｇ／ δＶｇ）のゲート電圧Ｖｇ依存性を導出する。これの一例について図５に示す。図５に示すように、差分Δ（δＣｇ／ δＶｇ）は上記Ｖｇ＝Ｖｘで急峻に立ち上がる。そして、しきい値Ｖｔｈまでほぼ直線的に増加し、Ｖｔｈ以上になると直線的に減少するようになる。本発明者の実験では、このＶｘ値は相対比較する被測定対象素子にはよらない。
【００６４】
次に、ステップＳＰ５で、図４で説明したＣＬ１、ＣＬ２…を各ゲート長Ｌに対して算出し、上記飽和する領域での所定のＶｇ＝Ｖ１でのＣｇとゲート長Ｌとの関係を求める。この関係は、図６に示すように、直線関係となる。この理由は次のようである。すなわち、ゲート電圧Ｖｇ＝Ｖ１領域では、被測定対象素子であるＭＯＳトランジスタのチャネル領域は完全に反転し電子キャリア層が形成される。このために、容量値Ｃｇとゲート長Ｌとの間には正確に上記の関係が成立するようになる。
【００６５】
次に、ステップＳＰ６で、上記の容量値Ｃｇとゲート長の関係からパラメータ抽出処理を行う。そして、フリンジ容量と共にオーバラップ長ΔＬを算出することになる。
【００６６】
これについて、図６に基づいて説明する。図６において、上記Ｃｇ値とゲート長Ｌとの直線関係において、ゲート長Ｌ＝０におけるＹ軸切片のＣｇ外挿値は２Ｃｆとなる。ここで、Ｃｆは、上述したゲートとソース、ゲートとドレイン間に生じるゲート側壁を介するフリンジ容量値である。そして、図５で算出したＶｇ＝Ｖｘでの容量値をＣｘとすると、式（４）が成り立つ。
【００６７】
すなわち、Ｃｘ＝２Ｃｆ＋２Ｃｏｖ … （４）、ここで、Ｃｆはフリンジ容量、Ｃｏｖはソースあるいはドレインとゲート間のゲート絶縁膜を介するゲートオーバラップ容量である。
【００６８】
このように、Ｃｘ値は、ゲート−ソース及びドレイン間のフリンジ容量値、ゲート絶縁膜を介したゲート−ソース及びドレイン間のゲートオーバラップ容量値の和容量値となる。
【００６９】
そして、上記ＣｇとＶｇの関係を示す直線からＣｏｘに対応するゲート長Ｌが求めるオーバラップ長ΔＬとなる。
【００７０】
このように、本発明の構成によれば、測定対象ｎチャネル素子のソース拡散領域１ｓ及びドレイン拡散層領域１ｄを、電流計２２４を介して接地して、ゲート−ソース・ドレイン間の容量計測を行うので、短チャネルになると顕著になるゲートオーバラップ容量やフリンジ容量の効果（短チャネル効果、２次元効果）を正確に求めることができる。そして、微細なＭＯＳトランジスタにおいても正確なオーバラップ長ΔＬを求めることができる。
【００７１】
本発明では、図４で示したＶｘ値及びそれに対応するＣｘ値を算出する精度が非常に高い。これは、図５で説明したＣｇのＶｇでの１階微分値が急峻に変化するようになるためである。このようにして、本発明では、オーバラップ長ΔＬの算出誤差は５％以下になることを確認した。
【００７２】
次に、図面を参照して、本発明の第２の実施の形態について説明する。この実施の形態は、基本的には第１の実施の形態と同じであるが、第１の実施の形態で説明した飽和する領域での所定のＶｇでのＣｇの抽出が異なる。ステップＳＰ１〜ステップＳＰ４の処理までは第１の実施の形態と同一である。本実施の形態ではステップＳＰ５で第１の実施の形態と異なる。
【００７３】
ステップＳＰ２でのＣｇ−Ｖｇ曲線導出において、図４に示したようにゲート電圧Ｖｇが増大するとき、Ｃｇが逆に少し低減することが生じる。これは、ゲート電極を構成するポリシリコン層のゲート絶縁膜側に空乏層が生じるためである。このようなゲート電極の空乏化の問題は、ＭＯＳトランジスタが微細化しゲート絶縁膜厚が薄くなると顕在化する。この第２の実施の形態は、被測定対象素子であるＭＯＳトランジスタが微細化する場合に対応する方法を示す。
【００７４】
上述したＣｇ−Ｖｇ曲線導出において、上記Ｃｇが逆に少し低減する場合には、図２に示した端子接続を次のように変える。すなわち、図７に示すようにｎＭＯＳトランジスタのソース１ｓとドレイン１ｄと半導体基板１ｂを短絡する。そして、可変の直流バイアス電圧源２２１と交流電圧源２２２とは互いに直列接続され、その一方の出力端は、素子取付部２１のゲート取付端子に接続され、他方の出力端は、上記短絡したソース１ｓとドレイン１ｄと半導体基板１ｂに接続され、電流計２２４を介して接地される。そして、ゲート取付端子とソース・ドレイン・基板取付端子の間には、電圧計２２３が介挿される。各測定対象素子は、素子取付部２１を介して電気的に計測部２２に接続される。
【００７５】
上記のような接続にして、データ処理装置５は、可変の直流バイアス電圧源２２１によりゲート電圧ＶｇをＭＯＳトランジスタのゲート１ｇに印加し、更に交流電圧源２２２により１０ｋＨｚ〜１００ｋＨｚの振幅１００ｍＶの交流電圧を加えて、電流計２２４で交流電流値を測定し容量値に換算する。
【００７６】
このようにして、所定のゲート電圧Ｖｇでのゲート−ソース・ドレイン・基板間容量Ｃｇｎを計測する。そして、上記直流バイアス電圧源２２１を一定の刻みで順次変化させ、それに対するＣｇｎを測定する。この容量測定は、複数の測定対象ｎチャネル素子を順次切り替えながら行う。この場合も、上記Ｃｇｎの算出に当たって、パッド容量や配線容量を無視できない場合には、予めパッド容量や配線容量を実測しておき、次に、算出されたＣｇからパッド容量や配線容量の実測値を減算する。
【００７７】
次に、上記容量計測処理で得られた容量値から上記ＣｇｎのＶｇ依存性を算出する。このようにして容量（Ｃｇｎ）−ゲート電圧（Ｖｇ）曲線を導出する。この曲線の一例を図８に示す。図８では、横軸（Ｘ軸）にゲート電圧Ｖｇを縦軸（Ｙ軸）に上記容量Ｃｇｎを示す。そして、ゲート長Ｌ１とＬ２の２種類のｎＭＯＳトランジスタのＣｇｎ−Ｖｇ曲線が示されている。
【００７８】
図８に示すように、図４の場合と異なり、ゲート電圧Ｖｇが負の場合に、例えばＶｇ＝Ｖ２ではＣｇｎ値は完全に飽和するようになる。これは、ゲート絶縁膜下のソース・ドレイン領域及びチャネル部（蓄積状態）の基板表面の電荷が上記交流電圧に追随するからである。更にゲート電圧ＶｇがＭＯＳトランジスタのしきい値が向かって増加すると、基板表面に空乏層ができ容量Ｃｇｎが減少する。そして、しきい値を超えるとそれから再度増加に転じる。そして、ゲート電圧Ｖｇ値が大きくなり、ゲート絶縁膜下の基板表面が完全に反転し充分な電子キャリア層が形成されると、Ｃｇｎ値は飽和し、そして、上述したゲート電極の空乏化により減少する。
【００７９】
この実施の形態では、上述したＶｇ＝Ｖ２での各ＭＯＳトランジスタのＣｇｎ値をＣＬ１、ＣＬ２…とする。そして、図６で説明したようなＣｇｎとゲート長Ｌの関係を求める。
【００８０】
後の手順は第１の実施の形態で説明した通りであり、上記ＣｇｎとＶｇの関係を示す直線からフリンジ容量及びオーバラップ長ΔＬを算出する。
【００８１】
この実施の形態では、上述したように、ＭＯＳトランジスタのようなＭＩＳＦＥＴが微細化する場合でも容易に正確なオーバラップ長ΔＬを抽出することができる。
【００８２】
本発明のオーバラップ長ΔＬの抽出で１つの重要な手順である、図５で説明したＶｘは、ゲート長の異なるＭＯＳトランジスタ間で、ＣｇのＶｇによる２階微分の差分を求めて算出してもよい。
【００８３】
上記の実施の形態では、Ｖｘの算出では、ＣｇをＶｇで微分処理してから求めている。本発明は、これに限定することはない。異なる複数のＭＩＳＦＥＴ間ののＣｇ値の差からＶｘを求めてもよいことにも言及しておく。但し、この場合には、Ｃｇの測定精度を向上させる必要がある。
【００８４】
また、上記ＭＩＳＦＥＴのゲート−ソース・ドレイン間の容量Ｃｇ計測では、交流電圧源の交流周波数が１００ｋＨｚ以上になると、Ｃｇの交流周波数依存性がみられるようになる。この周波数依存性からでも上記Ｃｘを算出することができる。この周波数依存性は、ｎチャネルＭＯＳトランジスタよりｐチャネルＭＯＳトランジスタで顕著である。
【００８５】
以上、この発明の実施の形態を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
【００８６】
例えば、測定対象素子は、ｎチャネルＭＯＳトランジスタに限らず、ｐチャネルＭＯＳトランジスタでも良い。また、ＭＩＳＦＥＴである限り、ＭＯＳ構造に限らず、例えばＭＯＮＯＳ構造のＦＥＴでも良い。また、ＬＤＤ（Lightly Doped Drain）構造のＭＯＳＦＥＴでも良い。
【００８７】
上記の実施の形態では、ＭＩＳＦＥＴが半導体基板上に形成される場合について説明しているが、ＭＩＳＦＥＴがウェル層内に形成される場合でも、本発明は同様に適用できることに言及しておく。この場合では、上記の実施の形態で半導体基板をウェル層に置き換えればよい。
【００８８】
なお、本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得るものである。
【００８９】
【発明の効果】
以上説明したように、本発明では、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧Ｖｇ依存性を導出し、上記ＣｇをＶｇで微分しゲート長の異なる２つのＭＩＳＦＥＴ間の上記微分値の差を分析する。そして、上記微分値の差の分析から複数のＭＩＳＦＥＴ共通の容量成分となるゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を導出する。また、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、所定のゲート電圧でのゲート−ソース・ドレイン間の容量のゲート長依存性を導出し、上記容量のゲート長依存性に基づいて上記和容量値からオーバラップ長ΔＬを算出する。また、上記容量のゲート長依存性よりゲート長が零での外挿容量値を求め、上記ＭＩＳＦＥＴのフリンジ容量値とゲートオーバラップ容量値とを分離して算出する。
【００９０】
このために、短チャネルになると顕著になるゲートオーバラップ容量値およびフリンジ容量値を正確に算出することができる。その上に正確な容量値Ｃｇに基づいて算出されるオーバラップ長ΔＬも一段と確度の高いものとなる。
【００９１】
そして、このようなオーバラップ長ΔＬを用いて実効チャネル長Ｌeff を算出するのであるから、得られる実効チャネル長Ｌeff も正確である。したがって、実際のデバイス特性を一段と忠実に再現できるＭＯＳＦＥＴのデバイスモデルを実現できる。
【００９２】
このようにして、本発明は、微細化、高集積化あるいは多機能化する半導体装置の実現を容易とし、高性能の半導体装置の実現を促進するようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するＭＩＳＦＥＴのオーバラップ長測定装置の電気的構成を示すブロック図である。
【図２】同オーバラップ長測定装置を構成する容量計測装置の電気的構成を示す回路図である。
【図３】本発明の特徴となるオーバラップ長抽出の手順を示すフローチャートである。
【図４】本発明に使用するゲート容量（Ｃｇ）−ゲート電圧（Ｖｇ）曲線の一例のグラフである。
【図５】上記Ｃｇ−Ｖｇ曲線でＣｇをＶｇで１階微分した場合のグラフである。
【図６】オーバラップ長ΔＬを算出するためのＣｇ−ゲート長Ｌの関係を示すグラフである。
【図７】本発明の第２の実施の形態で用いる容量計測装置の電気的構成を示す回路図である。
【図８】本発明の第２の実施の形態で使用するゲート容量（Ｃｇｎ）−ゲート電圧（Ｖｇ）曲線の一例のグラフである。
【図９】物理的に重要なデバイスパラメータの１つであるオーバラップ長ΔＬを説明するための説明図である。
【図１０】第１の従来例のオーバラップ長ΔＬ導出方法を説明するための図で、実効ゲート電圧Ｖgeごとの、チャネル抵抗Ｒのゲート長Ｌ依存性を示す特性図である。
【図１１】第２の従来例のオーバラップ長ΔＬ導出方法を説明するための図で、ＭＯＳトランジスタとＭＯＳキャパシタの断面図である。
【図１２】第２の従来例のオーバラップ長ΔＬ導出方法を説明するための図で、容量値−ゲート（容量）電圧曲線の一例のグラフである。
【符号の説明】
１ 被測定素子群
１ｇ ゲート
１ox ゲート絶縁膜
１ｓ ソース（拡散層領域）
１ｄ ドレイン（拡散層領域）
１ｂ 基板（半導体基板）
２ 容量計測装置
２１ 素子取付部
２２ 計測部
２２１ 直流バイアス電圧源
２２２ 交流電圧源
２２３ 電圧計（電圧計測手段）
２２４ 電流計（電流計測手段）
３ 入力装置（容量入力手段）
４ 記録媒体
４ａ 容量計測プログラム
４ｂ 容量曲線算出プログラム
４ｃ 容量曲線微分プログラム
４ｄ パラメータ抽出プログラム
４ｅ オーバラップ長算出プログラム
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタ等のＭＩＳＦＥＴの回路シミュレーションを行う際に、物理的に重要なデバイスパラメータの１つであるオーバラップ長を正確に求めることのできるＭＩＳＦＥＴのオーバラップ長の抽出方法、抽出装置及びオーバラップ長抽出プログラムを収納した記録媒体に関する。
【０００２】
【従来の技術】
近年のＤＲＡＭ、不揮発性メモリのメモリデバイスあるいはロジックデバイスのような超ＬＳＩでは、半導体素子の最小寸法は微細化され、０．１μｍ程度での設計が視野に入ってきている。このような超ＬＳＩの技術分野において、上記半導体デバイスを新規に設計開発したり、拡散濃度等の製造プロセスを変えたい場合に、その都度、実際の半導体集積回路を試作するとすれば、開発に要する時間が長くなり、開発コストも嵩むことになる。そこで、従来から、実際の回路を試作して設計を進める代わりに、一連のコンピュータ・シミュレーションにより設計を進める作業が行われている。
【０００３】
この一連のシミュレーションは、不純物濃度等のプロセスデータを抽出するためのプロセスシミュレーションと、半導体素子であるＭＩＳＦＥＴの実効チャネル長等のデバイスパラメータを抽出するためのデバイスシミュレーションと、回路シミュレーションとから成る。ここで、上記回路シミュレーションでは、上記デバイスパラメータに基づいて得た正確なＭＩＳＦＥＴの電気的特性に基づき、スパイス（SPICE;Simulation Program with Integrated Circuit Emphasis)と称される回路解析プログラムを起動して、メモリ動作、フリップフロップ動作等が調べられる。
【０００４】
これらのシミュレーションの結果が、実験結果と高い精度で一致するほど、短い期間で所望の超ＬＳＩを開発できることになるので、精度の良いシミュレーション技術の開発が強く望まれている。
【０００５】
この種のコンピュータ・シミュレーションについてさらに詳述すると、新しく設計された、あるいは、製造プロセスに変更が加えられた超ＬＳＩについて、メモリ動作やフリップフロップ動作等の回路シミュレーションを行うにあたっては、回路シミュレーションに組み込まれたデバイスモデルが、実際のデバイス特性を再現できるように、予め、上述のプロセスシミュレーション及びデバイスシミュレーションを実施して、デバイスパラメータの抽出を正確に行っておく必要がある。
【０００６】
このようなデバイスパラメータのうち特に重要なものとして、ＭＩＳＦＥＴ（例えば、ＭＯＳトランジスタ）のオーバラップ長ΔＬがある。ここで、オーバラップ長ΔＬとは、図９に図説するように、ＭＯＳトランジスタのゲート電極１０１とソース・ドレイン拡散層領域１０２，１０３とがオーバラップする領域の長さと定義される。ここで、ゲート電極１０１は、ゲート絶縁膜１０４を介してＭＯＳトランジスタのチャネル領域及び上記オーバラップ領域上に形成されることになる。
【０００７】
そして、ＭＯＳトランジスタの実効チャネル長Ｌeff は、図９に示すように、シリコン基板１０５の表面におけるソース側ｐｎ接合部−ドレイン側ｐｎ接合部間の距離、換言すれば、ゲート長Ｌからオーバラップ長ΔＬを差し引いた距離を意味するので、オーバラップ長ΔＬが求まれば、実効チャネル長Ｌeff も正確に判る。
【０００８】
従来の技術としては、オーバラップ長ΔＬの導出は、例えば特開昭５４−０２６６７号、７−１７６７４０号公報等に記載されているように、ゲート長Ｌの異なる複数のＭＯＳトランジスタについて、式（１）で表される様々の実効ゲート電圧Ｖgeごとに、ＭＯＳトランジスタのドレイン電圧Ｖｄが微小なときの、式（２）で与えられるチャネル抵抗（ソース電極−ドレイン電極間の抵抗）Ｒを測定することによって行われていた（以下、第１の従来例と記す）。
【０００９】
すなわち、Ｖge＝Ｖｇ−Ｖth … （１）、ここで、Ｖｇ：ゲート電圧（ゲート−ソース間電圧）、Ｖth：しきい値電圧である。
【００１０】
また、Ｒ＝（ΔＩｄ／ΔＶｄ）-1 … （２）、ここで、Ｖｄ：ドレイン電圧（ドレイン−ソース間電圧）、Ｉｄ：ドレイン電流（ドレイン−ソース間電流）である。
【００１１】
図１０は、上記第１の従来例でのオーバラップ長ΔＬ抽出を実施する際に得られる、実効ゲート電圧Ｖgeごとの、チャネル抵抗Ｒのゲート長Ｌ依存性を示す特性図である。ここで、図１０は、チャネル幅Ｗ（＝１０μｍ）、ゲート絶縁膜のシリコン酸化膜換算の膜厚Ｔox（＝１０ｎｍ）のｎＭＯＳトランジスタのデータである。同図において、プロットが測定点、直線群は最小自乗法による補間演算で求められた、各実効ゲート電圧Ｖge1〜Ｖge5＝１．０〜３．０Ｖでのデータに対する回帰直線群である。
【００１２】
この実効ゲート電圧Ｖge1〜Ｖge5に対応する複数の回帰直線は、同図に示すように、略一点（ａ，ｂ）に収斂する。この収斂点における横軸上の座標値ａがオーバラップ長ΔＬに相当する。なお、縦軸上の座標値ｂはソース・ドレイン拡散層の寄生抵抗に相当する。
【００１３】
また、最近では、ＭＯＳトランジスタでの上記オーバラップ長ΔＬを容量値から導出する方法が提案されている。この方法は、プロシーディング アイ・イー・イー・イー １９９５ インターナショナル コンファレンス マイクロエレクトロニクス テスト ストラクチャー （Proc.IEEE 1995 Int.Conference on Microelectronic Test Structure）Vol8,March 1995,p151-p155 に記載されている（以下、第２の従来例と記す）。
【００１４】
この技術について、図１１と図１２に基づいて説明する。ここで、図１１は、櫛形のゲート電極を有するＭＯＳトランジスタとＭＯＳキャパシタの断面図である。そして、図１２は、上記ＭＯＳトランジスタ及びＭＯＳキャパシタの容量値のゲート電圧依存性を示すグラフである。
【００１５】
図１１に示す２つの測定試料を作製する。すなわち、図１１（ａ）に示すように、半導体基板１０６表面にゲート酸化膜を介して、一定のゲート長（Ｌとする）となる複数のゲート電極１０７を形成し、これらの複数（Ｎｆとする）のゲート電極１０７間にＭＯＳトランジスタのソース・ドレイン領域となる拡散層１０８を設ける。ここで、チャネル幅は全てのゲート電極に亘り同一である。
【００１６】
また、図１１（ｂ）に示すように、半導体基板１０６上にゲート酸化膜を介して１つの容量電極１０９を形成する。ここで、上記ＭＯＳトランジスタのゲート酸化膜とＭＯＳキャパシタのゲート酸化膜は膜厚及び材料の同一な絶縁膜であり、上記ゲート電極１０７の全て及び上記容量電極１０９は同一材料で同一の平面積になるように設計される。
【００１７】
そして、図１１（ａ）に示すように、拡散層１０８を全て接地し、上記ゲート電極を全て接続したＨ端子と半導体基板１０６のＬ端子との間に直流電圧（上記ゲート電圧となる）と交流（１０ｋＨｚ）微少電圧とを印加し、この間の容量値を計測する。ここで、直流電圧は可変である。同様に、図１１（ｂ）に示すように、容量電極１０９のＨ端子と半導体基板１０６のＬ端子との間に直流電圧と交流（１０ｋＨｚ）微少電圧とを印加し、この間の容量値を計測する。この場合も、上記直流電圧は種々に変えられる。
【００１８】
図１２は、上記のＭＯＳトランジスタの容量値あるいはＭＯＳキャパシタの容量値とゲート電圧（あるいは容量電圧）の関係を示すグラフである。ここで、半導体基板は導電型がＰ型にシリコン基板であり、ＭＯＳトランジスタでは、図中のＣｇｂに示すような関係が得られ、ＭＯＳキャパシタでは、図中のＣｐに示すような関係が得られる。そして、上記Ｃｐ−Ｃｇｂを求めると、図中に示すように、ゲート電圧がＶｍのところ（いわゆるフラットバンドに対応する電圧値）でピーク値が現れる。このピーク値をＣdiffとすると、オーバラップ長ΔＬは式（３）で求められる。
【００１９】
すなわち、ΔＬ＝Ｃdiff・Ｌｐ／（Ｃｐ・Ｎｆ） … （３）、ここで、Ｌｐ＝（ゲート長Ｌ）×（ゲート本数Ｎｆ）である。
【００２０】
【発明が解決しようとする課題】
上述したように、近年の超ＬＳＩの微細化、高密度化に伴い、使用されるＭＯＳトランジスタの構造は、より短いゲート長となる傾向にある。
【００２１】
しかし、上記第１の従来例のようなオーバラップ長ΔＬ導出方法では、ゲート長が短くなると、チャネル抵抗Ｒのゲート長Ｌ依存性の直線性が崩れ、上記回帰直線群が１点に収斂しなくなり、このため、オーバラップ長ΔＬを正確に求めることが困難になる、という欠点があった。これは、ＭＯＳトランジスタが短チャネル化すると、主として、短チャネル効果の１つである２次元の効果（電流密度の２次元分布）を、無視することができなくなるためである。
【００２２】
また、上記の第２の従来例の技術をゲート長が０．２μｍ以下のＭＯＳトランジスタに適用すると、上述したようなＣｐ−Ｃｇｂのピーク値は現れない。現在、この理由は不明である。
【００２３】
更に、第２の従来例では、ＭＯＳトランジスタのゲート電極の全面積とＭＯＳキャパシタの容量電極の面積とを同一にする必要があるが、これらの素子の作製工程、特に、微細加工工程でのバラツキから上記面積の誤差が生じる。そして、上記求めるオーバラップ長ΔＬ誤差が大きくなる。
【００２４】
本発明は、上述の事情に鑑みてなされたもので、ＭＩＳＦＥＴの回路シミュレーションを行うに当たり、物理的に重要なデバイスパラメータの１つであるオーバラップ長ΔＬを予め正確に求めることのできるＭＩＳＦＥＴのオーバラップ長の抽出方法、抽出装置及び抽出プログラムを収納した記憶媒体を提供することを目的としている。
【００２５】
【課題を解決するための手段】
このために、本発明では、半導体基板の表面部又は該表面部のウェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、各ＭＩＳＦＥＴをＯＮ状態に保つ所定の電圧を各ゲートに印加して、各ゲート長Ｌに対するゲート−ソース・ドレイン間の容量Ｃｇを測定し、該測定結果から前記容量Ｃｇのゲート長依存性を求め、得られた前記容量Ｃｇのゲート長依存性に基づいて、ゲートとソース・ドレイン拡散層領域とがオーバラップする長さΔＬを抽出する。
【００２６】
あるいは、前記半導体基板又はウェルを接地電位にし、前記ゲート−ソース・ドレイン間に所定の直流バイアス電圧と交流電圧を印加して、少なくとも、電流計測手段にて前記ゲート−ソース・ドレイン間に流れる交流電流を計測し、得られた測定結果に基づいて、前記各ゲート長Ｌに対するゲート−ソース・ドレイン間の前記容量Ｃｇを算出する。
【００２７】
あるいは、前記ゲートに直流バイアス電圧や交流電圧を印加するための電圧源を当該ゲートに接続し、電流計測手段の一方の端子を前記ソース・ドレインに接続し、電圧計測手段の一方の端子を前記ゲートに、他方の端子を前記ソース・ドレインに接続し、かつ、前記電流計測手段の他方の端子と、前記半導体基板又はウェルとを接地した状態で、前記電圧計測手段にて前記ゲート−ソース・ドレイン間の電圧値を測定すると共に、前記電流計測手段にて前記ゲート−ソース・ドレイン間を流れる交流電流値を測定し、得られた測定結果に基づいて、前記各ゲート長Ｌに対するゲート−ソース・ドレイン間の前記容量Ｃｇを算出する。
【００２８】
あるいは、半導体基板の表面部又は該表面部のウェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、各ＭＩＳＦＥＴをＯＦＦ状態に保つ所定の電圧を各ゲートに印加して、各ゲート長Ｌに対するゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の容量Ｃｇｎを測定し、該測定結果から前記容量Ｃｇｎのゲート長依存性を探り、得られた前記容量Ｃｇｎのゲート長依存性に基づいて、ゲートとソース・ドレイン拡散層領域とがオーバラップする長さΔＬを求める。
【００２９】
あるいは、前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間に所定の直流バイアス電圧と交流電圧とを印加して、少なくとも、電流計測手段にて前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間に流れる交流電流を計測し、得られた測定結果に基づいて、前記各ゲート長Ｌに対するゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の容量Ｃｇｎを算出する。
【００３０】
あるいは、前記ゲートに直流バイアス電圧や交流電圧を印加するための電圧源を当該ゲートに接続し、電流計測手段の一方の端子を前記ソース・ドレイン及び基板あるいはゲート−ソース・ドレイン及びウェル間に接続し、電圧計測手段の一方の端子を前記ゲートに、他方の端子を前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間に接続し、かつ、前記電流計測手段の他方の端子を接地した状態で、前記電圧計測手段にて前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の電圧値を測定すると共に、前記電流計測手段にて前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間を流れる交流電流値を測定し、得られた測定結果に基づいて、前記各ゲート長Ｌに対するゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の前記容量Ｃｇを算出する。
【００３１】
あるいは、半導体基板の表面部又は該表面部のウェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、前記半導体基板又はウェルを接地電位にし、前記ゲート−ソース・ドレイン間に可変の直流バイアス電圧と交流電圧を印加して、少なくとも、電流計測手段にて前記ゲート−ソース・ドレイン間に前記可変の直流バイアスに対応して流れる交流電流を計測し、得られた測定結果に基づいて、前記各ゲート長Ｌに対してそれぞれゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧依存性を導出し、更に、前記ＭＩＳＦＥＴのチャネルが形成できるゲート電圧近傍でＣｇのＶｇによる微分値をゲート長の異なる２つのＭＩＳＦＥＴでそれぞれ求め、前記２つのＭＩＳＦＥＴでの前記微分値の差分析からゲート−ソースあるいはドレイン間のゲートオーバラップ容量値とフリンジ容量値との和を算出する。
【００３２】
あるいは、前記算出した容量ＣｇあるいはＣｇｎのゲート長依存性に外挿法を適用して、前記ゲート長が零になるときの容量を算出し、得られた前記算出結果から前記フリンジ容量値と前記ゲートオーバラップ容量値とを分離して求める。ここで、上記微分値はＣｇのＶｇによる１階微分値または２階微分値である。
【００３３】
そして、本発明は、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧Ｖｇ依存性を計測する手段と、前記ＣｇをＶｇで微分しゲート長の異なる２つのＭＩＳＦＥＴ間の前記微分値の差を分析する手段と、前記微分値の差の分析から前記複数のＭＩＳＦＥＴ共通の容量成分となるゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を導出する手段とを備える。
【００３４】
あるいは、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、所定のゲート電圧でのゲート−ソース・ドレイン間の容量のゲート長依存性を計測する手段と、前記容量のゲート長依存性よりゲート長が零での外挿容量値を算出する手段と、上記手段より求めた和容量値と前記容量のゲート長依存性よりオーバラップ長ΔＬを算出する手段とを備える。
【００３５】
あるいは、上記に求められた外挿容量値よりゲート−ソース・ドレイン間のフリンジ容量値を算出する手段と、上記導出された複数のＭＩＳＦＥＴ共通の容量成分となる和容量値からゲートオーバラップ容量値を算出する手段とを備えている。
【００３６】
あるいは、本発明は、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇとゲート電圧Ｖｇとの関係を導出する処理と、前記ＣｇのＶｇでの１階微分値あるいは２階微分値を算出する処理と、前記ゲート長の異なる２つのＭＩＳＦＥＴ間の微分値の差を分析し前記複数のＭＩＳＦＥＴ共通の容量成分となるゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を算出する処理と、をコンピュータに実行させるプログラムを収納した記録媒体である。
【００３７】
あるいは、本発明は、ゲート長Ｌの異なる複数のＭＩＳＦＥＴより求めた所定のゲート電圧でのゲート−ソース・ドレイン間容量のゲート長依存性のデータからゲート長が零での外挿容量値を算出する処理と、上記求められた和容量値と前記容量のゲート長依存性よりオーバラップ長ΔＬを算出する処理と、をコンピュータに実行させるプログラムを収納した記録媒体である。
【００３８】
あるいは、本発明は、上記求められたゲート長Ｌの異なる複数のＭＩＳＦＥＴ共通の和容量値と上記求められたゲート長が零での外挿容量値とからフリンジ容量値とゲートオーバラップ容量値とを算出する処理と、をコンピュータに実行させるプログラムを収納した記録媒体である。
【００３９】
本発明の主要部では、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧Ｖｇ依存性を導出し、上記ＣｇをＶｇで微分しゲート長の異なる２つのＭＩＳＦＥＴ間の上記微分値の差を分析する。そして、上記微分値の差の分析から複数のＭＩＳＦＥＴ共通の容量成分となるゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を導出する。また、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、所定のゲート電圧でのゲート−ソース・ドレイン間の容量のゲート長依存性を導出し、上記容量のゲート長依存性に基づいて上記和容量値からオーバラップ長ΔＬを算出する。また、上記容量のゲート長依存性よりゲート長が零での外挿容量値を求め、上記ＭＩＳＦＥＴのフリンジ容量値とゲートオーバラップ容量値とを分離して算出する。
【００４０】
本発明では、ゲート長の異なる複数のＭＩＳＦＥＴのゲートとソース・ドレイン間の容量を計測するために、ＭＩＳＦＥＴの回路シミュレーションを行うに当たり、物理的に重要なデバイスパラメータの１つであるオーバラップ長ΔＬを極めて正確に求めることができる。
【００４１】
【発明の実施の形態】
次に、図面を参照して、本発明の第１の実施の形態について説明する。図１は、本発明のＭＩＳＦＥＴのオーバラップ長の抽出装置の電気的構成を示すブロック図あり、図２は、同抽出装置を構成する容量計測装置の電気的構成を示す回路図である。
【００４２】
本発明の大きな特徴は、ゲート電極の異なる複数のＭＩＳＦＥＴのゲートとソース・ドレイン間の容量値を計測し、この容量値のゲート（電極）長依存性から上記オーバラップ長ΔＬを算出する点にある。ここで、上記容量値のゲート電圧依存性に基づいて容量解析処理し、フリンジ容量およびオーバラップ長ΔＬの抽出を行う。
【００４３】
そこで、本発明の方法を具現するために、この例のオーバラップ長抽出装置は、図１に示すように、被測定素子群１について、上述のゲート−ソース・ドレイン間容量を計測する容量計測装置２と、キーボードやマウス等の入力装置３と、各種処理プログラムを記録した記録媒体４と、上述の各種処理プログラムの制御により動作するＣＰＵ等のデータ処理装置５と、計測データや演算データ等を一時記憶する記憶装置６と、ディスプレイ装置やプリンタ等の出力装置７とから概略構成されている。
【００４４】
上記容量計測装置２は、図２に示すように、被測定素子群１を取り付けるための素子取付部２１と、データ処理装置５の制御により、被測定素子群１の各測定対象素子についてゲート−ソース・ドレイン間の電流・電圧を計測するための計測部２２とからなっている。
【００４５】
素子取付部２１は、ゲート１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂのそれぞれに電気的に接続される取付端子を有し、これら取付端子は、ウェハ状態の被測定素子群１にプローブを立てる場合は、プローバからなり、被測定素子群１がパッケージに組み込まれている場合は、パッケージ取付用のソケットからなる。なお、ゲート１ｇと基板１ｂ間にはゲート絶縁膜１ｏｘが介在する。
【００４６】
また、計測部２２は、各ゲート１ｇに直流バイアス電圧を印加するための可変の直流バイアス電圧源２２１と、この直流バイアス電圧源２２１に直列接続された交流電圧源２２２と、ゲート１ｇ−ソース１ｓ及びドレイン１ｄ間の印加電圧を計測するための電圧計２２３と、ゲート１ｇからソース１ｓ及びドレイン１ｄに流れる電流を測定するための電流計２２４とを備えてなっている。
【００４７】
この例では、直流バイアス電圧源２２１と交流電圧源２２２とは互いに直列接続され、その一方の出力端は、素子取付部２１のゲート取付端子に接続され、他方の出力端は、接地されている。ここで、素子取付部２１の基板１ｂ取付端子は接地され、ソース取付端子及びドレイン取付端子は、電流計２２４を介して接地されている。また、ゲート取付端子とソース・ドレイン取付端子の間には、電圧計２２３が介挿されている。このように、各測定対象素子は、素子取付部２１を介して電気的に計測部２２に接続されるようになっている。
【００４８】
また、上記記録媒体４には、データ処理装置５に各種処理機能を実現させるための、容量計測プログラム４ａ、容量曲線算出プログラム４ｂ、容量曲線微分プログラム４ｃ、パラメータ抽出プログラム４ｄ、及びオーバラップ長算出プログラム４ｅが記録されている。
【００４９】
容量計測プログラム４ａは、データ処理装置５に、容量計測装置２を制御して、ゲート長の異なる複数の測定対象素子を順次切り替えながら、ゲート電圧Ｖｇを順次変化させて、ゲートバイアス電圧毎に、ゲート−ソース・ドレイン間容量Ｃｇの算出に必要な電流・電圧計測を行う手順を実行させる。
【００５０】
容量曲線算出プログラム４ｂは、データ処理装置５に、容量計測装置２の計測結果に基づいて、各測定対象素子に対して、上記ゲート−ソース・ドレイン間容量Ｃｇのゲート電圧Ｖｇ依存性を求め、Ｃｇ−Ｖｇ曲線を導出する。
【００５１】
そして、容量曲線微分プログラム４ｃは、各測定対象素子において、チャネルの形成され始める領域のゲートバイアス電圧での上記Ｃｇの微分値を算出し、上記測定対象素子間での上記微分値の差分を算出する処理をデータ処理装置５に実行させる。
【００５２】
パラメータ抽出プログラム４ｄは、各測定対象素子において、チャネル領域が完全に形成されるゲートバイアス電圧でのＣｇのゲート長（Ｌ）依存性を求め、パラメータ抽出のできる処理を行う。
【００５３】
そして、オーバラップ長算出プログラム４ｅは、容量曲線微分プログラム４ｃの実行から得られるゲートオーバラップ容量値とパラメータ抽出プログラム４ｄの実行から得られるフリンジ容量値から、データ処理装置５に、オーバラップ長ΔＬ算出実行させる。ここで、フリンジ容量とは、図２のゲート１ｇとソース１ｓあるいはドレイン１ｄ間での容量であってゲート１ｇ側部に生じる容量のことである。詳細については、図６のところで説明する。
【００５４】
なお、記録媒体４は、磁気ディスク、磁気テープ等の磁気的メモリ、ＲＯＭやＲＡＭ等の半導体メモリ、ＣＤ−ＲＯＭ等の光磁気メモリ、光学的メモリその他の記録媒体であっても良い。
【００５５】
次に、図３のフローチャート等を参照して、本発明の特徴となるオーバラップ長ΔＬ抽出の手順を説明する。
【００５６】
まず、デバイスパラメータの抽出を行う対象の素子と同一プロセスによって製造されたゲート長Ｌ１，Ｌ２，Ｌ３，…の異なる複数のｎＭＯＳトランジスタ（チャネル幅Ｗ(＝１０μｍ)、ゲート酸化膜厚Ｔox(＝３ｎｍ)）からなる被測定素子群１を用意し、予め、これを容量計測装置２の素子取付部２１に取り付けておく。この取付は、図２に示すように、各測定対象ｎチャネル素子のゲート１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂを素子取付部２１の対応取付端子に接続するという形で行われる。
【００５７】
こうして、ゲート１ｇに直流バイアス電圧源２２１と交流電圧源２２２とが接続され、ソース取付端子及びドレイン取付端子は、電流計２２４を介して接地される。なお、ゲート取付端子とソース取付端子及びドレイン取付端子の間には、電圧計２２３が介挿されているので、ゲート−ソース・ドレイン間の印加電圧が測定可能な状態となる。
【００５８】
この状態で、入力装置３から測定開始の指示が与えられると、容量計測制御プログラム４ａが記録媒体４からデータ処理装置５に読み込まれ、データ処理装置５の動作を制御する。データ処理装置５は、容量計測プログラム４ａの制御によりＭＩＳＦＥＴの容量計測処理（ステップＳＰ１）を実行する。
【００５９】
ステップＳＰ１においては、データ処理装置５は、可変の直流バイアス電圧源２２１によりゲート電圧ＶｇをＭＯＳトランジスタのゲート１ｇに印加し、更に交流電圧源２２２により１０ｋＨｚ〜１００ｋＨｚの振幅１００ｍＶの交流電圧を加えて、電流計２２４で交流電流値を測定し容量値に換算する。このようにして、所定のゲート電圧Ｖｇでのゲート−ソース・ドレイン間容量（Ｃｇ）を計測する。そして、上記直流バイアス電圧源２２１を一定の刻みで順次変化させ、それに対するＣｇを測定する。そして、この容量測定は、複数の測定対象ｎチャネル素子を順次切り替えながら行う。この切り替えは、計測部２２内に備えられた図示せぬスイッチを切り替えるか、又は素子取付部２１としてプローバを使用する場合には、素子取付部２１のプローブを立てる位置を移動することで行う。これら切り替えは、データ処理装置により制御される。なお、上記Ｃｇの算出に当たって、パッド容量や配線容量を無視できない場合には、予めパッド容量や配線容量を実測しておき、次に、算出されたＣｇからパッド容量や配線容量の実測値を減算する。
【００６０】
次に、ステップＳＰ２において、上記容量計測処理で得られた容量値からＣｇのＶｇ依存性を算出する。このようにして容量（Ｃｇ）−ゲート電圧（Ｖｇ）曲線を導出する。この曲線の一例を図４に示す。図４では、横軸（Ｘ軸）にゲート電圧Ｖｇを縦軸（Ｙ軸）に上記容量Ｃｇを示す。そして、ゲート長Ｌ１とＬ２の２種類のＭＯＳトランジスタのＣｇ−Ｖｇ曲線が示されている。
【００６１】
図４に示すように、ゲート電圧Ｖｇが増大すると、Ｃｇは特徴的なパターンで増加する。これについて以下に簡単に説明する。ゲート電圧ＶｇがｎＭＯＳトランジスタのしきい値（ディープ・インバージョンの状態である）以下であると、ＭＯＳトランジスタはＯＦＦ状態であり、ＭＯＳトランジスタのチャネル領域の電荷は、上記交流電圧に対して応答しない。このためにＣｇは小さな値である。ゲート電圧Ｖｇが増大ししきい値を超えてくるとチャネル領域が形成されＣｇが増加する。そして、ゲート絶縁膜下の基板表面が完全に反転し充分な電子キャリア層が形成されると、Ｃｇ値は飽和するようになる。この飽和する領域での所定のＶｇすなわち図４に示すＶ１での各ＭＯＳトランジスタのＣｇ値をＣＬ１、ＣＬ２…とする。
【００６２】
ステップＳＰ２での処理が完了すると、今度は、ステップＳＰ３で、上記Ｃｇ−Ｖｇ曲線のＶｇでの１階の微分処理を実行する。この微分処理は、後述するがＭＯＳトランジスタのしきい値電圧以下の領域で行うことになる。このような領域は、図４に示すＶｇ＝Ｖｘの領域であり、ゲート長の異なるＭＯＳトランジスタ間でＣｇに差が生じ始める領域となる（図４中のＣｘに対応している）。
【００６３】
次に、ステップＳＰ４で、異なる被測定対象素子（ｎＭＯＳトランジスタ）間で上記微分値の差分Δ（δＣｇ／ δＶｇ）を求め、Δ（δＣｇ／ δＶｇ）のゲート電圧Ｖｇ依存性を導出する。これの一例について図５に示す。図５に示すように、差分Δ（δＣｇ／ δＶｇ）は上記Ｖｇ＝Ｖｘで急峻に立ち上がる。そして、しきい値Ｖｔｈまでほぼ直線的に増加し、Ｖｔｈ以上になると直線的に減少するようになる。本発明者の実験では、このＶｘ値は相対比較する被測定対象素子にはよらない。
【００６４】
次に、ステップＳＰ５で、図４で説明したＣＬ１、ＣＬ２…を各ゲート長Ｌに対して算出し、上記飽和する領域での所定のＶｇ＝Ｖ１でのＣｇとゲート長Ｌとの関係を求める。この関係は、図６に示すように、直線関係となる。この理由は次のようである。すなわち、ゲート電圧Ｖｇ＝Ｖ１領域では、被測定対象素子であるＭＯＳトランジスタのチャネル領域は完全に反転し電子キャリア層が形成される。このために、容量値Ｃｇとゲート長Ｌとの間には正確に上記の関係が成立するようになる。
【００６５】
次に、ステップＳＰ６で、上記の容量値Ｃｇとゲート長の関係からパラメータ抽出処理を行う。そして、フリンジ容量と共にオーバラップ長ΔＬを算出することになる。
【００６６】
これについて、図６に基づいて説明する。図６において、上記Ｃｇ値とゲート長Ｌとの直線関係において、ゲート長Ｌ＝０におけるＹ軸切片のＣｇ外挿値は２Ｃｆとなる。ここで、Ｃｆは、上述したゲートとソース、ゲートとドレイン間に生じるゲート側壁を介するフリンジ容量値である。そして、図５で算出したＶｇ＝Ｖｘでの容量値をＣｘとすると、式（４）が成り立つ。
【００６７】
すなわち、Ｃｘ＝２Ｃｆ＋２Ｃｏｖ … （４）、ここで、Ｃｆはフリンジ容量、Ｃｏｖはソースあるいはドレインとゲート間のゲート絶縁膜を介するゲートオーバラップ容量である。
【００６８】
このように、Ｃｘ値は、ゲート−ソース及びドレイン間のフリンジ容量値、ゲート絶縁膜を介したゲート−ソース及びドレイン間のゲートオーバラップ容量値の和容量値となる。
【００６９】
そして、上記ＣｇとＶｇの関係を示す直線からＣｏｘに対応するゲート長Ｌが求めるオーバラップ長ΔＬとなる。
【００７０】
このように、本発明の構成によれば、測定対象ｎチャネル素子のソース拡散領域１ｓ及びドレイン拡散層領域１ｄを、電流計２２４を介して接地して、ゲート−ソース・ドレイン間の容量計測を行うので、短チャネルになると顕著になるゲートオーバラップ容量やフリンジ容量の効果（短チャネル効果、２次元効果）を正確に求めることができる。そして、微細なＭＯＳトランジスタにおいても正確なオーバラップ長ΔＬを求めることができる。
【００７１】
本発明では、図４で示したＶｘ値及びそれに対応するＣｘ値を算出する精度が非常に高い。これは、図５で説明したＣｇのＶｇでの１階微分値が急峻に変化するようになるためである。このようにして、本発明では、オーバラップ長ΔＬの算出誤差は５％以下になることを確認した。
【００７２】
次に、図面を参照して、本発明の第２の実施の形態について説明する。この実施の形態は、基本的には第１の実施の形態と同じであるが、第１の実施の形態で説明した飽和する領域での所定のＶｇでのＣｇの抽出が異なる。ステップＳＰ１〜ステップＳＰ４の処理までは第１の実施の形態と同一である。本実施の形態ではステップＳＰ５で第１の実施の形態と異なる。
【００７３】
ステップＳＰ２でのＣｇ−Ｖｇ曲線導出において、図４に示したようにゲート電圧Ｖｇが増大するとき、Ｃｇが逆に少し低減することが生じる。これは、ゲート電極を構成するポリシリコン層のゲート絶縁膜側に空乏層が生じるためである。このようなゲート電極の空乏化の問題は、ＭＯＳトランジスタが微細化しゲート絶縁膜厚が薄くなると顕在化する。この第２の実施の形態は、被測定対象素子であるＭＯＳトランジスタが微細化する場合に対応する方法を示す。
【００７４】
上述したＣｇ−Ｖｇ曲線導出において、上記Ｃｇが逆に少し低減する場合には、図２に示した端子接続を次のように変える。すなわち、図７に示すようにｎＭＯＳトランジスタのソース１ｓとドレイン１ｄと半導体基板１ｂを短絡する。そして、可変の直流バイアス電圧源２２１と交流電圧源２２２とは互いに直列接続され、その一方の出力端は、素子取付部２１のゲート取付端子に接続され、他方の出力端は、上記短絡したソース１ｓとドレイン１ｄと半導体基板１ｂに接続され、電流計２２４を介して接地される。そして、ゲート取付端子とソース・ドレイン・基板取付端子の間には、電圧計２２３が介挿される。各測定対象素子は、素子取付部２１を介して電気的に計測部２２に接続される。
【００７５】
上記のような接続にして、データ処理装置５は、可変の直流バイアス電圧源２２１によりゲート電圧ＶｇをＭＯＳトランジスタのゲート１ｇに印加し、更に交流電圧源２２２により１０ｋＨｚ〜１００ｋＨｚの振幅１００ｍＶの交流電圧を加えて、電流計２２４で交流電流値を測定し容量値に換算する。
【００７６】
このようにして、所定のゲート電圧Ｖｇでのゲート−ソース・ドレイン・基板間容量Ｃｇｎを計測する。そして、上記直流バイアス電圧源２２１を一定の刻みで順次変化させ、それに対するＣｇｎを測定する。この容量測定は、複数の測定対象ｎチャネル素子を順次切り替えながら行う。この場合も、上記Ｃｇｎの算出に当たって、パッド容量や配線容量を無視できない場合には、予めパッド容量や配線容量を実測しておき、次に、算出されたＣｇからパッド容量や配線容量の実測値を減算する。
【００７７】
次に、上記容量計測処理で得られた容量値から上記ＣｇｎのＶｇ依存性を算出する。このようにして容量（Ｃｇｎ）−ゲート電圧（Ｖｇ）曲線を導出する。この曲線の一例を図８に示す。図８では、横軸（Ｘ軸）にゲート電圧Ｖｇを縦軸（Ｙ軸）に上記容量Ｃｇｎを示す。そして、ゲート長Ｌ１とＬ２の２種類のｎＭＯＳトランジスタのＣｇｎ−Ｖｇ曲線が示されている。
【００７８】
図８に示すように、図４の場合と異なり、ゲート電圧Ｖｇが負の場合に、例えばＶｇ＝Ｖ２ではＣｇｎ値は完全に飽和するようになる。これは、ゲート絶縁膜下のソース・ドレイン領域及びチャネル部（蓄積状態）の基板表面の電荷が上記交流電圧に追随するからである。更にゲート電圧ＶｇがＭＯＳトランジスタのしきい値が向かって増加すると、基板表面に空乏層ができ容量Ｃｇｎが減少する。そして、しきい値を超えるとそれから再度増加に転じる。そして、ゲート電圧Ｖｇ値が大きくなり、ゲート絶縁膜下の基板表面が完全に反転し充分な電子キャリア層が形成されると、Ｃｇｎ値は飽和し、そして、上述したゲート電極の空乏化により減少する。
【００７９】
この実施の形態では、上述したＶｇ＝Ｖ２での各ＭＯＳトランジスタのＣｇｎ値をＣＬ１、ＣＬ２…とする。そして、図６で説明したようなＣｇｎとゲート長Ｌの関係を求める。
【００８０】
後の手順は第１の実施の形態で説明した通りであり、上記ＣｇｎとＶｇの関係を示す直線からフリンジ容量及びオーバラップ長ΔＬを算出する。
【００８１】
この実施の形態では、上述したように、ＭＯＳトランジスタのようなＭＩＳＦＥＴが微細化する場合でも容易に正確なオーバラップ長ΔＬを抽出することができる。
【００８２】
本発明のオーバラップ長ΔＬの抽出で１つの重要な手順である、図５で説明したＶｘは、ゲート長の異なるＭＯＳトランジスタ間で、ＣｇのＶｇによる２階微分の差分を求めて算出してもよい。
【００８３】
上記の実施の形態では、Ｖｘの算出では、ＣｇをＶｇで微分処理してから求めている。本発明は、これに限定することはない。異なる複数のＭＩＳＦＥＴ間ののＣｇ値の差からＶｘを求めてもよいことにも言及しておく。但し、この場合には、Ｃｇの測定精度を向上させる必要がある。
【００８４】
また、上記ＭＩＳＦＥＴのゲート−ソース・ドレイン間の容量Ｃｇ計測では、交流電圧源の交流周波数が１００ｋＨｚ以上になると、Ｃｇの交流周波数依存性がみられるようになる。この周波数依存性からでも上記Ｃｘを算出することができる。この周波数依存性は、ｎチャネルＭＯＳトランジスタよりｐチャネルＭＯＳトランジスタで顕著である。
【００８５】
以上、この発明の実施の形態を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
【００８６】
例えば、測定対象素子は、ｎチャネルＭＯＳトランジスタに限らず、ｐチャネルＭＯＳトランジスタでも良い。また、ＭＩＳＦＥＴである限り、ＭＯＳ構造に限らず、例えばＭＯＮＯＳ構造のＦＥＴでも良い。また、ＬＤＤ（Lightly Doped Drain）構造のＭＯＳＦＥＴでも良い。
【００８７】
上記の実施の形態では、ＭＩＳＦＥＴが半導体基板上に形成される場合について説明しているが、ＭＩＳＦＥＴがウェル層内に形成される場合でも、本発明は同様に適用できることに言及しておく。この場合では、上記の実施の形態で半導体基板をウェル層に置き換えればよい。
【００８８】
なお、本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得るものである。
【００８９】
【発明の効果】
以上説明したように、本発明では、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧Ｖｇ依存性を導出し、上記ＣｇをＶｇで微分しゲート長の異なる２つのＭＩＳＦＥＴ間の上記微分値の差を分析する。そして、上記微分値の差の分析から複数のＭＩＳＦＥＴ共通の容量成分となるゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を導出する。また、ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、所定のゲート電圧でのゲート−ソース・ドレイン間の容量のゲート長依存性を導出し、上記容量のゲート長依存性に基づいて上記和容量値からオーバラップ長ΔＬを算出する。また、上記容量のゲート長依存性よりゲート長が零での外挿容量値を求め、上記ＭＩＳＦＥＴのフリンジ容量値とゲートオーバラップ容量値とを分離して算出する。
【００９０】
このために、短チャネルになると顕著になるゲートオーバラップ容量値およびフリンジ容量値を正確に算出することができる。その上に正確な容量値Ｃｇに基づいて算出されるオーバラップ長ΔＬも一段と確度の高いものとなる。
【００９１】
そして、このようなオーバラップ長ΔＬを用いて実効チャネル長Ｌeff を算出するのであるから、得られる実効チャネル長Ｌeff も正確である。したがって、実際のデバイス特性を一段と忠実に再現できるＭＯＳＦＥＴのデバイスモデルを実現できる。
【００９２】
このようにして、本発明は、微細化、高集積化あるいは多機能化する半導体装置の実現を容易とし、高性能の半導体装置の実現を促進するようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するＭＩＳＦＥＴのオーバラップ長測定装置の電気的構成を示すブロック図である。
【図２】同オーバラップ長測定装置を構成する容量計測装置の電気的構成を示す回路図である。
【図３】本発明の特徴となるオーバラップ長抽出の手順を示すフローチャートである。
【図４】本発明に使用するゲート容量（Ｃｇ）−ゲート電圧（Ｖｇ）曲線の一例のグラフである。
【図５】上記Ｃｇ−Ｖｇ曲線でＣｇをＶｇで１階微分した場合のグラフである。
【図６】オーバラップ長ΔＬを算出するためのＣｇ−ゲート長Ｌの関係を示すグラフである。
【図７】本発明の第２の実施の形態で用いる容量計測装置の電気的構成を示す回路図である。
【図８】本発明の第２の実施の形態で使用するゲート容量（Ｃｇｎ）−ゲート電圧（Ｖｇ）曲線の一例のグラフである。
【図９】物理的に重要なデバイスパラメータの１つであるオーバラップ長ΔＬを説明するための説明図である。
【図１０】第１の従来例のオーバラップ長ΔＬ導出方法を説明するための図で、実効ゲート電圧Ｖgeごとの、チャネル抵抗Ｒのゲート長Ｌ依存性を示す特性図である。
【図１１】第２の従来例のオーバラップ長ΔＬ導出方法を説明するための図で、ＭＯＳトランジスタとＭＯＳキャパシタの断面図である。
【図１２】第２の従来例のオーバラップ長ΔＬ導出方法を説明するための図で、容量値−ゲート（容量）電圧曲線の一例のグラフである。
【符号の説明】
１ 被測定素子群
１ｇ ゲート
１ox ゲート絶縁膜
１ｓ ソース（拡散層領域）
１ｄ ドレイン（拡散層領域）
１ｂ 基板（半導体基板）
２ 容量計測装置
２１ 素子取付部
２２ 計測部
２２１ 直流バイアス電圧源
２２２ 交流電圧源
２２３ 電圧計（電圧計測手段）
２２４ 電流計（電流計測手段）
３ 入力装置（容量入力手段）
４ 記録媒体
４ａ 容量計測プログラム
４ｂ 容量曲線算出プログラム
４ｃ 容量曲線微分プログラム
４ｄ パラメータ抽出プログラム
４ｅ オーバラップ長算出プログラム
Claims (13)
- 半導体基板の表面部又は該表面部のウェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、
前記半導体基板又はウェルを接地電位にし、
ゲートに直流バイアス電圧や交流電圧を印加するための電圧源を当該ゲートに接続し、
電流計測手段の一方の端子をソース・ドレインに接続し、他方の端子を接地し、
電圧計測手段の一方の端子を前記ゲートに、他方の端子を前記ソース・ドレインに接続した状態で、
各ＭＩＳＦＥＴをＯＮ状態に保つ所定の直流バイアス電圧と交流電圧とを各ゲートに印加して、前記電圧計測手段にてゲート−ソース・ドレイン間の電圧値を測定すると共に、前記電流計測手段にて前記ゲート−ソース・ドレイン間を流れる交流電流値を測定し、得られた測定結果に基づいて、各ゲート長Ｌに対する前記ゲート−ソース・ドレイン間の容量Ｃｇを算出し、
前記容量Ｃｇのゲート長依存性を求め、
得られた前記容量Ｃｇのゲート長依存性に基づいて、ゲートとソース・ドレイン拡散層領域とがオーバラップする長さΔＬを抽出することを特徴とするＭＩＳＦＥＴのオーバラップ抽出方法。 - 半導体基板の表面部又は該表面部のウェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、各ＭＩＳＦＥＴをＯＦＦ状態に保つ所定の電圧を各ゲートに印加して、各ゲート長Ｌに対するゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の容量Ｃｇｎを測定し、該測定結果から前記容量Ｃｇｎのゲート長依存性を探り、得られた前記容量Ｃｇｎのゲート長依存性に基づいて、ゲートとソース・ドレイン拡散層領域とがオーバラップする長さΔＬを求めることを特徴とするＭＩＳＦＥＴのオーバラップ抽出方法。
- 前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間に所定の直流バイアス電圧と交流電圧とを印加して、少なくとも、電流計測手段にて前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間に流れる交流電流を計測し、得られた測定結果に基づいて、前記各ゲート長Ｌに対するゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の容量Ｃｇｎを算出することを特徴とする請求項２記載のＭＩＳＦＥＴのオーバラップ抽出方法。
- 前記ゲートに直流バイアス電圧や交流電圧を印加するための電圧源を当該ゲートに接続し、電流計測手段の一方の端子を前記ソース・ドレイン及び基板あるいはゲート−ソース・ドレイン及びウェル間に接続し、電圧計測手段の一方の端子を前記ゲートに、他方の端子を前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間に接続し、かつ、前記電流計測手段の他方の端子を接地した状態で、前記電圧計測手段にて前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の電圧値を測定すると共に、前記電流計測手段にて前記ゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間を流れる交流電流値を測定し、得られた測定結果に基づいて、前記各ゲート長Ｌに対するゲート−ソース・ドレイン及び基板間あるいはゲート−ソース・ドレイン及びウェル間の前記容量Ｃｇを算出することを特徴とする請求項３記載のＭＩＳＦＥＴのオーバラップ抽出方法。
- 半導体基板の表面部又は該表面部のウェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、前記半導体基板又はウェルを接地電位にし、前記ゲート−ソース・ドレイン間に可変の直流バイアス電圧と交流電圧を印加して、少なくとも、電流計測手段にて前記ゲート−ソース・ドレイン間に前記可変の直流バイアスに対応して流れる交流電流を計測し、得られた測定結果に基づいて、前記各ゲート長Ｌに対してそれぞれゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧依存性を導出し、更に、前記ＭＩＳＦＥＴのチャネルが形成できるゲート電圧近傍でＣｇのＶｇによる微分値をゲート長の異なる２つのＭＩＳＦＥＴでそれぞれ求め、前記２つのＭＩＳＦＥＴでの前記微分値の差分析からゲート−ソースあるいはドレイン間のゲートオーバラップ容量値とフリンジ容量値との和を算出することを特徴とするＭＩＳＦＥＴのオーバラップ抽出方法。
- 前記請求項１乃至請求項４のうちの１つの方法で算出した容量ＣｇあるいはＣｇｎのゲート長依存性に外挿法を適用して、前記ゲート長が零になるときの容量を算出し、得られた前記算出結果から前記フリンジ容量値と前記ゲートオーバラップ容量値とを分離して求めることを特徴とする請求項５記載のＭＩＳＦＥＴのオーバラップ抽出方法。
- 前記微分値はＣｇのＶｇによる１階微分値あるいは２階微分値であることを特徴とする請求項５または請求項６記載のＭＩＳＦＥＴのオーバラップ長抽出方法。
- ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧Ｖｇ依存性を計測する手段と、前記ＣｇをＶｇで微分しゲート長の異なる２つのＭＩＳＦＥＴ間の前記微分値の差を分析する手段と、前記微分値の差の分析から前記複数のＭＩＳＦＥＴ共通の容量成分となるゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を導出する手段と、を備えたことを特徴とするＭＩＳＦＥＴオーバラップ長測定装置。
- ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、所定のゲート電圧でのゲート−ソース・ドレイン間の容量のゲート長依存性を計測する手段と、前記容量のゲート長依存性よりゲート長が零での外挿容量値を算出する手段と、請求項８より求めた和容量値と前記容量のゲート長依存性よりオーバラップ長ΔＬを算出する手段と、を備えたことを特徴とするＭＩＳＦＥＴオーバラップ長測定装置。
- 請求項９により求めた外挿容量値よりゲート−ソース・ドレイン間のフリンジ容量値を算出する手段と、請求項８より導出した複数のＭＩＳＦＥＴ共通の容量成分となる和容量値からゲートオーバラップ容量値を算出する手段とを備えたことを特徴とするＭＩＳＦＥＴオーバラップ長測定装置。
- ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇとゲート電圧Ｖｇとの関係を導出する処理と、前記ＣｇのＶｇでの１階微分値あるいは２階微分値を算出する処理と、前記ゲート長の異なる２つのＭＩＳＦＥＴ間の微分値の差を分析し前記複数のＭＩＳＦＥＴ共通の容量成分となるゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を算出する処理と、をコンピュータに実行させるためのＭＩＳＦＥＴのオーバラップ長の抽出プログラムを収納した記録媒体。
- ゲート長Ｌの異なる複数のＭＩＳＦＥＴより求めた所定のゲート電圧でのゲート−ソース・ドレイン間容量のゲート長依存性のデータからゲート長が零での外挿容量値を算出する処理と、請求項１３より求めた和容量値と前記容量のゲート長依存性よりオーバラップ長ΔＬを算出する処理と、をコンピュータに実行させるためのＭＩＳＦＥＴのオーバラップ長の抽出プログラムを収納した記録媒体。
- 請求項１１より求めたゲート長Ｌの異なる複数のＭＩＳＦＥＴ共通のゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値と請求項１２で求めたゲート長が零での外挿容量値とからフリンジ容量値とゲートオーバラップ容量値とを算出する処理と、をコンピュータに実行させるためのＭＩＳＦＥＴのオーバラップ長の抽出プログラムを収納した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156376A JP4748552B2 (ja) | 2000-05-26 | 2000-05-26 | Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156376A JP4748552B2 (ja) | 2000-05-26 | 2000-05-26 | Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001338986A JP2001338986A (ja) | 2001-12-07 |
| JP4748552B2 true JP4748552B2 (ja) | 2011-08-17 |
Family
ID=18661177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000156376A Expired - Fee Related JP4748552B2 (ja) | 2000-05-26 | 2000-05-26 | Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4748552B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7456429B2 (ja) | 2021-10-08 | 2024-03-27 | Ｊｆｅスチール株式会社 | プレス部品の製造方法、プレス部品、及びブランク材の製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100671742B1 (ko) | 2006-01-12 | 2007-01-19 | 삼성전자주식회사 | 전계 효과 트랜지스터의 유효 채널 길이 및 오버랩 길이추출 방법. |
| JP6135447B2 (ja) * | 2013-10-17 | 2017-05-31 | 富士通セミコンダクター株式会社 | 半導体装置及びその検査方法 |
| CN115588622A (zh) * | 2021-07-06 | 2023-01-10 | 长鑫存储技术有限公司 | 半导体结构的测量方法及测量系统 |
| CN116047257B (zh) * | 2023-03-24 | 2023-08-18 | 长鑫存储技术有限公司 | 测试方法、测试装置及电子设备 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779217B2 (ja) * | 1990-04-13 | 1995-08-23 | 富士電気化学株式会社 | 高周波フィルタ |
| JP3080043B2 (ja) * | 1997-09-30 | 2000-08-21 | 日本電気株式会社 | Ｍｏｓｆｅｔオーバーラップ長測定方法 |
| JPH11154696A (ja) * | 1997-11-20 | 1999-06-08 | Nec Corp | Ｍｏｓｆｅｔ容量測定方法 |
| JP2000049338A (ja) * | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタの特性評価方法、絶縁ゲート型トランジスタの製造方法、絶縁ゲート型トランジスタの特性評価装置、および特性評価プログラムを記録してあるコンピュータ読み取り可能な記録媒体 |
| JP3296315B2 (ja) * | 1999-01-22 | 2002-06-24 | 日本電気株式会社 | Ｍｏｓｆｅｔのオーバーラップ長・オーバーラップ容量測定方法、測定装置および記録媒体 |
| JP2001035930A (ja) * | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | 特性抽出装置、特性評価装置、および、半導体装置 |
| JP2001057425A (ja) * | 1999-08-18 | 2001-02-27 | Mitsubishi Electric Corp | Ｍｉｓトランジスタの実効的チャネル長抽出方法、その拡散層抵抗抽出方法、及びその製造プロセス評価方法 |
| JP2001119017A (ja) * | 1999-10-15 | 2001-04-27 | Nec Corp | モデルパラメータ抽出方法およびその方式 |
| JP2001313323A (ja) * | 2000-05-01 | 2001-11-09 | Mitsubishi Electric Corp | 半導体装置の特性評価装置、特性評価方法、および特性評価パターン |
-
2000
- 2000-05-26 JP JP2000156376A patent/JP4748552B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7456429B2 (ja) | 2021-10-08 | 2024-03-27 | Ｊｆｅスチール株式会社 | プレス部品の製造方法、プレス部品、及びブランク材の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001338986A (ja) | 2001-12-07 |
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