JP2002299466A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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semiconductor
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洋一 玉置
Takayuki Iwasaki
貴之 岩崎
Kosuke Tsuji
浩輔 辻
Chiyoshi Kamata
千代士 鎌田
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Hitachi Solutions Technology Ltd
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Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Abstract

(57)【要約】 【課題】 半導体集積回路装置の設計工数を低減する。 【解決手段】 SOI基板1の半導体層において、互い
に完全に電気的に分離された複数の単位バイポーラトラ
ンジスタQuを並列接続することにより、大電流容量を
必要とするバイポーラトランジスタを構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、バイポーラトラン
ジスタを有する絶縁素子分離型半導体集積回路装置技術
に適用して有効な技術に関するものである。
【0002】
【従来の技術】支持半導体基板に絶縁物層を介して素子
形成用半導体層を積層し、該素子形成用半導体層を絶縁
物材料が埋め込まれたトレンチあるいは分離溝によっ
て、複数の半導体島領域(アイランド)に分離したSO
I(Silicon On Insulator)型あるいは絶縁素子分離型
半導体基板を使用した半導体集積回路装置が周知であ
る。このSOI型半導体集積回路装置は、PN接合素子
分離型に比較して寄生容量が非常に小さく、かつ、リー
ク電流も少ないために、高速化と低消費電力化の双方が
同時に達成することができ、デジタル回路、アナログ回
路あるいはそれらの混成回路をバイポーラトランジスタ
とCMOS(Complementary MOS)トランジスタによっ
て形成したBiCMOS型集積回路装置や、コンプリメ
ンタリーバイポーラトランジスタによって形成したC−
Bipolar型集積回路装置に応用されている。この
SOI型集積回路装置においても、論理回路、駆動回
路、出力回路など応用回路に対応する異なる許容電流を
持つ各種のバイポーラトランジスタが要求される。
【0003】本発明者らが検討したバイポーラトランジ
スタを有するSOI型半導体集積回路装置技術では、そ
の設計に際して、回路に必要な電流容量(許容電流)に
合わせて、幾何学的寸法が異なる複数種類の大電流バイ
ポーラトランジスタを用意し、サイズの異なるそのいろ
いろな種類の大電流バイポーラトランジスタを配置し配
線して半導体集積回路全体を構成するものである。
【0004】
【発明が解決しようとする課題】ところが、上記本発明
者らが検討した技術においては、以下の課題があること
を本発明者は見出した。
【0005】すなわち、用意しなければならないバイポ
ーラトランジスタの種類が多いため、それぞれのバイポ
ーラトランジスタに合わせてデバイスパラメータも多数
必要となる。また、そのためにアナログ回路での特性の
チューニングも非常に面倒となる。この結果、半導体集
積回路装置の設計は、工数の多い、面倒な作業となって
いる。
【0006】さらに詳細に言うならば、互いに幾何学的
寸法を変えることによって異なる許容電流を持つ各種の
バイポーラトランジスタを得ようとした場合、絶縁素子
分離溝で包囲される半導体島領域の大きさ、エミッタ接
合面積、コレクタ接合面積、並びにエミッタ、ベースお
よびコレクタの各領域に対する電極接続面積などの幾何
学的寸法、あるいは不純物濃度分布がトランジスタによ
って異なるため、トランジスタによってデバイス設計の
パラメータが異なり、設計が複雑となる。また、増幅利
得、ベース抵抗、雑音指数などのようなトランジスタ素
子の電気的特性が幾何学的寸法に依存する場合もある。
【0007】また、本発明者らは、バイポーラトランジ
スタを有する半導体集積回路装置の設計技術の観点で公
知例を調査した。その結果、例えば特開平11−102
916号公報には、多段増幅器の初段部を、LOCOS
法で形成されたフィールド絶縁膜およびPN接合で互い
に分離された複数のシングルエミッタ構造のバイポーラ
トランジスタを並列接続することで構成する技術が開示
されている。
【0008】本発明の目的は、半導体集積回路装置の設
計工数を低減することのできる技術を提供することにあ
る。
【0009】また、本発明の他の目的は、大電流用トラ
ンジスタの電気的特性が改善された半導体集積回路装置
を提供することにある。
【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0012】すなわち、本発明は、SOI基板の半導体
層において互いに完全に電気的に分離された複数の単位
バイポーラトランジスタを並列接続することにより、大
電流容量を必要とするバイポーラトランジスタを構成す
るものである。
【0013】また、本発明は、所望の電流容量を与える
トランジスタは、幾何学的寸法が実質的に同一サイズで
ある複数の単位バイポーラトランジスタを互いに電気的
に並列接続したものによって構成する。
【0014】また、本発明は、一つのトランジスタを形
成する並列接続される複数の単位トランジスタは行列状
に配置(レイアウト)される。
【0015】また、本発明は、並列接続配線は多層配線
によって構成される。例えば、エミッタコンタクト領
域、ベースコンタクト領域およびコレクタコンタクト領
域のそれぞれは、特に限定されないが、第1層配線およ
び第2層配線で互いに並列接続される。
【0016】また、本発明は、半導体集積回路装置を構
成するSOI基板(チップ)の中に、単位トランジスタ
の並列接続個数が互いに異なる複数種のバイポーラトラ
ンジスタを構成し、これによって、許容電流が互いに異
なる複数種のバイポーラトランジスタを得ることができ
る。例えば、単位トランジスタで比較的少ない許容電流
(消費電流)のトランジスタを用いて論理回路部を構成
し、単位トランジスタを多数並列接続した比較的許容電
流の大きいトランジスタを用いてアナログ出力回路部を
構成することができる。単位トランジスタの幾何学的寸
法は、特に限定されないが、論理回路などの構成トラン
ジスタなどのように、その半導体集積回路装置を構成す
るために一番多く採用されるトランジスタ寸法を基準に
決定できる。また、この単位トランジスタのサイズは最
小加工寸法によって制限される寸法を基準にして決定し
ても良い。
【0017】また、本発明は、同一サイズの単位トラン
ジスタの並列接続数を変えることによって、要求される
トランジスタの許容電流を一義的に決定できる。したが
って、個数のパラメータによって設計が容易となる。ま
た、比較的大電流のトランジスタを同一サイズの単位ト
ランジスタを配線によって並列接続して構成することか
ら、ベース抵抗などの素子特性の低下を防止できる。さ
らに、大電流用トランジスタから放出される熱の伝達効
率が特に低下するSOI型半導体集積回路装置において
は、並列接続するための配線を介して熱放散を向上させ
ることができる。
【0018】本発明の更なる他の特徴は、以下に述べる
実施の形態から理解できる。
【0019】
【発明の実施の形態】本願発明を詳細に説明する前に、
本願における用語の意味を説明すると次の通りである。
【0020】1.SOI(Silicon On Insulator)基板
とは、絶縁層上に半導体層を設けて成る半導体基板をい
う。この半導体層に集積回路素子が形成される。一般的
に支持基板上に絶縁層を介して半導体層を設けて成る。
また、半導体層に形成されるバイポーラトランジスタ素
子は、絶縁素子分離用溝によって隣接する他の領域から
分離されている。
【0021】2.同一サイズまたは同一のトランジスタ
とは、流すことが可能な電流(許容電流)が同一のトラ
ンジスタをいう。すなわち、最適電流値が同一のトラン
ジスタをいう。最適電流値とは、トランジスタが最も良
好な電流利得、雑音指数等のような電気的特性を示した
時のコレクタ電流値をいう。構造的には、同一サイズの
単位トランジスタとは、SOI基板の半導体層に形成さ
れ、絶縁素子分離用溝で取り囲まれた四角形などの半導
体島領域(トランジスタ素子形成領域)の平面的な占有
面積、形状、あるいは寸法(長さおよび幅の寸法)のい
ずれかが互いに実質的に同一で、その同一の素子形成領
域内にエミッタ領域、ベース領域およびコレクタ領域が
形成されたものをいう。したがって、特に、限定されな
いが、エミッタの平面的な長さおよび幅の寸法(サイ
ズ)、並びにコレクタ接合面積は単位トランジスタ相互
間で同一とし、さらに互いに並列接続するために必要な
エミッタ領域、ベース領域およびコレクタ領域の各領域
に対するコンタクト領域(電極取り出し領域)の形状あ
るいは寸法(長さおよび幅の寸法)も単位トランジスタ
相互間で同一とすることが好ましい。さらに、本発明で
は、素子分離用溝に取り囲まれた半導体島領域内に形成
される単位トランジスタは、マルチエミッタ構造でも良
い。この場合も、エミッタの幅および長さの寸法は、互
いに同一であることが好ましい。単位トランジスタのエ
ミッタ接合およびコレクタ接合の各深さについても、ト
ランジスタ相互間で同一であることが好ましい。製法的
に見た場合、複数の単位トランジスタ間の素子領域、エ
ミッタ領域、ベース領域、およびコレクタ領域の各サイ
ズをトランジスタ相互間で互いに同一とすることによっ
て、各製造工程で必要とするフォトリソグラフィ用マス
クの製作を簡単にすることができる。
【0022】3.並列接続されるトランジスタの最小単
位サイズは、基本的に半導体集積回路装置の中で使用さ
れている所定の回路の特性を考慮して最小寸法を決めて
いる。
【0023】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
【0024】また、以下の実施の形態において、要素の
数等(個数、数値、量、範囲等を含む)に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【0025】さらに、以下の実施の形態において、その
構成要素(要素ステップ等も含む)は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【0026】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【0027】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
【0028】また、本実施の形態で用いる図面において
は、平面図であっても図面を見易くするためにハッチン
グを付す場合もある。
【0029】また、本実施の形態では、バイポーラトラ
ンジスタをトランジスタと略す。
【0030】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
【0031】(実施の形態1)図1(a)は、本実施の
形態の半導体集積回路装置を構成するトランジスタQを
示している。このトランジスタQは、比較的大電流を流
すことが可能な大電流トランジスタであり、導電形式は
npn型またはpnp型のいずれでも良い。
【0032】図1(b)は、図1(a)のトランジスタ
Qの回路構成を示している。トランジスタQは、同一サ
イズの複数の単位トランジスタQuを並列接続すること
で形成されている。すなわち、複数の単位トランジスタ
Quの各ベースはベース用の配線で、各エミッタはエミ
ッタ用の配線で、各コレクタはコレクタ用の配線で互い
に電気的に接続されている。
【0033】図1(c)は、図1(a),(b)のトラ
ンジスタQのデバイス構造を模式的に示している。本実
施の形態においては、トランジスタQを構成する各単位
トランジスタQuが、互いに完全に電気的に分離された
状態で、SOI基板1の半導体層に配置されている。す
なわち、SOI基板1の主面には、例えば平面四角形状
に区分けされた複数の半導体島領域SAが行列状に規則
的に近接して配置されている。各半導体島領域SAは、
後述する深い溝型の分離部とSOI基板1の絶縁層とに
よって完全に電気的に分離されている。そして、この各
半導体島領域SAに、単位バイポーラトランジスQuが
形成されている。
【0034】図2は、図1の単位トランジスタQuのデ
バイス構造の一例を示している。図2(a)は単位トラ
ンジスタQuの平面図、(b)は単位トランジスタQu
をpnp型とした場合の(a)のX1−X1線の断面
図、(c)は単位トランジスタQuをnpn型とした場
合の(a)のX1−X1線の断面図をそれぞれ示してい
る。いずれも縦(バーティカル)型のトランジスタを例
示しているが、横(ラテラル)型のトランジスタとして
も良い。
【0035】SOI基板1は、支持基板1aと、その上
に形成された絶縁層1bと、さらにその上に形成された
半導体層1cとを有している。支持基板1aは、例えば
n型の単結晶シリコン(Si)からなり、SOI基板1
の機械的強度を確保する機能を有している。絶縁層1b
は、例えば酸化シリコン(SiOx)からなり、その厚
さは、例えば0.2〜0.5μm程度である。半導体層
1cは、例えば単結晶シリコンからなり、この半導体層
1cに集積回路素子が形成される。SOI基板1は、例
えば貼り合わせ法によって形成されている。すなわち、
単結晶シリコン等からなる2枚の半導体ウエハ(以下、
単にウエハという)を絶縁層1bを介して貼り合わせた
後、一方のウエハの裏面を研削および研磨し、さらに、
その研削および研磨をしたウエハの裏面にコレクタ埋込
層(後述の埋込コレクタ領域3a1,3a2)を形成し
た後、所定導電型の単結晶シリコン等をエピタキシャル
法によって成長させることで形成されている。したがっ
て、半導体層1cの単結晶シリコン層は、ウエハで形成
された部分とエピタキシャル法で形成された部分とを有
している。
【0036】半導体層1cの主面(集積回路素子形成
面)の分離領域には、浅い分離部2aと、深い溝型の分
離部(素子分離用溝)2bとが形成されている。浅い分
離部2aは、例えばLOCOS(Local Oxidization of
Silicon)法によって形成されている。集積回路素子の
活性領域(アクティブ領域)の平面範囲は浅い分離部2
aによって規定されている。この浅い分離部2aの底部
は絶縁層1bには達しておらず、その下層には半導体層
1cが残されている。この分離部2aは、LOSCOS
法によるものに限定されるものではなく、例えば浅い溝
型の分離部(SGI:Shallow Groove Isolation)で形
成しても良い。この浅い溝型の分離部は、半導体層1c
の主面から絶縁層1bに達しない程度の深さまで掘られ
た浅溝内に、例えば酸化シリコン膜等のような絶縁膜を
埋め込むことで形成される。一方、上記深い溝型の分離
部(Trench Isolation)2bは、浅い分離部2aの上面
からその分離部2aおよび半導体層1cを貫通して絶縁
層1bに達するように掘られた深い溝内に、例えば酸化
シリコン膜等のような絶縁膜を埋め込むことで形成され
ている。この深い溝型の分離部2bおよび絶縁層1bに
よって取り囲まれ分離された半導体層1cの半導体島領
域SAに、上記単位トランジスタQuは形成されてい
る。したがって、各単位トランジスタQuは半導体層1
cにおいて電気的に完全に分離されている。そして、単
位トランジスタQuの分離部2bで取り囲まれた半導体
島領域SAは、平面的にトランジスタ相互間で同一のサ
イズを有している。
【0037】図2(b),(c)において、半導体層1
c(半導体島領域SA)には、それぞれ埋込コレクタ領
域3a1,3a2が形成されている。埋込コレクタ領域
3a1は、例えばホウ素(B)が含有されてp+型にさ
れ、埋込コレクタ領域3a2は、例えばアンチモン(S
b)が含有されてn+型にされている。この埋込コレク
タ領域3a1,3a2の上層には、それぞれコレクタ領
域3b1,3b2およびコレクタ引出領域3c1,3c
2が形成されている。コレクタ領域3b1は、例えばホ
ウ素が含有されてp型にされ、コレクタ領域3b2に
は、例えばリン(P)またはヒ素(As)が含有されて
n型にされている。また、コレクタ引出領域3c1は、
例えばホウ素が含有されてp+型にされ、コレクタ引出
領域3c2は、例えばリンまたはヒ素が含有されてn+
型にされている。このコレクタ領域3b1,3b2と、
コレクタ引出領域3c1,3c2とは、その間に設けら
れた浅い分離部2aによって分離されているが、それぞ
れ上記埋込コレクタ領域3a1,3a2を通じて互いに
低抵抗な状態で電気的に接続されている。
【0038】上記コレクタ領域3b1,3b2の上層部
には、それぞれベース領域4a1,4a2が形成されて
いる。図2(b)のベース領域4a1は、例えばリンま
たはヒ素(As)が含有されてn型にされている。この
ベース領域4a1には、ベース引出領域4b1が形成さ
れている。このベース引出領域4b1は、例えばリンま
たはヒ素が含有されてn+型にされている。一方、図2
(c)のベース領域4a2は、例えばホウ素が含有され
てp型にされている。このベース領域4a2には、例え
ばp型の多結晶シリコンからなるベース引出電極5が電
気的に接続されている。このベース引出電極5の他端側
は浅い分離部2a上に延在した状態でパターン形成され
ている。
【0039】上記ベース領域4a1,4a2の上層に
は、エミッタ領域6a1,6a2が形成されている。図
2(b)のエミッタ領域6a1は、例えばホウ素が含有
されてp+型にされている。このエミッタ領域6a1に
は、例えばp型の多結晶シリコンからなるエミッタ引出
電極7a1が電気的に接続されている。一方、図2
(c)のエミッタ領域6a2は、例えばリンまたはヒ素
が含有されてn+型にされている。このエミッタ領域6
a2には、例えばn型の多結晶シリコンからなるエミッ
タ引出電極7a2が電気的に接続されている。なお、こ
のエミッタ引出電極7a2と、上記ベース引出電極5と
は絶縁されている。
【0040】並列接続される単位トランジスタQuの占
有面積が互いに同一サイズであることに加え、単位トラ
ンジスタQuのエミッタの幅および長さは、1つの半導
体集積回路装置内で共通する寸法となっている。エミッ
タの幅の値は、一般的に、所定の製品または時代の技術
において、良好なトランジスタ特性を得ることが可能な
最小寸法である。エミッタ幅は、フォトリソグラフィ技
術における最小加工寸法よりも小さくできる。なお、1
つの半導体集積回路装置内で最小のエミッタ幅を持つ小
電流トランジスタを単位トランジスタとし、その最小の
エミッタ幅の2倍以上のエミッタ幅を持つトランジスタ
を前記大電流トランジスタと定義することもできる。エ
ミッタ長(エミッタ幅に対して交差する長手方向の寸
法)は、単位トランジスタQuが必要とするコレクタ電
流値等によって変わる。
【0041】このような半導体層1cおよび分離部2
a,2b上には、例えば酸化シリコン膜からなる絶縁膜
8が堆積されている。絶縁膜8上には、ベース電極9
B、エミッタ電極9Eおよびコレクタ電極9Cが形成さ
れている。ベース電極9B、エミッタ電極9Eおよびコ
レクタ電極9Cは、例えばアルミニウムまたはアルミニ
ウム合金等のような金属からなる。図2(b)におい
て、ベース電極9Bは、コンタクトホールBCを通じて
ベース引出領域4b1と電気的に接続されている。ま
た、エミッタ電極9Eは、コンタクトホールECを通じ
てエミッタ電極7a1と電気的に接続されている。さら
にコレクタ電極9Cは、コンタクトホールCCを通じて
コレクタ引出領域3c1と電気的に接続されている。一
方、図2(c)において、ベース電極9Bは、コンタク
トホールBCを通じてベース引出電極5と電気的に接続
されている。また、エミッタ電極9Eは、コンタクトホ
ールECを通じてエミッタ電極7a2と電気的に接続さ
れている。さらにコレクタ電極9Cは、コンタクトホー
ルCCを通じてコレクタ引出領域3c2と電気的に接続
されている。コンタクトホールBC,EC,CCは、並
列接続トランジスタ相互間で同一サイズにすることが好
ましい。
【0042】図3は、同一のSOI基板1の主面(半導
体層1cの主面)上における半導体島領域SAの配置の
一例を示している。領域A1は、上記所望の電気的特性
の1つのトランジスタQを形成するのに、例えば1個の
半導体島領域SAの1個の単位トランジスタQuを使用
する領域を例示している。この場合、後述する配線を通
じて半導体集積回路装置に組み込まれる。領域A2は、
例えば4個の同一サイズの半導体島領域SAの4個の単
位トランジスタQuを使用する領域、領域A3は、12
個の同一サイズの半導体島領域SAの12個の単位トラ
ンジスタQuを使用する領域をそれぞれ例示している。
領域A2,A3では、複数の半導体島領域SAが図3の
縦横方向(X,Y方向)に沿って行列状に規則的に並ん
で配置されている。この場合、各領域A2,A3の各々
において、各単位トランジスタQuのエミッタ領域同
士、ベース領域同士およびコレクタ領域同士を、後述す
る配線によって互いに接続することによって、所望の電
気的特性を持つトランジスタQを形成する。
【0043】図4は、上記図1〜3で説明した複数の単
位トランジスタQuの配線接続の一例を示している。こ
こでは、縦4列、横3行、合計12個の半導体島領域S
A(単位トランジスタQu)が近接した状態で規則的に
並んでSOI基板1上に配置されている場合が例示され
ている。各行の間および列中央は配線領域となってお
り、半導体島領域SAの隣接間隔が広くなっている。す
なわち、ここでは配線領域が浅い分離部2a上に配置さ
れている場合が例示されている。
【0044】図4の列方向(Y方向)の複数の単位トラ
ンジスタQuにおけるベース領域同士、エミッタ領域同
士およびコレクタ領域同士は、列方向(Y方向)に延在
する帯状の第1層配線10L1で互いに電気的に接続さ
れている。しかし、第1層配線10L1は、一般的に線
幅を充分広く取れないので、単位トランジスタQuに流
せる最大電流が第1層配線10L1で律則され、列方向
に配置可能な単位トランジスタQuの数が制限されてし
まうことになる。このような制限を受けないようにする
には、配線構成として第1層配線10L1の他に、第1
層配線10L1よりも上層に配置され、第1層配線10
L1よりも幅広とすることが可能な第2層配線以上の配
線を使用することが好ましい。ここでは、各行の間の配
線領域に第2層配線10L2を配置し、列中央の配線領
域に第3層配線10L3を配置した場合を例示してい
る。
【0045】第2層配線10L2は、第1層配線10L
1の延在方向に対して直交する行方向(X方向)に延在
されており、第1層配線10L1との交差領域において
スルーホールTH1を通じて第1層配線10L1と電気
的に接続されている。すなわち、各行間の配線領域にお
いて最上行の第2層配線10L2は、スルーホールTH
1を通じて第1層配線10L1に接続され、さらにコン
タクトホールBCを介して単位トランジスタQuのベー
ス領域と電気的に接続されている。また、各行間の配線
領域において中央行の第2層配線10L2は、スルーホ
ールTH1を通じて第1層配線10L1に接続され、さ
らにコンタクトホールECを介して単位トランジスタQ
uのエミッタ領域と電気的に接続されている。さらに、
各行間の配線領域において最下行の第2層配線10L2
は、スルーホールTH1を通じて第1層配線10L1に
接続され、さらにコンタクトホールCCを介して単位ト
ランジスタQuのコレクタ引出領域と電気的に接続され
ている。このようなスルーホールTH1は、単位トラン
ジスタQuから最短距離になるように配置することが好
ましい。これにより、各単位トランジスタQuへの電流
供給効率のバランスを向上させることができる。
【0046】第3層配線10L3は、第2層配線10L
2の上層に配置され、第2層配線10L2よりも幅広に
形成されている。この第3層配線10L3は、第2層配
線10L2の延在方向に対して直交する列方向(Y方
向)に延在されており、第2層配線10L2との交差領
域においてスルーホールTH2を通じて第2層配線10
L2と電気的に接続されている。すなわち、列中央の配
線領域において最左列の第3層配線10L3は、スルー
ホールTH2を通じて、各行間の配線領域において最上
行の第2層配線10L2に接続されている。また、列中
央の配線領域において中央列の第3層配線10L3は、
スルーホールTH2を通じて、各行間の配線領域におい
て中央行の第2層配線10L2に接続されている。さら
に、列中央の配線領域において最右央の第3層配線10
L3は、スルーホールTH2を通じて、各行間の配線領
域において最下行の第2層配線10L2に接続されてい
る。
【0047】このような第3層配線10L3を配置した
理由は、仮に第3層配線10L3を配置しないとする
と、行方向に配置可能な単位トランジスタQuの数が第
2層配線10L2の給電能力に律則されることなり、行
方向に配置可能な単位トランジスタQuの数が制限され
てしまうので、その制限を受けないようにするためであ
る。行方向に配置する単位トランジスタQuの数を増や
したい場合には、第3層配線10L3の幅あるいは断面
積を大きくすれば良い。なお、第1〜第3層配線10L
1〜10L3は、例えばアルミニウムまたはアルミニウ
ム合金等のような金属からなる。また、第1〜第3層配
線10L1〜10L3は、相互配線であり、それぞれに
おいて、単位トランジスタQuのベース領域と接続され
るものはベース配線またはベース共通配線、エミッタ領
域と接続されるものはエミッタ配線またはエミッタ共通
配線、コレクタ引出領域と接続されるものはコレクタ配
線またはコレクタ共通配線である。
【0048】図5は、上記スルーホールTH1の配置の
変形例を示している。図5では図4の要部のみを拡大し
て示している。ベース用の第1層配線10L1は、行間
の配線領域において中央の第2層配線10L2とスルー
ホールTH1を通じて電気的に接続されている。エミッ
タ用の第1層配線10L1は、行間の配線領域において
最上行の第2層配線10L2とスルーホールTH1を通
じて電気的に接続されている。さらに、コレクタ用の第
1層配線10L1は、行間の配線領域において最下行の
第2層配線10L2とスルーホールTH1を通じて電気
的に接続されている。これ以外の構成は、図4と同じで
ある。これにより、Y方向に延びる第3層配線のベー
ス、エミッタおよびコレクタの位置を変更できる。
【0049】また、図6および図7は、上記スルーホー
ルTH1の配置のさらに他の変形例を示している。図6
はSOI基板の要部平面図を示し、図7は図6の第2層
配線10L2を取り除いた状態を示している。ここで
は、第1層配線10L1および第2層配線10L2の下
地の絶縁膜をCMP(Chemical Mechanical Polish)法
等によって平坦化することにより、ベースおよびコレク
タに関わるスルーホールTH1を半導体島領域SA上
(すなわち、半導体島領域SAの領域内)に配置するこ
とが可能とされている。もちろん、エミッタに関わるス
ルーホールTH1を含めて半導体島領域SA上に配置さ
せても良い。これ以外の構成、図4と同じである。この
構造では、配線領域を無くせる分、図4の場合に比べ
て、隣接する半導体島領域SA(すなわち、単位トラン
ジスタQu)の隣接間隔を狭めることができるので、素
子集積度を向上させることが可能となる。なお、図4〜
図7では図面を見易くするために第1層配線10L1の
幅を、コンタクトホールBC,EC,CCの幅よりも細
く示したが、実際は、第1層配線10L1の幅の方がコ
ンタクトホールBC,EC,CCの幅よりも広い。
【0050】このように、大電流トランジスタを、前記
したような完全に分離された単位トランジスタQuで構
成することにより、以下の効果を得ることができる。
【0051】第1に、半導体集積回路装置の設計の工数
や手間を低減できる。本発明者らが検討した技術では、
大電流トランジスタを1個のトランジスタで構成するも
のである。この技術では、必要電流(要求電流容量また
は要求特性)毎にトランジスタを用意する必要があり、
用意するトランジスタの種類が多いため、それぞれのト
ランジスタに合わせてデバイスパラメータも多数必要と
なる。また、そのためにアナログ回路での特性のチュー
ニングも非常に面倒である。これに対して、本実施の形
態では、完全分離された単位トランジスタQuを用いて
大電流トランジスタを設計することにより、1〜2種類
の単位トランジスタQuを用意すれば、ほとんど全ての
大電流トランジスタの設計を行うことができるので、デ
バイスパラメータを多数用意する必要がない。また、ア
ナログ回路における特性のチューニングも単位トランジ
スタQuの並列接続数を変えるだけで対応できる。した
がって、半導体集積回路装置の設計の自由度を向上させ
ることができるので、その設計の工数や手間を大幅に低
減できる。したがって、半導体集積回路装置の設計時間
を短縮できる。また、設計費用を低減できる。さらに、
製造面からも、特性を制御しなければならない素子の数
を減らすことができるので、QC(QualityControl)工
数の低減および歩留まりの向上に効果がある。
【0052】第2に、半導体集積回路装置の性能を向上
させることができる。大電流トランジスタを1個のトラ
ンジスタで構成する上記本発明者らが検討した技術で
は、大電流容量を得るためにコレクタ−ベース接合およ
びエミッタ−ベース接合を大きくする必要があり、必然
的に寄生容量および寄生抵抗等のような抵抗成分が増加
してしまう。これに対して、本実施の形態では、上記の
ように完全分離され、1個当たりの寄生抵抗および寄生
容量が非常に小さい単位トランジスタQuを用いて大電
流トランジスタを構成するので、寄生容量および寄生抵
抗を低減できる。本発明者らの測定結果によればトラン
ジスタと支持基板との間の容量(コレクタ容量またはコ
レクタ出力容量)を上記本発明者らの検討技術の半分以
下、あるいは1/3以下にまで下げることができた。こ
のため、大電流トランジスタでのノイズの発生を低減で
き、また、大電流トランジスタの動作速度の向上を推進
できる。すなわち、高性能(低寄生容量および低寄生抵
抗)で、大電流容量を許容する大電流トランジスタを提
供することができる。
【0053】また、エミッタ幅の小さい高性能な単位ト
ランジスタQuを用いて大電流トランジスタを形成する
ので、大電流トランジスタの性能(例えば電流増幅率や
遮断周波数特性)を向上させることができる。エミッタ
幅が相対的に小さいトランジスタは、エミッタ幅が相対
的に大きなトランジスタに比べて電気的特性が良好であ
ることが知られている。これを本発明者らの検討結果の
一例を用いて説明する。比較対象の大電流トランジスタ
として、そのエミッタ寸法(エミッタ幅×エミッタ長さ
×個数)が、例えば2.25μm×14μm×10本、
その全体面積が、例えば40μm×20μm=800μ
2、必要なコレクタ電流(Ic)が、例えば50mA
の1個のトランジスタを用意した。この場合のトランジ
スタの遮断周波数(fT)は、例えば14GHz、ベー
ス抵抗(rbb)は、例えば7Ωであった。一方、小電
流トランジスタ(単位トランジスタ)として、そのエミ
ッタ寸法が、例えば0.2μm×4μm、全体面積が、
例えば3.3μm×5.4μm=17.8μm2程度、
コレクタ電流が、例えば1mAを用意した。この小電流
トランジスタはSOI基板上に形成され完全に分離され
ている。この小電流トランジスタの遮断周波数(fT)
は、例えば33GHz、ベース抵抗(rbb)は、例え
ば100Ωであった。例示した小電流トランジスタを用
いて例示した大電流トランジスタを形成するには、大電
流トランジスタに必要なコレクタ電流が50mAなの
で、小電流トランジスタを50個並列接続すれば良い。
そのようにして構成された大電流トランジスタの遮断周
波数(fT)は、例えば30GHz、ベース抵抗(rb
b)は、例えば3Ω、コレクタ電流(Ic)は50mA
であった。したがって、同じ50mAのコレクタ電流を
得る場合でも、小電流トランジスタを並列接続した方
が、遮断周波数を大幅に向上でき、また、ベース抵抗を
大幅に低減することが可能であることが分かる。しか
も、その全体面積は、3.5μm×6μm×50=10
50μm2程度であり、大幅な面積の増大も生じていな
い。
【0054】第3に、単位トランジスタQuをSOI基
板1上に設け、さらに完全分離していることにより、単
位トランジスタQuの隣接間隔を狭めることができるの
で、面積の大幅な増大を招くことなく大電流トランジス
タを形成することができる。なお、SOI基板構造を有
しない一般的な半導体基板において、大電流トランジス
タを小電流トランジスタで構成する場合、各小電流トラ
ンジスタの隣接間隔を大幅に離して配置しなければなら
ないので、大電流トランジスタを小電流トランジスタで
形成するメリットがなく、むしろ1個の大きなトランジ
スタで形成した方が設計および性能上においてメリット
が大きい。したがって、本実施の形態のような大電流ト
ランジスタを単位トランジスタQuで構成する発想自体
が生じない。
【0055】第4に、単位トランジスタによる発熱部の
分散および共通配線を介する熱放散により、熱伝達効率
を良くすることができるので、熱設計を容易にすること
ができる。すなわち、許容電力損失を向上させることが
できる。
【0056】次に、本実施の形態の半導体集積回路装置
の具体的な適用例を説明する。
【0057】本実施の形態の半導体集積回路装置は、例
えばBiCMOS(Bipolar−Complementary Metal Oxi
de Semiconductor)回路またはC−Bip(Complement
aryBipolar)回路等を有する通信用または産業用のアナ
ログ−デジタル混載型集積回路である。デジタル回路の
みの半導体集積回路装置に本実施の形態を適用すること
も効果はあるが、高度な特性チューニングが必要なアナ
ログ回路を有する半導体集積回路装置に適用した方が特
に効果が大きい。
【0058】図8は、この半導体集積回路装置の一部の
出力回路を抜き出して示した回路図である。この出力回
路は、B級プッシュプル増幅動作を行うドライバ回路D
RVである。B級プッシュプル動作することで、1個の
トランジスタでドライバ回路を形成した場合に比べて4
倍の出力を得ることができ、雑音や歪みの少ない増幅が
可能となっている。ここでは、例えば入力端子INに入
力された1mA程度の振幅の信号を10mA程度の振幅
の信号に増幅して出力端子OUTに出力することが可能
となっている。このドライバ回路DRVは、トランジス
タQ1〜Q10(前記大電流トランジスタに相当)およ
び抵抗R1〜R10を有して成り、基準電位の電源V1
と、高電位の電源V2との間に電気的に接続されてい
る。なお、電源電圧V1は、例えば−5V程度、電源電
圧V2は、例えば+5V程度である。また、バイアス調
整用の電圧V3は、例えば−1V程度、電圧V4は、例
えば+1V程度である。
【0059】このドライバ回路DRVのトランジスタQ
1,Q3,Q4,Q6,Q7,Q10は、npn型のト
ランジスタからなり、トランジスタQ2,Q5,Q8,
Q9は、pnp型のトランジスタからなる。このうち、
トランジスタQ1,Q2は、上記プッシュプル動作を行
う。また、トランジスタQ3,Q4,Q7,Q8はダイ
オード接続されている。トランジスタQ1〜Q4に必要
なコレクタ電流(要求電流容量または要求特性)は、例
えば24mA程度である。トランジスタQ5〜Q8に必
要なコレクタ電流は、例えば8mA程度である。さら
に、トランジスタQ9,Q10に必要なコレクタ電流
は、例えば2mA程度である。
【0060】本実施の形態においては、各トランジスタ
Q1〜Q10が、上記単位トランジスタQuで構成され
ている。図9は、上記ドライバ回路DRVの形成領域に
おける半導体島領域SAの配置の状態を示すSOI基板
1の要部平面図である。ここで設けた単位トランジスタ
Quのエミッタ幅は、共通で、例えば0.3μm程度で
ある。単位トランジスタQuのエミッタ長は、例えば5
μmまたは5μmを標準としてその整数倍である。
【0061】npn型のトランジスタQ1の形成領域に
は、例えば2個の半導体島領域SA1が1組となってそ
の組が12個、全部で24個の半導体島領域SA1が行
列状に規則的に並んで配置されている。各半導体島領域
SA1には、1個の単位トランジスタQuが形成されて
いる。すなわち、トランジスタQ1は、24個の単位ト
ランジスタQuで構成されている。これは、1個の単位
トランジスタQuの最適コレクタ電流値を1mAとした
からである。すなわち、トランジスタQ1は、必要なコ
レクタ電流が24mAなので、24個の単位トランジス
タQuで構成されている。また、2個の半導体島領域S
A1で1組(2個の単位トランジスタQuで1組)とし
ているのは、後述するように、2個の単位トランジスタ
Quのベース電極を共通とすることで、トランジスタQ
1を形成するための半導体島領域SA1群のレイアウト
面積を縮小できるからである。この1組、すなわち、2
個の単位トランジスタQuで、1つの単位トランジスタ
として定義することもできる。なお、npn型のトラン
ジスタQ3,Q4の半導体島領域SA1の配置は、トラ
ンジスタQ1のそれと同じなので説明を省略する。
【0062】pnp型のトランジスタQ2の形成領域に
は、例えば12個の半導体島領域SA2が配置されてい
る。各半導体島領域SA2には、例えば2個の単位トラ
ンジスタQuが配置されている。すなわち、このトラン
ジスタQ2も、上記トランジスタQ1と同様の理由か
ら、例えば24個の単位トランジスタQuで構成されて
いる。1個の半導体島領域SA2内に2個の単位トラン
ジスタQuを配置したのも上記と同様にレイアウト面積
の縮小を図るためである。ここでも、この1個の半導体
島領域SA2内の2個の単位トランジスタQuで1個の
単位トランジスタとして定義することもできる。
【0063】pnp型のトランジスタQ5の形成領域に
は、上記と同様の半導体島領域SA2が図9の行方向
(X方向)に4個並んで配置されている。すなわち、ト
ランジスタQ5は、例えば8個の単位トランジスタQu
で構成されている。これにより、トランジスタQ5に必
要なコレクタ電流(8mA)を得ることが可能となって
いる。なお、pnp型のトランジスタQ8の半導体島領
域SA2の配置は、トランジスタQ5のそれと同じなの
で説明を省略する。
【0064】npn型のトランジスタQ6の形成領域に
は、2個の半導体島領域SA1が1組となってその組が
図9の行方向(X方向)に4個、合計8個の半導体島領
域SA1が配置されている。すなわち、トランジスタQ
6は、例えば8個の単位トランジスタQuで構成されて
おり、トランジスタQ6に必要なコレクタ電流(8m
A)を得ることが可能となっている。
【0065】npn型のトランジスタQ7の形成領域に
は、例えば8個の半導体島領域SA1がほぼ同じ間隔で
近接した状態で図9の行方向(X方向)に並んで配置さ
れている。すなわち、トランジスタQ7は、例えば8個
の単位トランジスタQuで構成されており、トランジス
タQ7に必要なコレクタ電流(8mA)を得ることが可
能となっている。
【0066】pnp型のトランジスタQ9の形成領域に
は、1個の半導体島領域SA2が配置されている。すな
わち、トランジスタQ9は、2個の単位トランジスタQ
uで構成されている。また、npn型のトランジスタQ
10の形成領域には、2個の半導体島領域SA1が組を
なした状態で配置されている。すなわち、トランジスタ
Q10は、2個の単位トランジスタQuで構成されてい
る。
【0067】次に、上記npn型のトランジスタQ1の
構成を図10〜図14により詳細に説明する。図10は
トランジスタQ1の形成領域におけるSOI基板1の要
部平面図であって半導体島領域SA1とコンタクトホー
ルBC,EC,CCとの平面位置関係を示したレイアウ
ト平面図を示している。組を成す2個の半導体島領域S
A1の領域内にはエミッタおよびコレクタ用のコンタク
トホールEC,CCが配置されている。組を成す2個の
半導体島領域SA1の隣接間であって上記浅い分離部2
aの領域にはベース用のコンタクトホールBCが配置さ
れている。
【0068】図11は図10と同一箇所における第1層
配線10L1および第2層配線10L2のレイアウト平
面図、図12は図11の要部拡大平面図であって半導体
島領域SA1、第1層配線10L1および第2層配線1
0L2を重ねて示したレイアウト平面図、図13は図1
2の第1層配線10L1、半導体島領域SA1およびコ
ンタクトホールBC,CC,ECの平面位置関係を示し
たレイアウト平面図をそれぞれ示している。
【0069】行列状に配置された複数の単位トランジス
タQuのコレクタは、コレクタ用の第1層配線10LC
1(10L1)によって互いに電気的に接続されて1つ
に纏められている。コレクタ用の第1層配線10LC1
は、行方向(X方向)に延在する幅広配線部と、これに
対して交差する列方向(Y方向)に延在する幅広配線部
とを有している。その行方向に延在する幅広配線部は、
その一部が列方向に延びて、行方向に沿って配置された
複数の単位トランジスタQuのコレクタと電気的に接続
されている。また、第1層配線10LC1の列方向に延
在する幅広配線部は、その一部が幅広配線部の左右の単
位トランジスタQuのコレクタ上に延在しコンタクトホ
ールCCを通じてコレクタと電気的に接続されている。
【0070】また、行列状に配置された複数の単位トラ
ンジスタQuのエミッタは、エミッタ用の第1層配線1
0LE1(10L1)によって互いに電気的に接続され
て1つに纏められている。エミッタ用の第1層配線10
LE1は、上記コレクタ用の第1層配線10LC1と櫛
歯状にかみ合わされるようにレイアウトされている。す
なわち、エミッタ用の第1層配線10LE1も、行方向
(X方向)に延在する幅広配線部と、これに対して交差
する列方向(Y方向)に延在する幅広配線部とを有して
いる。その行方向に延在する幅広配線部は、その一部が
列方向に延びて、行方向に沿って配置された複数の単位
トランジスタQuのエミッタと電気的に接続されてい
る。また、上記列方向に延在する幅広配線部は、その一
部が幅広配線部の左右の単位トランジスタQuのエミッ
タ上に延在しコンタクトホールECを通じてエミッタと
電気的に接続されている。
【0071】さらに、行列状に配置された複数の単位ト
ランジスタQuのベースは、ベース用の第1層配線10
LB1(10L1)に電気的に接続され、さらに、スル
ーホールTH1を通じて第1層配線10L1の上層の第
2層配線10LB2(10L2)と電気的に接続されて
1つに纏められている。
【0072】図14は図10〜図13のX2−X2線の
断面図を示している。組を成す2個の半導体島領域SA
1は、深い溝型の分離部2bによって互いに電気的に分
離されている。したがって、半導体層1cにおいては、
組を成す2個の半導体島領域SA1の各々に配置された
単位トランジスタQu,Quは互いに電気的に分離され
ている。ただし、その2個の単位トランジスタQu,Q
uの各々のベース電極9B(第1層配線10LB1)は
共通に使用されるようになっている。すなわち、2個の
単位トランジスタQu,Quのベース引出電極5は、2
個の半導体島領域SA1の隣接間における分離部2a上
に延在し、一体的にパターニングされて互いに電気的に
接続されている。そして、この一体的にパターニングさ
れたベース引出電極5はコンタクトホールBCを通じて
1つのベース電極9B(ベース用の第1層配線10LB
1)と電気的に接続されている。このように、2個の単
位トランジスタQu,Quのベース電極9Bを共通とす
ることにより、それら単位トランジスタQu,Quの隣
接間隔を狭くすることができるので、複数の単位トラン
ジスタQuの一群の全体的なレイアウト面積を縮小でき
る。これ以外の構成は、前記図2(c)で説明したのと
同じである。
【0073】次に、上記pnp型のトランジスタQ2の
構成を図15〜図19により詳細に説明する。図15は
トランジスタQ2の形成領域におけるSOI基板1の要
部平面図であって半導体島領域SA2とコンタクトホー
ルBC,EC,CCとの平面位置関係を示したレイアウ
ト平面図を示している。1個の半導体島領域SA2の領
域内には、1個のベース用のコンタクトホールBCと、
2個のエミッタ用のコンタクトホールECと、2個のコ
レクタ用のコンタクトホールCCとが配置されている。
ベース用のコンタクトホールBCは、半導体島領域SA
2の中央に配置されている。エミッタ用のコンタクトホ
ールECは、ベース用のコンタクトホールBCの左右両
側に配置され、さらにその外側にコレクタ用のコンタク
トホールCCが配置されている。
【0074】図16は図15と同一箇所における第1層
配線10L1および第2層配線10L2のレイアウト平
面図、図17は図16の要部拡大平面図であって半導体
島領域SA2、第1層配線10L1および第2層配線1
0L2を重ねて示したレイアウト平面図、図18は図1
7の第1層配線10L1、半導体島領域SA2およびコ
ンタクトホールBC,CC,ECの平面位置関係を示し
たレイアウト平面図をそれぞれ示している。第1層配線
10L1(10LC1,10LE1,10LB1)およ
び第2層配線10L2(10LB2)の配線接続の仕方
は、コレクタ用の第1層配線10LC1とエミッタ用の
第1層配線10LE1の配置が上下反転しただけで、そ
れ以外は図10〜図13で説明したのと同じなので説明
を省略する。
【0075】図19は図15〜図18のX3−X3線の
断面図を示している。深い溝型の分離部2bおよび半導
体層1cによって取り囲まれ分離された1つの半導体島
領域SA2内のコレクタ領域3b1には、2個のコレク
タ引出領域3c1,3c1が形成されている。この2個
のコレクタ引出領域3c1,3c1は、それぞれコンタ
クトホールCCを通じてコレクタ電極9C,9C(第1
層配線10LC1)と電気的に接続されている。また、
その1つの半導体島領域SA2内のベース領域3b1に
は、2個のエミッタ領域6a1,6a1が離間した状態
で形成されている。この2個のエミッタ領域6a1,6
a1は、それぞれエミッタ電極7a1,7a1およびコ
ンタクトホールECを通じてエミッタ電極9E,9E
(第1層配線10LE1)と電気的に接続されている。
さらに、ベース領域4a1は、2個のエミッタ領域6a
1,6a1の間に配置されたコンタクトホールBCを通
じてベース電極9B(第1層配線10LB1)と電気的
に接続されている。このような構成以外は、前記図2
(b)で説明したのと同じである。
【0076】次に、本実施の形態の半導体集積回路装置
の製造方法の一例を図20によって説明する。
【0077】まず、半導体集積回路装置の設計に必要な
デバイスパラメータ(例えば抵抗や容量)を求める。デ
バイスパラメータは、例えば抵抗、容量(寄生容量を含
む)、耐圧および各種電流等のような半導体集積回路装
置の素子(ここでは特にトランジスタ)の電気的特性を
表すパラメータであり、回路設計の基準となるものであ
る(工程100)。続いて、デバイスパラメータを基準
として、所望の半導体集積回路の設計を行う。ここでは
トランジスタレベルの回路構成と素子特性を決定する
(工程101)。続いて、回路設計で設計された回路図
(回路接続データ)に基づいて素子の配置およびそれら
の間を配線する。この際、本実施の形態では、レイアウ
ト平面上に上記複数の単位トランジスタQuをレイアウ
トし、これを配線によって接続することで所定のトラン
ジスタ(上記トランジスタQ〜Q10等)を形成する。
この際、各トランジスタ(上記トランジスタQ〜Q10
等)の形成領域には、そのトランジスタを作成するのに
必要な数よりも若干多くの単位トランジスタQuを配置
する(工程102)。続いて、このようにして作成され
た半導体集積回路装置において、どれ位の寄生容量また
は抵抗がつくかを抽出した後、回路シミュレーションを
行う(工程103)。
【0078】次いで、回路シミュレーションによって求
められた半導体集積回路装置の寄生容量値や抵抗値に基
づいて、各大電流トランジスタ(上記トランジスタQ〜
Q10等)における単位トランジスタQuの並列接続数
を決定する(工程104)。ここでは、回路に接続され
る単位トランジスタQuの数を調節することで、半導体
集積回路装置の寄生容量値や抵抗値を調節する。例えば
設計された半導体集積回路装置に対して回路シミュレー
ションを行うと、その半導体集積回路装置の寄生容量値
や抵抗値が許容値よりも上回る場合がある。その場合に
は、回路に接続されている単位トランジスタQuの幾つ
かを回路から切り離すことで、その寄生容量や抵抗を下
げることができる。上記のようにレイアウト設計時(工
程102)に単位トランジスタQuを必要数より多めに
配置しておいたのは、このような若干の修正が必要とな
ることを見越したものである。すなわち、容量等の合わ
せ込みを単位トランジスタQuの接続、非接続で行うた
めである。
【0079】本発明者らが検討した技術(大電流トラン
ジスタを、単位トランジスタで構成せず、はじめから1
個(1種類)のトランジスタで形成してしまう技術)で
は、上記のような寄生容量等による修正に際して、素子
の配置の段階、すなわち、レイアウト設計の段階からや
り直さなければならない。したがって、手間のかかる面
倒な作業であり、設計時間に大幅な遅れを招く原因とな
っている。これに対して、本実施の形態では、寄生容量
等の増加を招く余分な単位トランジスタQuを回路から
切り離せば良いだけである。その切り離しは、例えば単
位トランジスタQuと配線とを結ぶコンタクトホールを
配置しないようにするか、配線自体を部分的に無くせば
良いだけである。すなわち、いずれの方法も配線の一部
を変更するだけで済むので、比較的容易であり、設計時
間の大幅な短縮が可能となる。
【0080】このようにして容量等の合わせ込みを行っ
た後、作成された設計図を基に、フォトマスクを作成す
る(工程105)。そして、そのフォトマスクを用いた
露光処理によって実際にウエハ(SOI基板1)上にデ
バイスパターンを形成し、半導体集積回路装置を形成す
る(工程106)。その後、製造された半導体集積回路
装置(半導体チップ)の特性評価を行う(工程10
7)。
【0081】(実施の形態2)本実施の形態において
は、単位トランジスタの変形例を説明する。図21は、
本実施の形態のnpn型の単位トランジスタQuの要部
断面図を示している。本実施の形態においては、深い溝
型の分離部2bおよび絶縁層1bによって取り囲まれ分
離された半導体島領域SAのコレクタ領域内に、2個の
ベース領域4a2が設けられ、その各々のベース領域4
a2内にエミッタ領域6a2が設けられている。なお、
ベース領域4a2およびエミッタ領域6a2を4個以上
設けても良い。
【0082】図22および図23は、その具体例の平面
図を示している。図22および図23は単位トランジス
タQuの平面図である。図22では、半導体島領域S
A、第1,第2層配線10L1,10L2を重ねて示
し、図23では半導体島領域SAおよび第1層配線10
L1を重ねて示した。
【0083】本実施の形態では、1個の半導体島領域S
A内の1個の単位トランジスタQuが、2個のnpn型
の小電流トランジスタを並列接続することで構成してい
る。したがって、1個の半導体島領域SAには、ベー
ス、エミッタおよびコレクがそれぞれ2個ずつ配置され
ている。単位トランジスタQuを構成する小電流トラン
ジスタのエミッタ幅は、例えば0.3μm、エミッタ長
さは、例えば10μm程度である。そして、このような
単位トランジスタQuが25個配置されて、1つの大電
流トランジスタが形成されている。
【0084】半導体島領域SAは、図22および図23
の列方向(Y方向)に沿って複数個並んで配置されてい
る。その半導体島領域SAの列の両側にコレクタ用の第
1層配線10LC1(10L1)と、エミッタ用の第1
層配線10LE1(10L1)との幅広配線部が配置さ
れている。すなわち、このコレクタ用の第1層配線10
LC1の幅広配線部と、エミッタ用の第1層配線10L
E1の幅広配線部とは、互いに櫛歯状にかみ合うように
配置されている。
【0085】コレクタ用の第1層配線10LC1の幅広
配線部の一部は、図22および図23の行方向(X方
向)に沿って各単位トランジスタQuのコレクタまで延
在し、コレクタ用のコンタクトホールCCを通じてコレ
クタ引出領域と電気的に接続されている。これにより、
各単位トランジスタQuのコレクタが互いに電気的に接
続されている。また、第1層配線10LE1の幅広配線
部も、図22および図23の行方向(X方向)に沿って
各単位トランジスタQuのエミッタまで延在し、エミッ
タ用のコンタクトホールECを通じてエミッタ領域と電
気的に接続されている。これにより、各単位トランジス
タQuのエミッタが互いに電気的に接続されている。な
お、ここでも図面を見易くするためにコンタクトホール
BC,EC,CCの幅の方が、第1層配線10LB1,
10LE1,10LC1よりも幅広になっているが、実
際はコンタクトホールBC,EC,CCの幅の方が第1
層配線10LB1,10LE1,10LC1の幅よりも
狭い。
【0086】ベース領域4a2は、ベース用のコンタク
トホールBCを通じて第1層配線10LB1(10L
1)と電気的に接続されている。このベース用の第1層
配線10LB1は、図22および図23の行方向に延び
る短い平面帯状のパターンからなる。各単位トランジス
タQuのベース用の第1層配線10LB1は、その上層
の第2層配線10LB2(10L2)と電気的に接続さ
れている。これにより、各単位トランジスタQuのベー
スが互いに電気的に接続されている。ベースを第1,第
2層配線10LB1,10LB2の比較的細い配線で引
き出す構造としたのは、ベースに流れる電流が、コレク
タやエミッタに流れる電流に比べると少ないからであ
る。
【0087】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【0088】例えば前記実施の形態においては、配線を
通常の配線構造とした場合について説明したが、これに
限定されるものではなく、例えば絶縁膜に形成された溝
内に導体膜を埋め込むことで配線またはプラグを形成す
る、いわゆるダシマン法または配線溝とホールとを同一
導体材料で埋め込むデュアルダマシン法による配線構造
としても良い。
【0089】また、前記実施の形態におけるSOI基板
として、例えばSOS基板(Silicon On Sapphire)等
のように支持基板を有しないようなSOI基板を用いて
も良い。
【0090】また、SOI基板の製造方法は、ウエハの
貼り合わせ法に限定されるものではなく種々変更可能で
あり、例えば半導体基板に酸素イオンを打ち込むことで
絶縁層を形成する、いわゆるSIMOX(Separation b
y Implanted Oxygen)を用いても良い。
【0091】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるアナロ
グ−デジタル混載回路に適用した場合について説明した
が、それに限定されるものではなく、例えばDRAM
(Dynamic Random Access Memory)、SRAM(Static
Random Access Memory)またはフラッシュメモリ(E
EPROM;Electric Erasable Programmable Read On
ly Memory)等のようなメモリ回路を同一SOI基板に
設けている半導体集積回路装置にも適用できる。
【0092】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0093】すなわち、SOI基板の半導体層におい
て、互いに完全に電気的に分離された複数の単位バイポ
ーラトランジスタを並列接続することで、大電流容量を
必要とするバイポーラトランジスタを構成することによ
り、1または2種類程度の単位バイポーラトランジスタ
を用意すれば、ほとんどの大電流トランジスタを設計す
ることができるので、半導体集積回路装置の設計工数を
低減することが可能となる。
【図面の簡単な説明】
【図1】(a)は本発明の一実施の形態である半導体集
積回路装置を構成するバイポーラトランジスタのシンボ
ル図、(b)は(a)のバイポーラトランジスタの構成
を示す回路図、(c)は(a)のバイポーラトランジス
タのデバイス構造を示す要部平面図である。
【図2】(a)は図1の単位バイポーラトランジスタの
平面図、(b)は単位バイポーラトランジスタをpnp
型とした場合の(a)のX1−X1線の断面図、(c)
は単位バイポーラトランジスタをnpn型とした場合の
(a)のX1−X1線の断面図である。
【図3】図1の半導体集積回路装置における半導体島領
域の配置の一例を示したSOI基板の要部平面図であ
る。
【図4】図1の半導体集積回路装置における複数の単位
バイポーラトランジスタの配線接続の一例を示すSOI
基板の要部平面図である。
【図5】図4の第1層配線と第2層配線とを接続するス
ルーホールの配置の仕方における変形例を示すSOI基
板の要部拡大平面図である。
【図6】図4の第1層配線と第2層配線とを接続するス
ルーホールの配置の仕方における他の変形例を示すSO
I基板の要部拡大平面図である。
【図7】図6の配線層から第2層配線を取り除いて示し
たSOI基板の要部拡大平面図である。
【図8】本発明の一実施の形態である半導体集積回路装
置を構成する一部の回路図である。
【図9】図8の回路の形成領域における半導体島領域の
配置の状態を示すSOI基板の要部平面図である。
【図10】図8および図9の半導体集積回路装置におけ
る所定のバイポーラトランジスタの形成領域におけるS
OI基板の要部平面図である。
【図11】図10と同一箇所における第1、第2層配線
の配置を示したSOI基板の要部平面図である。
【図12】図11の要部を拡大した平面図であって、半
導体島領域および第1、第2層配線を重ねて示したSO
I基板の要部拡大平面図である。
【図13】図12の第1層配線と半導体島領域との平面
位置関係を示したSOI基板の要部平面図である。
【図14】図10〜図13のX2−X2線の断面図であ
る。
【図15】図8および図9の半導体集積回路装置におけ
る所定のバイポーラトランジスタの形成領域におけるS
OI基板の要部平面図である。
【図16】図15と同一箇所における第1、第2層配線
の配置を示したSOI基板の要部平面図である。
【図17】図16の要部を拡大した平面図であって、半
導体島領域および第1、第2層配線を重ねて示したSO
I基板の要部拡大平面図である。
【図18】図17の第1層配線と半導体島領域との平面
位置関係を示したSOI基板の要部平面図である。
【図19】図15〜図18のX3−X3線の断面図であ
る。
【図20】本発明の一実施の形態である半導体集積回路
装置の製造工程を示すフロー図である。
【図21】本発明の他の実施の形態である半導体集積回
路の要部断面図である。
【図22】図21の半導体集積回路装置の要部平面図で
ある。
【図23】図21の半導体集積回路装置の要部平面図で
ある。
【符号の説明】
1 SOI基板 1a 支持基板 1b 絶縁層 1c 半導体層 2a 浅い分離部 2b 深い溝型の分離部(素子分離用溝) 3a1,3a2 埋込コレクタ領域 3b1,3b2 コレクタ領域 3c1,3c2 コレクタ引出領域 4a1.4a2 ベース領域 4b1 ベース引出領域 5 ベース引出電極 6a1,6a2 エミッタ領域 7a1,7a2 エミッタ電極 8 絶縁膜 9B ベース電極 9E エミッタ電極 9C コレクタ電極 10L1 第1層配線 10LB1 第1層配線 10LE1 第1層配線 10LC1 第1層配線 10L2 第2層配線 10LB2 第2層配線 10L3 第3層配線 Q,Q1〜Q10 バイポーラトランジスタ Qu 単位バイポーラトランジスタ SA,SA1,SA2 半導体島領域 BC,EC,CC コンタクトホール DRV ドライバ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩崎 貴之 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 辻 浩輔 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鎌田 千代士 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 Fターム(参考) 5F003 AP05 AZ03 BA22 BA27 BA96 BA97 BB07 BB08 BC08 BE07 BE08 BH01 BH94 BJ03 BJ06 BJ99 BP36 5F082 AA03 AA04 AA24 AA25 BA04 BA05 BA06 BA48 BC03 BC04 DA06 DA07 DA10 FA01 FA13 FA20 GA02 GA04

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 支持基板、絶縁層、半導体層の順に積層
    された基板であって 、該積層基板の前記半導体層の主面に回路素子を形成す
    るためのSOI基板と、 前記SOI基板の半導体層を横切る素子分離用溝によっ
    て互いに分離された複数の素子形成領域であって、該複
    数の素子形成領域は前記素子分離用溝によって互いに同
    一サイズに区画されて成る複数の半導体島領域と、 前記複数の半導体島領域のそれぞれに形成された互いに
    同一サイズの複数のバイポーラトランジスタであって、
    前記半導体層の主面に形成されたエミッタ領域、ベース
    領域およびコレクタ領域を有する複数の単位バイポーラ
    トランジスタと、 前記複数の単位バイポーラトランジスタのエミッタ領
    域、ベース領域およびコレクタ領域を互いに並列接続す
    ることによって、所望の電気的特性を持つ1個のトラン
    ジスタとして機能させるための相互配線とを有すること
    を特徴とする半導体集積回路装置。
  2. 【請求項2】 請求項1記載の半導体集積回路装置にお
    いて、前記複数の半導体島領域は互いに隣接して前記S
    OI基板の前記半導体層に行列状に形成されて成ること
    を特徴とする半導体集積回路装置。
  3. 【請求項3】 請求項2記載の半導体集積回路装置にお
    いて、前記相互配線は行方向に配置された前記各半導体
    島領域のエミッタ領域、ベース領域およびコレクタ領域
    のそれぞれを電気的に共通接続するエミッタ配線、ベー
    ス配線およびコレクタ配線と、 各行方向におけるエミッタ配線、ベース配線およびコレ
    クタ配線を列方向においてそれぞれ共通接続するための
    エミッタ共通配線、ベース共通配線およびコレクタ共通
    配線とを有することを特徴とする半導体集積回路装置。
  4. 【請求項4】 請求項3記載の半導体集積回路装置にお
    いて、前記行方向に延在するエミッタ配線、ベース配線
    およびコレクタ配線は、前記列方向に延在するエミッタ
    共通配線、ベース共通配線およびコレクタ共通配線より
    下層の配線によって形成されて成ることを特徴とする半
    導体集積回路装置。
  5. 【請求項5】 支持基板、絶縁層、半導体層の順に積層
    された基板であって、該積層基板の前記半導体層の主面
    に回路素子を形成するためのSOI基板と、 前記SOI基板の半導体層の第1領域において素子分離
    用溝によって他の半導体層から分離された第1半導体島
    領域、前記半導体層の第2領域において前記第1半導体
    島領域と同一サイズに素子分離用溝によって区画された
    複数の半導体島領域から成る第1グループの半導体島領
    域および前記半導体層の第3領域において前記第1半導
    体島領域と同一サイズに素子分離用溝によって区画され
    た複数の半導体島領域から成る第2グループの半導体島
    領域と、 前記第1半導体島領域ならびに前記第1グループおよび
    前記第2グループの各複数の半導体島領域のそれぞれに
    形成された互いに同一サイズの複数のバイポーラトラン
    ジスタであって、前記半導体層の第1領域、第2領域お
    よび第3領域の主面に形成されたエミッタ領域、ベース
    領域およびコレクタ領域を有する複数の単位バイポーラ
    トランジスタと、 前記半導体層の第1領域における前記単位バイポーラト
    ランジスタ単独で第1の電気的特性を持つ第1トランジ
    スタとして機能させるための第1相互配線と、 前記半導体層の第2領域における前記第1グループの単
    位バイポーラトランジスタのエミッタ領域、ベース領域
    およびコレクタ領域を互いに並列接続することによっ
    て、第2の電気的特性を持つ第2トランジスタとして機
    能させるための第2相互配線と、 前記半導体層の第3領域における前記第2グループの単
    位バイポーラトランジスタのエミッタ領域、ベース領域
    およびコレクタ領域を互いに並列接続することによっ
    て、第3の電気的特性を持つ第3トランジスタとして機
    能させるための第3相互配線とを有することを特徴とす
    る半導体集積回路装置。
  6. 【請求項6】 請求項5記載の半導体集積回路装置にお
    いて、前記第1グループおよび第2グループの各グルー
    プの前記複数の半導体島領域は互いに隣接して前記SO
    I基板の前記半導体層に行列状に形成されて成ることを
    特徴とする半導体集積回路装置。
  7. 【請求項7】 請求項6記載の半導体集積回路装置にお
    いて、前記第2相互配線および前記第3相互配線の各相
    互配線は行方向に配置された前記各半導体島領域のエミ
    ッタ領域、ベース領域およびコレクタ領域のそれぞれを
    電気的に共通接続するエミッタ配線、ベース配線および
    コレクタ配線と、 各行方向におけるエミッタ配線、ベース配線およびコレ
    クタ配線を列方向においてそれぞれ共通接続するための
    エミッタ共通配線、ベース共通配線およびコレクタ共通
    配線とを有することを特徴とする半導体集積回路装置。
  8. 【請求項8】 請求項7記載の半導体集積回路装置にお
    いて、前記第2相互配線および前記第3相互配線の各相
    互配線の前記行方向に延在するエミッタ配線、ベース配
    線およびコレクタ配線は、前記列方向に延在するエミッ
    タ共通配線、ベース共通配線およびコレクタ共通配線よ
    り下層の配線によって形成されて成ることを特徴とする
    半導体集積回路装置。
  9. 【請求項9】 請求項8記載の半導体集積回路装置にお
    いて、前記エミッタ共通配線、ベース共通配線およびコ
    レクタ共通配線は、活性領域上において、前記エミッタ
    共通配線、ベース共通配線およびコレクタ共通配線の下
    層のエミッタ配線、ベース配線およびコレクタ配線と電
    気的に接続されていることを特徴とする半導体集積回路
    装置。
  10. 【請求項10】 絶縁層上に半導体層が積層された基板
    であって、該積層基板の前記半導体層の主面に回路素子
    を形成するためのSOI基板と、 前記SOI基板の半導体層を横切り前記絶縁層に達する
    素子分離用溝によって互いに分離された複数の素子形成
    領域であって、該複数の素子形成領域は前記素子分離用
    溝によって互いに同一サイズに区画されて成る複数の半
    導体島領域と、 前記複数の半導体島領域のそれぞれに形成された互いに
    同一の複数のバイポーラトランジスタであって、前記半
    導体層の主面に形成されたエミッタ領域、ベース領域お
    よびコレクタ領域を有する複数の単位バイポーラトラン
    ジスタと、 前記複数の単位バイポーラトランジスタのエミッタ領
    域、ベース領域およびコレクタ領域を互いに並列接続す
    ることによって、所望の電気的特性を持つ1個のトラン
    ジスタとして機能させるための相互配線とを有し、 前記複数の半導体島領域は、2個で1組を成した状態で
    前記半導体層の主面に配置され、その組を成す半導体島
    領域の各々の単位バイポーラトランジスタの各々のベー
    ス領域は、前記組を成す各々の半導体島領域の隣接間上
    に一体的にパターニングされたベース引出電極と電気的
    に接続されていることを特徴とする半導体集積回路装
    置。
  11. 【請求項11】 請求項10記載の半導体集積回路装置
    において、前記複数の単位バイポーラトランジスタの各
    々のコレクタ領域は、第1層配線により互いに電気的に
    接続され、前記複数の単位バイポーラトランジスタの各
    々のエミッタ領域は、前記コレクタ用の第1層配線に対
    して櫛歯状にかみ合わされるように配置された他の第1
    層配線により互いに電気的に接続され、前記複数の単位
    バイポーラトランジスタの各々のベース領域は、さらに
    他の第1層配線で引き出され、そのさらに他の第1層配
    線の各々が第1層配線よりも上層の同一の第2層配線に
    電気的に接続されることで互いに電気的に接続されてい
    ることを特徴とする半導体集積回路装置。
  12. 【請求項12】 絶縁層上に半導体層が積層された基板
    であって、該積層基板の前記半導体層の主面に回路素子
    を形成するためのSOI基板と、 前記SOI基板の半導体層を横切り前記絶縁層に達する
    素子分離用溝によって互いに分離された複数の素子形成
    領域であって、該複数の素子形成領域は前記素子分離用
    溝によって互いに同一サイズに区画されて成る複数の半
    導体島領域と、 前記複数の半導体島領域のそれぞれに形成された互いに
    同一の複数のバイポーラトランジスタであって、前記半
    導体層の主面に形成されたエミッタ領域、ベース領域お
    よびコレクタ領域を有する複数の単位バイポーラトラン
    ジスタと、 前記複数の単位バイポーラトランジスタのエミッタ領
    域、ベース領域およびコレクタ領域を互いに並列接続す
    ることによって、所望の電気的特性を持つ1個のトラン
    ジスタとして機能させるための相互配線とを有し、 前記複数の半導体島領域の各々の半導体島領域には、2
    個の単位バイポーラトランジスタが配置されていること
    を特徴とする半導体集積回路装置。
  13. 【請求項13】 請求項12記載の半導体集積回路装置
    において、前記複数の単位バイポーラトランジスタの各
    々のコレクタ領域は、第1層配線により互いに電気的に
    接続され、前記複数の単位バイポーラトランジスタの各
    々のエミッタ領域は、前記コレクタ用の第1層配線に対
    して櫛歯状にかみ合わされるように配置された他の第1
    層配線により互いに電気的に接続され、前記複数の単位
    バイポーラトランジスタの各々のベース領域は、さらに
    他の第1層配線で引き出され、そのさらに他の第1層配
    線の各々が第1層配線よりも上層の同一の第2層配線に
    電気的に接続されることで互いに電気的に接続されてい
    ることを特徴とする半導体集積回路装置。
  14. 【請求項14】 以下の工程を有することを特徴とする
    半導体集積回路装置の製造方法; (a)絶縁層上に形成された半導体層に互いに電気的に
    分離された状態で同一サイズに区画されて成る複数の半
    導体島領域を配置する工程、(b)前記半導体島領域の
    各々に設けられた同一のバイポーラトランジスタであっ
    て、前記半導体層の主面に形成されたエミッタ領域、ベ
    ース領域およびコレクタ領域を有する単位バイポーラト
    ランジスタを互いに電気的に並列接続することで、所望
    の電気的特性を持つ1個のトランジスタを複数形成して
    集積回路を構成する工程、(c)前記集積回路の回路シ
    ミュレーションを行う工程、(d)前記回路シミュレー
    ションの結果に基づいて、前記所望の電気的特性を持つ
    1個のトランジスタを構成する前記単位バイポーラトラ
    ンジスタの並列接続数を決定する工程。
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