JPH10150150A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10150150A JPH10150150A JP8305293A JP30529396A JPH10150150A JP H10150150 A JPH10150150 A JP H10150150A JP 8305293 A JP8305293 A JP 8305293A JP 30529396 A JP30529396 A JP 30529396A JP H10150150 A JPH10150150 A JP H10150150A
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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Abstract
(57)【要約】
【課題】 特に多電源系の高速アナログ回路を有する半
導体装置において、クロストークを充分に低減し得る半
導体装置の構造を提供する。 【解決手段】 ｐ型シリコン基板１００上に設けられた
第１、第２のトランジスタ１０８、１０９を第１のトレ
ンチ１０４、１０５を挟んで囲むように第３、第４の高
濃度ｎ型埋込層１１１、１１２がそれぞれ形成されてい
る。また、これら第３、第４の高濃度ｎ型埋込層１１
１、１１２上にｎ型層１１５を介して第１、第２の電極
１０６、１０７がそれぞれ形成されている。そして、第
１、第２の電極１０６、１０７を通じて第３、第４の高
濃度ｎ型埋込層１１１、１１２の電位が固定されてい
る。
導体装置において、クロストークを充分に低減し得る半
導体装置の構造を提供する。 【解決手段】 ｐ型シリコン基板１００上に設けられた
第１、第２のトランジスタ１０８、１０９を第１のトレ
ンチ１０４、１０５を挟んで囲むように第３、第４の高
濃度ｎ型埋込層１１１、１１２がそれぞれ形成されてい
る。また、これら第３、第４の高濃度ｎ型埋込層１１
１、１１２上にｎ型層１１５を介して第１、第２の電極
１０６、１０７がそれぞれ形成されている。そして、第
１、第２の電極１０６、１０７を通じて第３、第４の高
濃度ｎ型埋込層１１１、１１２の電位が固定されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に多電源系の高速アナログ回路を備え、同回路で
のクロストークを低減し得る半導体装置に関するもので
ある。
し、特に多電源系の高速アナログ回路を備え、同回路で
のクロストークを低減し得る半導体装置に関するもので
ある。
【０００２】
【従来の技術】一般に、アナログ回路を備えた半導体装
置においては、寄生抵抗や寄生容量等の寄生のパスを介
して任意の信号が伝播することで本来の信号処理に不具
合を生じる現象いわゆるクロストークを防止することが
必須である。クロストークには、配線を通じた経路、エ
ピタキシャル層および埋込層を通じた経路、または基板
を通じた経路に起因するものがある。
置においては、寄生抵抗や寄生容量等の寄生のパスを介
して任意の信号が伝播することで本来の信号処理に不具
合を生じる現象いわゆるクロストークを防止することが
必須である。クロストークには、配線を通じた経路、エ
ピタキシャル層および埋込層を通じた経路、または基板
を通じた経路に起因するものがある。
【０００３】このうち、配線を通じた経路については、
電源を分割し個々の電源を独立させることでクロストー
クを低減するという方法が従来から採られていた。ま
た、基板を通じた経路に関しては、特開昭６３−１８１
３４６号公報にクロストーク低減技術の一例が開示され
ている。この例では、図６に示すように、トランジスタ
を構成するベース領域７２２、エミッタ領域７１７、コ
レクタ領域７１６の下の埋込層７２３の下にさらに導電
性を有するアースコンタクト層７２４を設け、このアー
スコンタクト層７２４を半導体装置のアース電位に接続
して導電層７２１の電位を固定することによってクロス
トークを低減している。
電源を分割し個々の電源を独立させることでクロストー
クを低減するという方法が従来から採られていた。ま
た、基板を通じた経路に関しては、特開昭６３−１８１
３４６号公報にクロストーク低減技術の一例が開示され
ている。この例では、図６に示すように、トランジスタ
を構成するベース領域７２２、エミッタ領域７１７、コ
レクタ領域７１６の下の埋込層７２３の下にさらに導電
性を有するアースコンタクト層７２４を設け、このアー
スコンタクト層７２４を半導体装置のアース電位に接続
して導電層７２１の電位を固定することによってクロス
トークを低減している。
【０００４】一方、バイポーラトランジスタで構成され
たアナログ回路においても、高集積化の要求からＬＯＣ
ＯＳ（Local Oxidation of Silicon）による素子分離だ
けでなく、トレンチによる素子分離が採用され始めてい
る。図５（ａ）、（ｂ）にバイポーラトランジスタ１０
８、１０９をトレンチ１０４、１０５で素子分離した場
合の素子構造の例を示す。この従来例は、高集積化の要
求から素子間隔が縮小化され、かつ、第１のトランジス
タ１０８が入出力バッファのような大振幅の信号を処理
する回路を構成する一方、第２のトランジスタ１０９が
初段アンプのような小信号回路を構成する場合である。
たアナログ回路においても、高集積化の要求からＬＯＣ
ＯＳ（Local Oxidation of Silicon）による素子分離だ
けでなく、トレンチによる素子分離が採用され始めてい
る。図５（ａ）、（ｂ）にバイポーラトランジスタ１０
８、１０９をトレンチ１０４、１０５で素子分離した場
合の素子構造の例を示す。この従来例は、高集積化の要
求から素子間隔が縮小化され、かつ、第１のトランジス
タ１０８が入出力バッファのような大振幅の信号を処理
する回路を構成する一方、第２のトランジスタ１０９が
初段アンプのような小信号回路を構成する場合である。
【０００５】その場合、トレンチ１０４、１０５を介し
た第１のｎ型埋込層２０２とｐ型半導体基板２００間、
およびｐ型半導体基板２００と第２のｎ型埋込層２０３
間の寄生容量とｐ型半導体基板２００の抵抗を介して第
１のｎ型埋込層２０２と第２のｎ型埋込層２０３との間
でクロストークを起こしてしまう。なぜならば、素子間
隔が縮小化したため、寄生抵抗が減少し、かつトレンチ
での素子分離により寄生容量が増大したからである。
た第１のｎ型埋込層２０２とｐ型半導体基板２００間、
およびｐ型半導体基板２００と第２のｎ型埋込層２０３
間の寄生容量とｐ型半導体基板２００の抵抗を介して第
１のｎ型埋込層２０２と第２のｎ型埋込層２０３との間
でクロストークを起こしてしまう。なぜならば、素子間
隔が縮小化したため、寄生抵抗が減少し、かつトレンチ
での素子分離により寄生容量が増大したからである。
【０００６】そこで、この構造に対して上記公報記載の
クロストーク低減技術を適用する、すなわち図７に示す
ように、ｎ型埋込層２０２、２０３の下にアースコンタ
クト層７２４を形成し、アースコンタクト層７２４を半
導体装置のアース電位に固定することによって、ｐ型半
導体基板２００を介したクロストークを低減することが
できる。
クロストーク低減技術を適用する、すなわち図７に示す
ように、ｎ型埋込層２０２、２０３の下にアースコンタ
クト層７２４を形成し、アースコンタクト層７２４を半
導体装置のアース電位に固定することによって、ｐ型半
導体基板２００を介したクロストークを低減することが
できる。
【０００７】
【発明が解決しようとする課題】しかしながら、図７に
示した従来のクロストーク低減技術には、次のような問
題点があった。すなわち、第１の問題点は、回路ブロッ
ク毎に電源が分割された多電源系の半導体装置では上記
クロストーク低減構造が有効に機能しないということで
ある。その理由は、アースコンタクト層７２４が基板全
面にわたって共通であり、出力回路等の電圧変動の大き
い電源の影響がアースコンタクト層７２４を通じて同一
チップ内の他の回路の動作に影響を与えてしまうためで
ある。特に、アンプ等の小信号回路に対する影響が顕著
である。
示した従来のクロストーク低減技術には、次のような問
題点があった。すなわち、第１の問題点は、回路ブロッ
ク毎に電源が分割された多電源系の半導体装置では上記
クロストーク低減構造が有効に機能しないということで
ある。その理由は、アースコンタクト層７２４が基板全
面にわたって共通であり、出力回路等の電圧変動の大き
い電源の影響がアースコンタクト層７２４を通じて同一
チップ内の他の回路の動作に影響を与えてしまうためで
ある。特に、アンプ等の小信号回路に対する影響が顕著
である。
【０００８】また、第２の問題点は、上記クロストーク
低減構造がトランジスタの高速動作に適さないという点
である。その理由は、ｎｐｎトランジスタの場合、第
１、第２のｎ型埋込層２０２、２０３が高濃度であり、
高濃度のｐ型層であるアースコンタクト層７２４との間
の寄生容量が増加するため、また、トレンチ側面に関し
ても導電層７２１がアースコンタクト層７２４に接続さ
れており、薄い絶縁膜を介して導電層７２１と対向する
ためにトランジスタの対基板容量が極端に増加してしま
うためである。
低減構造がトランジスタの高速動作に適さないという点
である。その理由は、ｎｐｎトランジスタの場合、第
１、第２のｎ型埋込層２０２、２０３が高濃度であり、
高濃度のｐ型層であるアースコンタクト層７２４との間
の寄生容量が増加するため、また、トレンチ側面に関し
ても導電層７２１がアースコンタクト層７２４に接続さ
れており、薄い絶縁膜を介して導電層７２１と対向する
ためにトランジスタの対基板容量が極端に増加してしま
うためである。
【０００９】本発明は、上記の課題を解決するためにな
されたものであって、特に多電源系の高速アナログ回路
を有する半導体装置において、クロストークを充分に低
減し得る半導体装置の構造を提供することを目的とす
る。
されたものであって、特に多電源系の高速アナログ回路
を有する半導体装置において、クロストークを充分に低
減し得る半導体装置の構造を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載の半導体装置は、第１導
電型の半導体基板上に設けられた第１の素子形成領域お
よび第２の素子形成領域を囲むように前記第１導電型と
逆の導電型である第２導電型の半導体領域が形成され、
この半導体領域上に形成された電極を介してこの半導体
領域の電位が固定されたことを特徴とするものである。
めに、本発明の請求項１に記載の半導体装置は、第１導
電型の半導体基板上に設けられた第１の素子形成領域お
よび第２の素子形成領域を囲むように前記第１導電型と
逆の導電型である第２導電型の半導体領域が形成され、
この半導体領域上に形成された電極を介してこの半導体
領域の電位が固定されたことを特徴とするものである。
【００１１】また、請求項２に記載の半導体装置は、請
求項１に記載の半導体装置において、前記第１の素子形
成領域および第２の素子形成領域がそれぞれ別個の半導
体領域によって囲まれ、各半導体領域上に形成された各
電極を介してそれら半導体領域の電位がそれぞれ固定さ
れたことを特徴とするものである。
求項１に記載の半導体装置において、前記第１の素子形
成領域および第２の素子形成領域がそれぞれ別個の半導
体領域によって囲まれ、各半導体領域上に形成された各
電極を介してそれら半導体領域の電位がそれぞれ固定さ
れたことを特徴とするものである。
【００１２】また、請求項３に記載の半導体装置は、請
求項２に記載の半導体装置において、前記各電極が、そ
れぞれ独立した電源に接続されたことを特徴とするもの
である。
求項２に記載の半導体装置において、前記各電極が、そ
れぞれ独立した電源に接続されたことを特徴とするもの
である。
【００１３】また、請求項４に記載の半導体装置は、請
求項１ないし３のいずれかに記載の半導体装置におい
て、前記半導体基板がＳＯＩ基板であることを特徴とす
るものである。
求項１ないし３のいずれかに記載の半導体装置におい
て、前記半導体基板がＳＯＩ基板であることを特徴とす
るものである。
【００１４】また、請求項５に記載の半導体装置は、請
求項１ないし４のいずれかに記載の半導体装置におい
て、前記半導体領域が埋込層で形成されたことを特徴と
するものである。
求項１ないし４のいずれかに記載の半導体装置におい
て、前記半導体領域が埋込層で形成されたことを特徴と
するものである。
【００１５】また、請求項６に記載の半導体装置は、請
求項５に記載の半導体装置において、前記第１の素子形
成領域および第２の素子形成領域がそれぞれ第１のトレ
ンチによって囲まれ、さらにこれら第１のトレンチを挟
んで前記埋込層によって囲まれたことを特徴とするもの
である。
求項５に記載の半導体装置において、前記第１の素子形
成領域および第２の素子形成領域がそれぞれ第１のトレ
ンチによって囲まれ、さらにこれら第１のトレンチを挟
んで前記埋込層によって囲まれたことを特徴とするもの
である。
【００１６】また、請求項７に記載の半導体装置は、請
求項６に記載の半導体装置において、前記各第１のトレ
ンチがそれぞれ別個の埋込層によって囲まれ、これら埋
込層が第２のトレンチによってそれぞれ囲まれたことを
特徴とするものである。
求項６に記載の半導体装置において、前記各第１のトレ
ンチがそれぞれ別個の埋込層によって囲まれ、これら埋
込層が第２のトレンチによってそれぞれ囲まれたことを
特徴とするものである。
【００１７】また、請求項８に記載の半導体装置は、請
求項５に記載の半導体装置において、前記第１の素子形
成領域および第２の素子形成領域がそれぞれＬＯＣＯＳ
膜によって囲まれ、さらにこれらＬＯＣＯＳ膜が前記埋
込層によって囲まれたことを特徴とするものである。
求項５に記載の半導体装置において、前記第１の素子形
成領域および第２の素子形成領域がそれぞれＬＯＣＯＳ
膜によって囲まれ、さらにこれらＬＯＣＯＳ膜が前記埋
込層によって囲まれたことを特徴とするものである。
【００１８】本発明の半導体装置においては、表面の電
極を介して第１、第２の素子形成領域を囲む半導体領域
の電位が固定されているので、各素子間でのエピタキシ
ャル層および埋込層を通じた経路のクロストークが低減
される。また、電極を独立した電源に接続することによ
り配線を介したクロストークが低減される。さらに、Ｓ
ＯＩ基板を使用した場合には対基板容量を低減すること
ができ、基板を介したクロストークが低減される。
極を介して第１、第２の素子形成領域を囲む半導体領域
の電位が固定されているので、各素子間でのエピタキシ
ャル層および埋込層を通じた経路のクロストークが低減
される。また、電極を独立した電源に接続することによ
り配線を介したクロストークが低減される。さらに、Ｓ
ＯＩ基板を使用した場合には対基板容量を低減すること
ができ、基板を介したクロストークが低減される。
【００１９】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１を参照して説明する。図１は本実施の形態の半導
体装置を示す図であって、この半導体装置は２つのトラ
ンジスタ間をトレンチによって素子分離し、各トランジ
スタ形成領域を別個のｎ型半導体領域で囲んだ場合の例
である。
を図１を参照して説明する。図１は本実施の形態の半導
体装置を示す図であって、この半導体装置は２つのトラ
ンジスタ間をトレンチによって素子分離し、各トランジ
スタ形成領域を別個のｎ型半導体領域で囲んだ場合の例
である。
【００２０】図１（ａ）および（ｂ）に示すように、ｐ
型シリコン基板１００（第１導電型の半導体基板）上の
第１のトランジスタを形成すべき領域（第１の素子形成
領域）に第１の高濃度ｎ型埋込層１０２（第２導電型の
半導体領域）が形成され、第２のトランジスタを形成す
べき領域（第２の素子形成領域）に第２の高濃度ｎ型埋
込層１０３（第２導電型の半導体領域）が形成されてい
る。これら第１、第２の高濃度ｎ型埋込層１０２、１０
３は、例えば不純物濃度が５×１０19cm-3、厚さが２μ
ｍ程度のものである。
型シリコン基板１００（第１導電型の半導体基板）上の
第１のトランジスタを形成すべき領域（第１の素子形成
領域）に第１の高濃度ｎ型埋込層１０２（第２導電型の
半導体領域）が形成され、第２のトランジスタを形成す
べき領域（第２の素子形成領域）に第２の高濃度ｎ型埋
込層１０３（第２導電型の半導体領域）が形成されてい
る。これら第１、第２の高濃度ｎ型埋込層１０２、１０
３は、例えば不純物濃度が５×１０19cm-3、厚さが２μ
ｍ程度のものである。
【００２１】そして、第１、第２の高濃度ｎ型埋込層１
０２、１０３上には、不純物濃度が１０16cm-3、厚さが
０．８μｍ程度のｎ型エピタキシャル層１０１がそれぞ
れ形成され、各ｎ型エピタキシャル層１０１上に、第１
の電源で動作する回路を構成する第１のトランジスタ１
０８と、第２の電源で動作する回路を構成する第２のト
ランジスタ１０９が形成されている。
０２、１０３上には、不純物濃度が１０16cm-3、厚さが
０．８μｍ程度のｎ型エピタキシャル層１０１がそれぞ
れ形成され、各ｎ型エピタキシャル層１０１上に、第１
の電源で動作する回路を構成する第１のトランジスタ１
０８と、第２の電源で動作する回路を構成する第２のト
ランジスタ１０９が形成されている。
【００２２】また、図１（ａ）に示すように、第１のト
ランジスタ１０８および第２のトランジスタ１０９を囲
むように第１のトレンチ１０４、１０５がそれぞれ形成
されている。このトレンチ１０４、１０５は、内壁が酸
化膜や窒化膜等の絶縁膜で覆われ、その内部が酸化膜や
ポリシリコン等で埋め込まれたものであり、その幅は１
μｍ程度、深さが４．０μｍ程度である。
ランジスタ１０８および第２のトランジスタ１０９を囲
むように第１のトレンチ１０４、１０５がそれぞれ形成
されている。このトレンチ１０４、１０５は、内壁が酸
化膜や窒化膜等の絶縁膜で覆われ、その内部が酸化膜や
ポリシリコン等で埋め込まれたものであり、その幅は１
μｍ程度、深さが４．０μｍ程度である。
【００２３】各第１のトレンチ１０４、１０５の外側に
はさらに第２のトレンチ１１０、１３０が形成されてい
る。そして、第１のトレンチ１０４、１０５と第２のト
レンチ１１０、１３０の間には、第１のトランジスタ１
０８下の第１の高濃度ｎ型埋込層１０２を囲むように第
３の高濃度ｎ型埋込層１１１（第２導電型の半導体領
域）が形成され、同様に第２のトランジスタ１０９下の
第２の高濃度ｎ型埋込層１０３を囲むように第４の高濃
度ｎ型埋込層１１２（第２導電型の半導体領域）が形成
されている。これら第３、第４の高濃度ｎ型埋込層１１
１、１１２は、不純物濃度、厚さ等が第１、第２の高濃
度ｎ型埋込層１０２、１０３と同一のものである。
はさらに第２のトレンチ１１０、１３０が形成されてい
る。そして、第１のトレンチ１０４、１０５と第２のト
レンチ１１０、１３０の間には、第１のトランジスタ１
０８下の第１の高濃度ｎ型埋込層１０２を囲むように第
３の高濃度ｎ型埋込層１１１（第２導電型の半導体領
域）が形成され、同様に第２のトランジスタ１０９下の
第２の高濃度ｎ型埋込層１０３を囲むように第４の高濃
度ｎ型埋込層１１２（第２導電型の半導体領域）が形成
されている。これら第３、第４の高濃度ｎ型埋込層１１
１、１１２は、不純物濃度、厚さ等が第１、第２の高濃
度ｎ型埋込層１０２、１０３と同一のものである。
【００２４】そして、第３、第４の高濃度ｎ型埋込層１
１１、１１２上には同様の高濃度のｎ型層１１５、１１
５がそれぞれ形成され、その上に第３、第４の高濃度ｎ
型埋込層１１１、１１２に電位を与えるための第１の電
極１０６、第２の電極１０７がそれぞれ形成されてい
る。これら第１、第２の電極１０６、１０７はそれぞれ
独立した電源に接続され、第３、第４の高濃度ｎ型埋込
層１１１、１１２の電位を独立に固定している。
１１、１１２上には同様の高濃度のｎ型層１１５、１１
５がそれぞれ形成され、その上に第３、第４の高濃度ｎ
型埋込層１１１、１１２に電位を与えるための第１の電
極１０６、第２の電極１０７がそれぞれ形成されてい
る。これら第１、第２の電極１０６、１０７はそれぞれ
独立した電源に接続され、第３、第４の高濃度ｎ型埋込
層１１１、１１２の電位を独立に固定している。
【００２５】なお、ここで固定する電位は回路の最高電
位または最低電位に限らず、中間の電位または外部から
与えられる任意の電位でもかまわない。回路ブロックを
囲んだ領域の電位固定は当該回路の電源または基準電位
で固定するのが最も望ましいが、電圧変動の大きい電源
でなければ他の回路の電源を用いてもよい。
位または最低電位に限らず、中間の電位または外部から
与えられる任意の電位でもかまわない。回路ブロックを
囲んだ領域の電位固定は当該回路の電源または基準電位
で固定するのが最も望ましいが、電圧変動の大きい電源
でなければ他の回路の電源を用いてもよい。
【００２６】上記構造の半導体装置によれば、多電源系
の回路において各トランジスタ１０８、１０９を囲む第
３、第４の高濃度ｎ型埋込層１１１、１１２からなるｎ
型半導体領域の電位が基板表面の第１、第２の電極１０
６、１０７を介して固定されているので、エピタキシャ
ル層および埋込層を介したクロストークの発生を確実に
防止することができる。さらに、各電極を独立した電源
に接続しているため、配線を介したクロストークも防止
することができる。
の回路において各トランジスタ１０８、１０９を囲む第
３、第４の高濃度ｎ型埋込層１１１、１１２からなるｎ
型半導体領域の電位が基板表面の第１、第２の電極１０
６、１０７を介して固定されているので、エピタキシャ
ル層および埋込層を介したクロストークの発生を確実に
防止することができる。さらに、各電極を独立した電源
に接続しているため、配線を介したクロストークも防止
することができる。
【００２７】高濃度ｎ型半導体領域の寄生抵抗をｒ、寄
生容量をｃ、回路動作周波数をｆとした場合、高濃度ｎ
型半導体領域の電位を固定するためには、ｒｃ＜１／２
πｆとなるように電極を配置する必要がある。なぜなら
ば、ｒｃ値が大きくなると、高濃度ｎ型半導体領域の一
部（電極から遠い部分）で電位が固定できなくなり、ト
ランジスタ領域の電位変動が高濃度ｎ型埋込層を介して
外部に影響を与えてしまい、クロストークを引き起こし
てしまうからである。
生容量をｃ、回路動作周波数をｆとした場合、高濃度ｎ
型半導体領域の電位を固定するためには、ｒｃ＜１／２
πｆとなるように電極を配置する必要がある。なぜなら
ば、ｒｃ値が大きくなると、高濃度ｎ型半導体領域の一
部（電極から遠い部分）で電位が固定できなくなり、ト
ランジスタ領域の電位変動が高濃度ｎ型埋込層を介して
外部に影響を与えてしまい、クロストークを引き起こし
てしまうからである。
【００２８】例えば、第１のトランジスタ１０８を出力
トランジスタとし、そのサイズを２０×３０μｍ2 、第
１のトレンチ１０４と第２のトレンチ１１０の間隔を１
０μｍ、第３の高濃度ｎ型埋込層１１１のシート抵抗を
１５Ω／□とした場合、第１の電極１０６から第３の高
濃度ｎ型埋込層１１１への寄生抵抗は５０Ω程度、第１
のトレンチ１０４の寄生容量は０．０４ｐＦ程度であ
る。ｒｃ時定数から決まる周波数は７５ＧＨｚ程度であ
るが、クロストークを１／１００に低減しようとする
と、動作周波数は１５ＧＨｚ程度まであることがわか
る。また、第２のトランジスタ１０９をアンプ等とした
場合の寄生容量は、第２のトレンチ１３０の寄生容量と
なる。
トランジスタとし、そのサイズを２０×３０μｍ2 、第
１のトレンチ１０４と第２のトレンチ１１０の間隔を１
０μｍ、第３の高濃度ｎ型埋込層１１１のシート抵抗を
１５Ω／□とした場合、第１の電極１０６から第３の高
濃度ｎ型埋込層１１１への寄生抵抗は５０Ω程度、第１
のトレンチ１０４の寄生容量は０．０４ｐＦ程度であ
る。ｒｃ時定数から決まる周波数は７５ＧＨｚ程度であ
るが、クロストークを１／１００に低減しようとする
と、動作周波数は１５ＧＨｚ程度まであることがわか
る。また、第２のトランジスタ１０９をアンプ等とした
場合の寄生容量は、第２のトレンチ１３０の寄生容量と
なる。
【００２９】以下、本発明の第２の実施の形態を図２を
参照して説明する。図２は本実施の形態の半導体装置を
示す図であって、第１の実施の形態が素子分離にトレン
チを用いたのに対して、本実施の形態は２つのトランジ
スタ間をＬＯＣＯＳ膜によって素子分離する場合の例で
ある。
参照して説明する。図２は本実施の形態の半導体装置を
示す図であって、第１の実施の形態が素子分離にトレン
チを用いたのに対して、本実施の形態は２つのトランジ
スタ間をＬＯＣＯＳ膜によって素子分離する場合の例で
ある。
【００３０】図２（ａ）および（ｂ）に示すように、ｐ
型シリコン基板２００（第１導電型の半導体基板）上の
第１のトランジスタを形成すべき領域（第１の素子形成
領域）に第１のｎ型埋込層２０２（第２導電型の半導体
領域）が形成され、第２のトランジスタを形成すべき領
域（第２の素子形成領域）に第２のｎ型埋込層２０３
（第２導電型の半導体領域）が形成されている。これら
第１、第２のｎ型埋込層２０２、２０３は、例えば不純
物濃度が５×１０19cm-3、厚さが２μｍ程度のものであ
る。
型シリコン基板２００（第１導電型の半導体基板）上の
第１のトランジスタを形成すべき領域（第１の素子形成
領域）に第１のｎ型埋込層２０２（第２導電型の半導体
領域）が形成され、第２のトランジスタを形成すべき領
域（第２の素子形成領域）に第２のｎ型埋込層２０３
（第２導電型の半導体領域）が形成されている。これら
第１、第２のｎ型埋込層２０２、２０３は、例えば不純
物濃度が５×１０19cm-3、厚さが２μｍ程度のものであ
る。
【００３１】そして、第１、第２のｎ型埋込層２０２、
２０３上には、例えば不純物濃度が１０16cm-3、厚さが
０．８μｍ程度のｎ型エピタキシャル層２０１がそれぞ
れ形成され、各ｎ型エピタキシャル層２０１上に、第１
の電源で動作する回路を構成する第１のトランジスタ１
０８と、第２の電源で動作する回路を構成する第２のト
ランジスタ１０９が形成されている。
２０３上には、例えば不純物濃度が１０16cm-3、厚さが
０．８μｍ程度のｎ型エピタキシャル層２０１がそれぞ
れ形成され、各ｎ型エピタキシャル層２０１上に、第１
の電源で動作する回路を構成する第１のトランジスタ１
０８と、第２の電源で動作する回路を構成する第２のト
ランジスタ１０９が形成されている。
【００３２】また、第１、第２のトランジスタ１０８、
１０９間のｎ型エピタキシャル層２０１表面には、厚さ
が１．０μｍ程度のＬＯＣＯＳ酸化膜３１５が形成され
ている。そして、ＬＯＣＯＳ酸化膜３１５の下方には、
チャネルストッパとして不純物濃度が１×１０18cm-3、
厚さが２μｍ程度のｐ型埋込層３２０が形成されてい
る。これにより、第１、第２のｎ型埋込層２０２、２０
３はそれぞれｐ型埋込層３２０で囲まれた状態となって
いる。すなわち、本実施の形態の場合、第１、第２のト
ランジスタ１０８、１０９間の素子分離はＬＯＣＯＳ膜
３１５とｐ型埋込層３２０によるチャネルストッパによ
ってなされている。
１０９間のｎ型エピタキシャル層２０１表面には、厚さ
が１．０μｍ程度のＬＯＣＯＳ酸化膜３１５が形成され
ている。そして、ＬＯＣＯＳ酸化膜３１５の下方には、
チャネルストッパとして不純物濃度が１×１０18cm-3、
厚さが２μｍ程度のｐ型埋込層３２０が形成されてい
る。これにより、第１、第２のｎ型埋込層２０２、２０
３はそれぞれｐ型埋込層３２０で囲まれた状態となって
いる。すなわち、本実施の形態の場合、第１、第２のト
ランジスタ１０８、１０９間の素子分離はＬＯＣＯＳ膜
３１５とｐ型埋込層３２０によるチャネルストッパによ
ってなされている。
【００３３】さらに、第１、第２のトランジスタ１０
８、１０９を分離するＬＯＣＯＳ膜３１５の間には、第
１のｎ型埋込層２０２側のｐ型埋込層３２０を囲むよう
に第３のｎ型埋込層２１１（第２導電型の半導体領域）
が形成され、同様に第２のｎ型埋込層２０３側のｐ型埋
込層３２０を囲むように第４のｎ型埋込層２１２（第２
導電型の半導体領域）が形成されている。そして、第
３、第４のｎ型埋込層２１１、２１２上にはそれぞれ同
様のｎ型層２１５、２１５が形成され、その上に第３、
第４の高濃度ｎ型埋込層２１１、２１２に電位を与える
ための第１の電極１０６、第２の電極１０７がそれぞれ
形成されている。
８、１０９を分離するＬＯＣＯＳ膜３１５の間には、第
１のｎ型埋込層２０２側のｐ型埋込層３２０を囲むよう
に第３のｎ型埋込層２１１（第２導電型の半導体領域）
が形成され、同様に第２のｎ型埋込層２０３側のｐ型埋
込層３２０を囲むように第４のｎ型埋込層２１２（第２
導電型の半導体領域）が形成されている。そして、第
３、第４のｎ型埋込層２１１、２１２上にはそれぞれ同
様のｎ型層２１５、２１５が形成され、その上に第３、
第４の高濃度ｎ型埋込層２１１、２１２に電位を与える
ための第１の電極１０６、第２の電極１０７がそれぞれ
形成されている。
【００３４】本実施の形態の半導体装置においても、第
１の実施の形態と同様、第１、第２の電極１０６、１０
７を介して各トランジスタ１０８、１０９を囲む第３、
第４のｎ型埋込層２１１、２１２の電位が固定されてい
るので、エピタキシャル層および埋込層を介したクロス
トークの発生を確実に防止することができる。さらに、
本実施の形態の場合、素子分離にＬＯＣＯＳ膜３１５を
用いているので、トレンチ素子分離を用いた第１の実施
の形態に比べて製造工程数を削減することができ、製造
コストの低減および工期の短縮を図ることができる。
１の実施の形態と同様、第１、第２の電極１０６、１０
７を介して各トランジスタ１０８、１０９を囲む第３、
第４のｎ型埋込層２１１、２１２の電位が固定されてい
るので、エピタキシャル層および埋込層を介したクロス
トークの発生を確実に防止することができる。さらに、
本実施の形態の場合、素子分離にＬＯＣＯＳ膜３１５を
用いているので、トレンチ素子分離を用いた第１の実施
の形態に比べて製造工程数を削減することができ、製造
コストの低減および工期の短縮を図ることができる。
【００３５】以下、本発明の第３の実施の形態を図３を
参照して説明する。図３は本実施の形態の半導体装置を
示す図であって、本実施の形態は半導体基板としてＳＯ
Ｉ基板を用いた例である。
参照して説明する。図３は本実施の形態の半導体装置を
示す図であって、本実施の形態は半導体基板としてＳＯ
Ｉ基板を用いた例である。
【００３６】図３（ａ）および（ｂ）に示すように、ｐ
型シリコン基板２００（第１導電型の半導体基板）上に
厚さが５００ｎｍ程度のシリコン酸化膜３１５が形成さ
れ、その上に不純物濃度が５×１０19cm-3、厚さが２μ
ｍ程度のｎ型埋込層２０２、２１１、４１６、２１２、
２０３（第２導電型の半導体領域）が全面に形成されて
いる。さらに、その上に不純物濃度が１０16cm-3、厚さ
が０．８μｍ程度のｎ型エピタキシャル層２０１が形成
され、ｎ型エピタキシャル層２０１上に第１の電源で動
作する回路を構成する第１のトランジスタ１０８と、第
２の電源で動作する回路を構成する第２のトランジスタ
１０９が形成されている。
型シリコン基板２００（第１導電型の半導体基板）上に
厚さが５００ｎｍ程度のシリコン酸化膜３１５が形成さ
れ、その上に不純物濃度が５×１０19cm-3、厚さが２μ
ｍ程度のｎ型埋込層２０２、２１１、４１６、２１２、
２０３（第２導電型の半導体領域）が全面に形成されて
いる。さらに、その上に不純物濃度が１０16cm-3、厚さ
が０．８μｍ程度のｎ型エピタキシャル層２０１が形成
され、ｎ型エピタキシャル層２０１上に第１の電源で動
作する回路を構成する第１のトランジスタ１０８と、第
２の電源で動作する回路を構成する第２のトランジスタ
１０９が形成されている。
【００３７】また、第１のトランジスタ１０８および第
２のトランジスタ１０９を囲むように第１のトレンチ１
０４、１０５がそれぞれ形成されている。このトレンチ
１０４、１０５は、内壁が酸化膜や窒化膜等の絶縁膜で
覆われ、その内部が酸化膜やポリシリコン等で埋め込ま
れたものであり、その幅は１μｍ程度、深さが２．８μ
ｍ程度である。
２のトランジスタ１０９を囲むように第１のトレンチ１
０４、１０５がそれぞれ形成されている。このトレンチ
１０４、１０５は、内壁が酸化膜や窒化膜等の絶縁膜で
覆われ、その内部が酸化膜やポリシリコン等で埋め込ま
れたものであり、その幅は１μｍ程度、深さが２．８μ
ｍ程度である。
【００３８】第１のトレンチ１０４、１０５の外側には
さらに第２のトレンチ１１０、１３０が形成されてい
る。そして、第１のトレンチ１０４、１０５と第２のト
レンチ１１０、１３０の間には、第１のトランジスタ１
０８側、第２のトランジスタ１０９側それぞれのｎ型埋
込層２１１、２１２上に同様のｎ型層２１５、２１５が
形成され、その上にｎ型埋込層２１１、２１２に電位を
与えるための第１の電極１０６、第２の電極１０７がそ
れぞれ形成されている。
さらに第２のトレンチ１１０、１３０が形成されてい
る。そして、第１のトレンチ１０４、１０５と第２のト
レンチ１１０、１３０の間には、第１のトランジスタ１
０８側、第２のトランジスタ１０９側それぞれのｎ型埋
込層２１１、２１２上に同様のｎ型層２１５、２１５が
形成され、その上にｎ型埋込層２１１、２１２に電位を
与えるための第１の電極１０６、第２の電極１０７がそ
れぞれ形成されている。
【００３９】対基板容量を考慮する場合、通常のシリコ
ン基板の場合の対基板容量はｐｎ接合の接合容量となる
のに対して、ＳＯＩ基板の場合は厚い酸化膜を介した容
量であるため、単位面積当たりの容量値がシリコン基板
の場合に比べて小さくなる。このように、本実施の形態
の場合、ＳＯＩ基板を使用することでトランジスタの対
基板容量を低減し、基板を介したクロストークを低減す
ることができる。
ン基板の場合の対基板容量はｐｎ接合の接合容量となる
のに対して、ＳＯＩ基板の場合は厚い酸化膜を介した容
量であるため、単位面積当たりの容量値がシリコン基板
の場合に比べて小さくなる。このように、本実施の形態
の場合、ＳＯＩ基板を使用することでトランジスタの対
基板容量を低減し、基板を介したクロストークを低減す
ることができる。
【００４０】また、ｎ型埋込層２０２、２１１、４１
６、２１２、２０３を全面に形成するため、製造工程数
の削減が可能となる。埋込層を全面に形成することで回
路ブロック間のフィールド領域の寄生抵抗が低下し、従
来はクロストークの増大が生じていたが、本実施の形態
ではフィールド領域の電位を固定することになるため、
この問題は発生せず、本実施の形態の効果を充分発揮す
ることができる。また、第５のｎ型埋込層４１６を電圧
変動の少ない第３の電源で固定すれば、クロストークを
より低減させることが可能となる。
６、２１２、２０３を全面に形成するため、製造工程数
の削減が可能となる。埋込層を全面に形成することで回
路ブロック間のフィールド領域の寄生抵抗が低下し、従
来はクロストークの増大が生じていたが、本実施の形態
ではフィールド領域の電位を固定することになるため、
この問題は発生せず、本実施の形態の効果を充分発揮す
ることができる。また、第５のｎ型埋込層４１６を電圧
変動の少ない第３の電源で固定すれば、クロストークを
より低減させることが可能となる。
【００４１】以下、本発明の第４の実施の形態を図４を
参照して説明する。図１は本実施の形態の半導体装置を
示す図であって、この半導体装置は２つのトランジスタ
間をトレンチによって素子分離し、各トランジスタ形成
領域を共通のｎ型埋込層で囲んだ場合の例である。
参照して説明する。図１は本実施の形態の半導体装置を
示す図であって、この半導体装置は２つのトランジスタ
間をトレンチによって素子分離し、各トランジスタ形成
領域を共通のｎ型埋込層で囲んだ場合の例である。
【００４２】図４（ａ）および（ｂ）に示すように、ｐ
型シリコン基板２００（第１導電型の半導体基板）上の
第１のトランジスタを形成すべき領域（第１の素子形成
領域）に第１の高濃度ｎ型埋込層２０２（第２導電型の
半導体領域）が形成され、第２のトランジスタを形成す
べき領域（第２の素子形成領域）に第２の高濃度ｎ型埋
込層２０３（第２導電型の半導体領域）が形成されてい
る。
型シリコン基板２００（第１導電型の半導体基板）上の
第１のトランジスタを形成すべき領域（第１の素子形成
領域）に第１の高濃度ｎ型埋込層２０２（第２導電型の
半導体領域）が形成され、第２のトランジスタを形成す
べき領域（第２の素子形成領域）に第２の高濃度ｎ型埋
込層２０３（第２導電型の半導体領域）が形成されてい
る。
【００４３】そして、第１、第２の高濃度ｎ型埋込層２
０２、２０３上にはｎ型エピタキシャル層２０１がそれ
ぞれ形成され、各ｎ型エピタキシャル層２０１上に、第
１の電源で動作する回路を構成する第１のトランジスタ
１０８と、第２の電源で動作する回路を構成する第２の
トランジスタ１０９が形成されている。
０２、２０３上にはｎ型エピタキシャル層２０１がそれ
ぞれ形成され、各ｎ型エピタキシャル層２０１上に、第
１の電源で動作する回路を構成する第１のトランジスタ
１０８と、第２の電源で動作する回路を構成する第２の
トランジスタ１０９が形成されている。
【００４４】また、第１のトランジスタ１０８および第
２のトランジスタ１０９を囲むように第１のトレンチ１
０４、１０５がそれぞれ形成されている。このトレンチ
１０４、１０５は、内壁が酸化膜や窒化膜等の絶縁膜で
覆われ、その内部が酸化膜やポリシリコン等で埋め込ま
れたものである。
２のトランジスタ１０９を囲むように第１のトレンチ１
０４、１０５がそれぞれ形成されている。このトレンチ
１０４、１０５は、内壁が酸化膜や窒化膜等の絶縁膜で
覆われ、その内部が酸化膜やポリシリコン等で埋め込ま
れたものである。
【００４５】そして、２つの第１のトレンチ１０４、１
０５は第２のトレンチ１１０で共通に囲まれている。そ
して、第１のトレンチ１０４、１０５と第２のトレンチ
１１０の間には、第１、第２の高濃度ｎ型埋込層２０
２、２０３を共通に囲むように第３の高濃度ｎ型埋込層
２１１（第２導電型の半導体領域）が形成されている。
そして、第３の高濃度ｎ型埋込層２１１上には高濃度の
ｎ型層２１５が形成され、その上に第３の高濃度ｎ型埋
込層２１１に電位を与えるための第１の電極１０６が形
成されている。
０５は第２のトレンチ１１０で共通に囲まれている。そ
して、第１のトレンチ１０４、１０５と第２のトレンチ
１１０の間には、第１、第２の高濃度ｎ型埋込層２０
２、２０３を共通に囲むように第３の高濃度ｎ型埋込層
２１１（第２導電型の半導体領域）が形成されている。
そして、第３の高濃度ｎ型埋込層２１１上には高濃度の
ｎ型層２１５が形成され、その上に第３の高濃度ｎ型埋
込層２１１に電位を与えるための第１の電極１０６が形
成されている。
【００４６】本実施の形態の半導体装置の場合、上記実
施の形態に比べてクロストークの低減効果の点ではやや
劣るが、第１、第２のトランジスタ１０８、１０９を第
３の高濃度ｎ型埋込層２１１で共通に囲み、その上に１
つの電極１０６のみを設ければよいため、各トランジス
タ領域を個別のｎ型埋込層で囲んだ第１の実施の形態の
場合に比べてチップ面積の縮小化を図ることができる。
施の形態に比べてクロストークの低減効果の点ではやや
劣るが、第１、第２のトランジスタ１０８、１０９を第
３の高濃度ｎ型埋込層２１１で共通に囲み、その上に１
つの電極１０６のみを設ければよいため、各トランジス
タ領域を個別のｎ型埋込層で囲んだ第１の実施の形態の
場合に比べてチップ面積の縮小化を図ることができる。
【００４７】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態においては１個のトランジスタのみ
をｎ型埋込層で囲んだ構成としたが、必要に応じて回路
ブロックの一部または全体を囲むようにしてもよい。し
かしながら、クロストークの低減策としては高濃度ｎ型
埋込層領域の周囲長を小さくした方が寄生抵抗および寄
生容量が低減されるためにより効果的であり、大信号回
路または小信号回路の一方あるいは両方の最も効果的な
一部を囲むだけでもよい。また、各層の不純物濃度や厚
さ、トレンチの幅や深さ等の具体的な数値に関しては適
宜変更することができる。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態においては１個のトランジスタのみ
をｎ型埋込層で囲んだ構成としたが、必要に応じて回路
ブロックの一部または全体を囲むようにしてもよい。し
かしながら、クロストークの低減策としては高濃度ｎ型
埋込層領域の周囲長を小さくした方が寄生抵抗および寄
生容量が低減されるためにより効果的であり、大信号回
路または小信号回路の一方あるいは両方の最も効果的な
一部を囲むだけでもよい。また、各層の不純物濃度や厚
さ、トレンチの幅や深さ等の具体的な数値に関しては適
宜変更することができる。
【００４８】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置によれば、特に多電源系の高速アナログ回路
を有する半導体装置において、クロストークを低減する
ことができる。その理由は、各素子形成領域を半導体領
域で囲み、その半導体領域の電位を表面の電極を通じて
固定したためである。また、本発明ではクロストークを
低減するにあたって寄生容量が増大することがなく、高
周波特性の劣化が生じることもない。
半導体装置によれば、特に多電源系の高速アナログ回路
を有する半導体装置において、クロストークを低減する
ことができる。その理由は、各素子形成領域を半導体領
域で囲み、その半導体領域の電位を表面の電極を通じて
固定したためである。また、本発明ではクロストークを
低減するにあたって寄生容量が増大することがなく、高
周波特性の劣化が生じることもない。
【図１】 本発明の第１の実施の形態である半導体装置
を示す、（ａ）平面図、（ｂ）Ａ−Ａ’線に沿う断面
図、である。
を示す、（ａ）平面図、（ｂ）Ａ−Ａ’線に沿う断面
図、である。
【図２】 本発明の第２の実施の形態である半導体装置
を示す、（ａ）平面図、（ｂ）Ｃ−Ｃ’線に沿う断面
図、である。
を示す、（ａ）平面図、（ｂ）Ｃ−Ｃ’線に沿う断面
図、である。
【図３】 本発明の第３の実施の形態である半導体装置
を示す、（ａ）平面図、（ｂ）Ｄ−Ｄ’線に沿う断面
図、である。
を示す、（ａ）平面図、（ｂ）Ｄ−Ｄ’線に沿う断面
図、である。
【図４】 本発明の第４の実施の形態である半導体装置
を示す、（ａ）平面図、（ｂ）Ｅ−Ｅ’線に沿う断面
図、である。
を示す、（ａ）平面図、（ｂ）Ｅ−Ｅ’線に沿う断面
図、である。
【図５】 従来の半導体装置の一例を示す、（ａ）平面
図、（ｂ）Ｆ−Ｆ’線に沿う断面図、である。
図、（ｂ）Ｆ−Ｆ’線に沿う断面図、である。
【図６】 公知例の半導体装置を示す断面図である。
【図７】 従来技術に公知例の技術を適用した状態を示
す断面図である。
す断面図である。
１００，２００ ｐ型シリコン基板（第１導電型の半導
体基板） １０１，２０１ ｎ型エピタキシャル層 １０２，２０２ 第１の高濃度ｎ型埋込層（第２導電型
の半導体領域） １０３，２０３ 第２の高濃度ｎ型埋込層（第２導電型
の半導体領域） １０４，１０５ 第１のトレンチ １０８ 第１のトランジスタ １０９ 第２のトランジスタ １１０，１３０ 第２のトレンチ １１１，２１１ 第３の高濃度ｎ型埋込層（第２導電型
の半導体領域） １１２，２１２ 第４の高濃度ｎ型埋込層（第２導電型
の半導体領域） １１５，２１５ ｎ型層 １０６ 第１の電極 １０７ 第２の電極 ３１５ ＬＯＣＯＳ酸化膜（シリコン酸化膜） ３２０ ｐ型埋込層 ４１６ 第５のｎ型埋込層
体基板） １０１，２０１ ｎ型エピタキシャル層 １０２，２０２ 第１の高濃度ｎ型埋込層（第２導電型
の半導体領域） １０３，２０３ 第２の高濃度ｎ型埋込層（第２導電型
の半導体領域） １０４，１０５ 第１のトレンチ １０８ 第１のトランジスタ １０９ 第２のトランジスタ １１０，１３０ 第２のトレンチ １１１，２１１ 第３の高濃度ｎ型埋込層（第２導電型
の半導体領域） １１２，２１２ 第４の高濃度ｎ型埋込層（第２導電型
の半導体領域） １１５，２１５ ｎ型層 １０６ 第１の電極 １０７ 第２の電極 ３１５ ＬＯＣＯＳ酸化膜（シリコン酸化膜） ３２０ ｐ型埋込層 ４１６ 第５のｎ型埋込層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/12
Claims (8)
- 【請求項１】 第１導電型の半導体基板上に設けられた
第１の素子形成領域および第２の素子形成領域を囲むよ
うに前記第１導電型と逆の導電型である第２導電型の半
導体領域が形成され、この半導体領域上に形成された電
極を介してこの半導体領域の電位が固定されたことを特
徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記第１の素子形成領域および第２の素子形成領域がそ
れぞれ別個の半導体領域によって囲まれ、各半導体領域
上に形成された各電極を介してそれら半導体領域の電位
がそれぞれ固定されたことを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前記各電極が、それぞれ独立した電源に接続されたこと
を特徴とする半導体装置。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置において、 前記半導体基板がＳＯＩ基板であることを特徴とする半
導体装置。 - 【請求項５】 請求項１ないし４のいずれかに記載の半
導体装置において、 前記半導体領域が埋込層で形成されたことを特徴とする
半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、 前記第１の素子形成領域および第２の素子形成領域がそ
れぞれ第１のトレンチによって囲まれ、さらにこれら第
１のトレンチを挟んで前記埋込層によって囲まれたこと
を特徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、 前記各第１のトレンチがそれぞれ別個の埋込層によって
囲まれ、これら埋込層が第２のトレンチによってそれぞ
れ囲まれたことを特徴とする半導体装置。 - 【請求項８】 請求項５に記載の半導体装置において、 前記第１の素子形成領域および第２の素子形成領域がそ
れぞれＬＯＣＯＳ膜によって囲まれ、さらにこれらＬＯ
ＣＯＳ膜が前記埋込層によって囲まれたことを特徴とす
る半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8305293A JP2998662B2 (ja) | 1996-11-15 | 1996-11-15 | 半導体装置 |
| US09/033,306 US6051868A (en) | 1996-11-15 | 1998-03-02 | Semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8305293A JP2998662B2 (ja) | 1996-11-15 | 1996-11-15 | 半導体装置 |
| US09/033,306 US6051868A (en) | 1996-11-15 | 1998-03-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10150150A true JPH10150150A (ja) | 1998-06-02 |
| JP2998662B2 JP2998662B2 (ja) | 2000-01-11 |
Family
ID=26564241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8305293A Expired - Fee Related JP2998662B2 (ja) | 1996-11-15 | 1996-11-15 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6051868A (ja) |
| JP (1) | JP2998662B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002524877A (ja) * | 1998-09-03 | 2002-08-06 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 高電圧シールド |
| JP2007067012A (ja) * | 2005-08-29 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2009177087A (ja) * | 2008-01-28 | 2009-08-06 | Renesas Technology Corp | 半導体装置 |
| US11346953B2 (en) | 2018-07-20 | 2022-05-31 | Kabushiki Kaisha Toshiba | Photo detector, photo detection system, lidar device and vehicle |
| WO2023058553A1 (ja) * | 2021-10-04 | 2023-04-13 | 株式会社村田製作所 | 過渡電圧吸収素子 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3850146B2 (ja) * | 1998-07-07 | 2006-11-29 | 三菱電機株式会社 | 分離構造とその分離構造を備える半導体装置 |
| US6903434B2 (en) | 1999-05-20 | 2005-06-07 | Alliance Semiconductors | Method and apparatus for integrating flash EPROM and SRAM cells on a common substrate |
| KR20030007881A (ko) * | 2000-06-06 | 2003-01-23 | 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 | 반도체 기판 상의 아날로그 회로의 차폐 |
| WO2001099186A2 (en) * | 2000-06-20 | 2001-12-27 | Infineon Technologies North America Corp. | Shielding of analog circuits on semiconductor substrates |
| JP2002217282A (ja) * | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4761644B2 (ja) * | 2001-04-18 | 2011-08-31 | 三菱電機株式会社 | 半導体装置 |
| US6831346B1 (en) * | 2001-05-04 | 2004-12-14 | Cypress Semiconductor Corp. | Buried layer substrate isolation in integrated circuits |
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| US7982282B2 (en) * | 2008-04-25 | 2011-07-19 | Freescale Semiconductor, Inc. | High efficiency amplifier with reduced parasitic capacitance |
| JP5887233B2 (ja) * | 2012-09-10 | 2016-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9437470B2 (en) * | 2013-10-08 | 2016-09-06 | Cypress Semiconductor Corporation | Self-aligned trench isolation in integrated circuits |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55159552A (en) * | 1979-05-30 | 1980-12-11 | Hitachi Ltd | Image pick-up tube |
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
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| US5294825A (en) * | 1987-02-26 | 1994-03-15 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
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1996
- 1996-11-15 JP JP8305293A patent/JP2998662B2/ja not_active Expired - Fee Related
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- 1998-03-02 US US09/033,306 patent/US6051868A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6051868A (en) | 2000-04-18 |
| JP2998662B2 (ja) | 2000-01-11 |
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