JP4695261B2 - 高電圧シールド - Google Patents

Description

【０００１】
（技術分野）
本発明は集積回路に係わり、更に詳細には集積回路の繊細な部分を、この繊細な部分に損傷を与える可能性のあるこの集積回路の他の部分から保護するための保護リング有する回路に関する。更に詳細には、本発明は繊細な低電圧領域を同一集積回路の高電圧領域から保護するための高電圧（ＨＶ）保護リングに関する。
【０００２】
（背景技術）
集積回路が高電圧で動作している際に、これらは集積回路の表面を移動する高エネルギー粒子を誘導する可能性がある。これらの粒子はある種の回路、特に同一集積回路上の低電圧ＣＭＯＳ回路に悪影響を与える可能性がある。
【０００３】
繊細な回路を遮蔽する従来の方法は、金属またはシリコン保護リングを繊細な部分の周囲に設置する事である。しかしながら、この方法は高エネルギー粒子がシリコンの表面を超えて移動することを常に防止するわけではなく、それは保護リングが絶縁パシベーションの最上位層の下に存在するからである。
【０００４】
本発明の目的は高エネルギー粒子を遮蔽するための改善された方法を提供することであり、これによりこれらの粒子が繊細な回路に外乱を与えること防止することである。
【０００５】
（発明の概要）
本発明によれば、集積回路の第１領域をこの集積回路の第２領域から守るための保護リングを有する集積回路を提供することであり、該集積回路は少なくとも１つの酸化絶縁層、半導体層およびパシベーション層を有し、此処で保護リングは：集積回路のパシベーション層を通して部分的に露出している導電性保護リングと；半導体保護リングの各々の側に配置されている少なくとも２本の溝リングによって半導体層内の残りの半導体から絶縁されている半導体保護リングと；導電性保護リングと半導体保護リングとを、間隔を置いて電気的に接続するための複数の導電性部材で、導電性保護リング、半導体保護リング及び導電性部材は全て接地源に接続されている、前記複数の導電性部材、とを含む。
【０００７】
本発明の別の特徴によれば、集積回路の第１領域をその集積回路の第２領域から保護するための方法が提供されており、此処で集積回路は少なくとも１つの酸化絶縁層、半導体層およびパシベーション層を有し、この方法は保護リングを集積回路の第１領域の周囲に具備しするステップを含み、此処で保護リングは：集積回路の第１領域内の半導体層を集積回路の第２領域内の残りの半導体から絶縁するための半導体保護リングと；第２領域から放射される全ての有害な影響を引きつけて、それらを接地電位へ流すための導電性保護リングとを含む。
【０００８】
（図面の簡単な説明）
本発明を更に良く理解し、それらがどの様にして効果的に実施されるかを更に明らかに示すために、例として添付図に基づいて参照が行われる。
【０００９】
（本発明の好適な実施例の詳細な説明）
図１は集積回路１を示し、繊細な低電圧領域２および高電圧領域３を有する。繊細な低電圧領域２は高電圧領域３から保護リング４で遮断されており、これは低電圧領域２を囲んでいる。
【００１０】
好適に、保護リング４はまた低電圧領域２内に配置されている全ての接続パッド５（これらは集積回路をプリント回路基板にボンディングするために使用されるパッドである）も囲っている。
【００１１】
図２は本発明の好適な実施例に基づく高電圧保護リングの一部の更に詳細な図を示す。保護リングは金属保護リング６、その一部は集積回路１上のパシベーション層内の開口７を通して露出されている。金属保護リング６の下側に、絶縁シリコンのリングが具備されていてシリコン保護リング８を形成している。このシリコン保護リングは残りのシリコン（すなわち高および低電圧シリコン）から、２本の溝リング、９ａおよび９ｂで絶縁されており、これらは好適にシリコン保護リング８が金属保護リング６よりも幅が広くなるように配置されている。金属保護リング６およびシリコン保護リング８は間隔を置いて離されている複数の導電性部材１０（それらの１つのみが図示されている）で電気的に接続されている。導電性部材１０はまた低インピーダンス電圧源、または接地電位にも接続されており、これはまた金属保護リング６およびシリコン保護リング８もまた低インピーダンス電圧源または接地電位に接続されていることを意味する。この接続は金属接続（図示せず）を介してボンドパッド（これも図示せず）になされており、これによってこのパッドはプリント回路基板上の接地電位または低インピーダンス電圧源に接続されている。
【００１２】
集積回路１の周辺に沿って更に、溝１１（絶縁体上シリコンＩＣｓ上に共通に見られる）および罫書き金属１２が配置されている。これらの機能はしかしながら本発明にとっては本質的なものではない。
【００１３】
図３は保護リングの長さ方向に垂直に切られた断面図であり、本発明の好適な実施例に基づくその構造の更に詳細を示す。先に説明したように、これは金属保護リング６を含み、これは集積回路１の表面にそのパシベーション層１３内のギャップを通して露出されている。金属保護リング６の下側にはシリコン保護リング８が存在する。これはシリコンの高電圧および定電圧領域１４および１５それぞれから、酸化シリコン溝１６によって絶縁されている。各々の酸化シリコン溝１６は下側層２１（通常シリコンガラスで作られ表面を平らにし金属の異なる層を絶縁するために使用される）から下側の酸化絶縁層１７に延びている。言葉を変えると、溝はエピタキシャル層の上部またはシリコンから下方の酸化絶縁層１７へ延び、その下側に集積回路１の基板２０が存在する。絶縁されたシリコンのこの領域はシリコン保護リング８を形成する。
【００１４】
金属保護リング６およびシリコン保護リング８は間隔を置いて電気的に接続されている。各々の接続は金属接続プレート１８を含み、これはシリコン保護リング８と接触している。金属接続プレート１８は金属保護リング６に経路１９を経由して接続されている。この保護リングは複数のこれらの接続部を含み、これらの接続部はそれぞれ金属接続プレート１８およびバイアス１９で作られ、好適に約１００μｍの間隔を置いて金属およびシリコン保護リング、６および８の長さ方向に沿って配置されている。金属保護リング６およびシリコン保護リング８はまた低インピーダンス電圧源または接地電位に接続されている。
【００１５】
集積回路１の１つの領域３の中に高電圧が存在すると、高エネルギー粒子を素子表面を横切って移動させる場合がある。保護リングが存在すると言うことは、これらの粒子が集積回路の低電圧領域に向かって移動する場合に、それらがパシベーション層１３を通って露出されている金属の領域に出会うことを意味する。それらはこれに引きつけられ、それらの電荷は接地電位に流される。この様にしてそれらは、破壊の問題を引き起こしたりまたはＭＯＳ素子の性能に影響を与える可能性のある低電圧領域内に移動することを妨げられる。この絶縁されたシリコン保護リング８はまた高および低電圧領域を絶縁する助けともなる。
【００１６】
図４はシールドの平面図であり、シリコン保護リングの更に詳細と好適な寸法を示す。金属保護リング６は好適に約８μｍであり、ほぼ３μｍがパシベーション層１３を通して露出されている。酸化溝１６はシリコン保護リングが好適に金属保護リング６よりも約４μｍ幅広くなるように配置されている。
【００１７】
ＥＰＩ接点２２（好適に約１．２μｍ掛ける約１．２μｍ）はシリコン保護リング８（エピタキシャル層）と金属接続プレート１８（好適に約３．６μｍ掛ける約７．２μｍ）との間の接続である。経路１９（好適に約１．６μｍ掛ける約１．６μｍ）は金属接続プレート１８と金属保護リング６の間の接続である。金属接続プレート１８の下側にはソース・ドレイン（ＳＤ）ｎ＋拡散領域２４（好適に約２．８μｍ掛ける約２．８μｍ）が存在し、これはシリコン保護リング８（エピタキシャル層）となされる低インピーダンス接続を可能とし、これは軽くドーピング（ｎ−）されているだけである。纏めると、シリコン保護リング８は金属接続プレート１８にＥＰＩ接点２２で接続されている。金属接続プレート１８は続いて金属保護リング６に経路１９で接続されている。金属保護リング６は金属接続（図示せず）によりボンドパッド（これも図示せず）に接続され、これは低インピーダンス電圧源または接地電位に接続されている。
【００１８】
図示された好適な実施例は「リング」形状のシールドを使用するように描かれているが、これは集積回路の繊細な領域を囲む、その他の任意の形状を等しく含むことが出来る。
【００１９】
記述されたシールドの構造は溝絶縁ＳＯＩ（絶縁体上シリコン）処理工程を必要とする。
【００２０】
最後に、保護リングを「シリコン」および「金属」保護リングから形成されるように説明してきたが、これらはその他の等価な代替物、例えばシリコン保護リングに対しては代わりの半導体物質、また金属保護リングに対しては多結晶シリコンの様な代わりの導体と置き換えることが出来る。
【図面の簡単な説明】
【図１】 図１は本発明の好適な実施例に基づく集積回路を示す。
【図２】 図２は本発明の好適な実施例に基づく保護リングの更に詳細な図を示す。
【図３】 図３は本発明の好適な実施例に基づく保護リングの断面図を示す。
【図４】 図４は本発明の好適な実施例に基づく保護リングを図示する平面図を示す。

Claims (16)

1. 集積回路（1）であって、該集積回路の第１領域をその集積回路の第２領域から守るための保護リング（４）であって、前記第１領域は前記保護リングの内側に位置され、かつ前記第２領域は前記保護リングの外側に位置された前記保護リング、を備えた集積回路であって、該集積回路は、
   半導体層（８、１４、１５）と、
   該半導体層の上側に位置されたパシベーション層（１３）と
   を有し、前記保護リングは、
   前記半導体層と前記パシベーション層との間に形成され、前記パシベーション層（１３）を通して部分的に露出されている導電性保護リング（６）と、
   前記導電性保護リング（６）の下側に位置され、前記半導体層（８、１４、１５）から形成された半導体保護リング（８）であって、その半導体保護リング（８）の両側に配置されている少なくとも２つのトレンチリング（１６）によって該半導体保護リング以外の前記半導体層（８、１４、１５）内の半導体（１４、１５）から絶縁された半導体保護リング（８）と、
   前記導電性保護リング（６）と前記半導体保護リング（８）とを間隔を置いて電気的に接続するための複数の導電性部材（１８、１９）と、
   を有し、前記導電性保護リング、前記半導体保護リングおよび前記導電性部材が全て接地電位に接続されている、前記集積回路。
2. 請求項１記載の集積回路において、集積回路の第１領域が低電圧回路を含み、第２領域が高電圧回路を含む、前記集積回路。
3. 請求項１または２記載の集積回路において、導電性保護リングが８μｍ幅であり、その内３μｍがパシベーション層を通して露出されている、前記集積回路。
4. 請求項１から３のいずれか１項に記載の集積回路において、半導体保護リングが１２μｍ幅である、前記集積回路。
5. 請求項１から４のいずれか１項に記載の集積回路において、半導体保護リングを絶縁している溝が１μｍ幅である、前記集積回路。
6. 請求項１から５のいずれか１項に記載の集積回路において、導電性部材が１００μｍ間隔で離されている、前記集積回路。
7. 請求項１から６のいずれか１項に記載の集積回路において、半導体がシリコンである、前記集積回路。
8. 請求項１から７のいずれか１項に記載の集積回路において、導電性保護リングが金属製である、前記集積回路。
9. 半導体層（８、１４、１５）と該半導体層の上側に位置されたパシベーション層（１３）を含む集積回路（１）の第１領域（２）をその集積回路の第２領域（３）から守る方法であって、
   該方法は、前記集積回路の第１領域の回りに保護リングを設けて、前記第１領域を前記保護リングの内側に位置すると共に前記第２領域を前記保護リングの外側に位置するようにするステップを含み、この保護リングを設けるステップは、更に、
   前記集積回路（８、１４、１５）の前記第１領域（２）内の半導体層を前記集積回路の前記第２領域（３）内の残りの半導体から絶縁するための半導体保護リング（８）を前記半導体層（８、１４、１５）から形成し、
   前記半導体保護リング（８）の上側に導電性保護リング（６）を設け、
   前記導電性保護リング（６）と前記半導体保護リング（８）とを間隔を置いて電気的に接続するための複数の導電性部材（１８、１９）を設けて、前記導電性保護リング、前記半導体保護リングおよび前記導電性部材が全て接地電位に接続されるようにして、前記第２領域から発せられる有害な影響を引きつけてそれらを接地電位へ導通させる、
   ステップを有する前記方法。
10. 請求項９記載の方法において、集積回路の第１領域が低電圧回路を含み、第２領域が高電圧回路を含む、前記方法。
11. 請求項９または１０記載の方法において、導電性保護リングが８μｍ幅であり、３μｍがパシベーション層を通して露出されている、前記方法。
12. 請求項９から１１のいずれか１項に記載の方法において、半導体保護リングが１２μｍ幅である、前記方法。
13. 請求項９から１２のいずれか１項に記載の方法において、半導体保護リングを絶縁している溝が１μｍ幅である、前記方法。
14. 請求項９から１３のいずれか１項に記載の方法において、導電性部材が１００μｍ間隔で離されている、前記方法。
15. 請求項９から１４のいずれか１項に記載の方法において、半導体がシリコンである、前記方法。
16. 請求項９から１５のいずれか１項に記載の方法において、導電性保護リングが金属製である、前記方法。

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