CN100459145C - 高压功率集成电路隔离结构 - Google Patents

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Abstract

本发明公开了一种适用于体硅工艺功率集成电路高压器件与低压器件之间隔离的高压功率集成电路隔离结构，包括：P型衬底，在P型衬底设有N型外延，在N型外延上设有2块场氧化层，在N型外延上设有重掺杂N型区且该重掺杂N型区位于2块场氧化层之间，在N型外延内设有2个P型隔离阱，该2个P型隔离阱分别位于2块场氧化层的下方，并且该2个P型隔离阱将N型外延分隔成3块，上述重掺杂N型区位于2个P型隔离阱之间，在2个P型隔离阱的上端分别设有重掺杂P型区，上述重掺杂N型区及重掺杂P型区与零电位相连接。本发明能够有效防止体硅高压功率集成电路中寄生可控硅结构触发。

Description

高压功率集成电路隔离结构
技术领域
本发明为一种适用于体硅工艺功率集成电路高压器件与低压器件之间的隔离结构，尤其涉及一种高压功率集成电路隔离结构。
背景技术
在功率集成电路中，P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)组成互补式金属氧化物半导体(CMOS)电路。由于PMOS寄生PNP双极晶体管，NMOS寄生NPN双极晶体管，结合在一起就构成了PNPN的可控硅(SCR)结构。当可控硅结构被触发时，会使该结构的电阻极大降低，有大电流流过结构。每种可控硅结构都存在固有的触发门限，防治可控硅触发的方法很多。
在功率集成电路的某些工作状态下，高压部分会对低压部分注入载流子，触发低压CMOS寄生可控硅结构。本发明通过引入高低压之间的隔离结构，减小注入载流子，防止可控硅结构触发。
目前很多高低压隔离结构需要特殊半导体制备工艺，在已开发工艺流程上并不适用。
发明内容
本发明为一种适用于体硅工艺功率集成电路高压器件与低压器件之间隔离的高压功率集成电路隔离结构，本发明能够有效防止体硅高压功率集成电路中寄生可控硅结构触发。
本发明采用如下技术方案：
一种高压功率集成电路隔离结构，包括：P型衬底，在P型衬底设有N型外延，在N型外延上设有2块场氧化层，在N型外延上设有重掺杂N型区且该重掺杂N型区位于2块场氧化层之间，在N型外延内设有2个P型隔离阱，该2个P型隔离阱分别位于2块场氧化层的下方，并且该2个P型隔离阱将N型外延分隔成3块，上述重掺杂N型区位于2个P型隔离阱之间，在2个P型隔离阱的上端分别设有重掺杂P型区，上述重掺杂N型区及重掺杂P型区与零电位电连接。
与现有技术相比，本发明具有如下优点：
(1)本发明的结构能够有效吸收功率集成电路工作时从高压结构注入到衬底，再注入到低压结构的载流子，从而提高低压CMOS结构寄生可控硅触发的难度。
(2)本发明结构中，两个P型隔离阱之间的外延小岛接零电位，使吸收的载流子流入大地，而不是流入低压电源，这样能够避免由于载流子注入低压电源引起芯片可靠性问题。
(3)本发明的隔离结构，仅仅利用芯片版图的设计即可防止可控硅触发，所有工艺与原工艺流程兼容，因此不需要修改固有工艺流程，不需增加工艺成本。
附图说明
图1是隔离结构剖面图。
图2是本发明隔离结构衬底电流示意图。
图3是传统隔离结构衬底电流示意图。
具体实施方式
参照图1，一种高压功率集成电路隔离结构，包括：P型衬底1，在P型衬底1设有N型外延2，在N型外延2上设有2块场氧化层3、4，在N型外延2上设有重掺杂N型区5且该重掺杂N型区5位于2块场氧化层3、4之间，在N型外延2内设有2个P型隔离阱6、7，该2个P型隔离阱6、7分别位于2块场氧化层3、4的下方，并且该2个P型隔离阱6、7将N型外延2分隔成3块，上述重掺杂N型区5位于2个P型隔离阱6、7之间，在2个P型隔离阱6、7的上端分别设有重掺杂P型区8、9，上述重掺杂N型区5及重掺杂P型区8、9与零电位电连接。在场氧化层3、4、重掺杂P型区8、9及重掺杂N型区5上设有介质层10，在介质层10上设有接零电位金属11且该接零电位金属11与重掺杂N型区5及重掺杂P型区8、9连接。
在图2中给出了本发明结构衬底电流示意图，图3给出了传统的单个P型隔离阱衬底电流示意图，说明本发明结构吸收衬底电流的能力显著提高。
本发明在制备时，首先选择P型衬底，制作深N型外延，然后制备穿通外延的P型隔离阱，然后制备场氧化层，然后进行重掺杂N型区注入和重掺杂P型区注入，然后淀积介质层并刻蚀，接下来是接零电位金属引线的制备及钝化处理，整个工艺过程完全与原外延功率集成电路制备工艺兼容。

Claims (2)

1、一种高压功率集成电路隔离结构，包括：P型衬底(1)，在P型衬底(1)设有N型外延(2)，在N型外延(2)上设有2块场氧化层(3、4)，其特征在于在N型外延(2)上设有重掺杂N型区(5)且该重掺杂N型区(5)位于2块场氧化层(3、4)之间，在N型外延(2)内设有2个P型隔离阱(6、7)，该2个P型隔离阱(6、7)分别位于2块场氧化层(3、4)的下方，并且该2个P型隔离阱(6、7)将N型外延(2)分隔成3块，上述重掺杂N型区(5)位于2个P型隔离阱(6、7)之间，在2个P型隔离阱(6、7)的上端分别设有重掺杂P型区(8、9)，上述重掺杂N型区(5)及重掺杂P型区(8、9)与零电位电连接。
2、根据权利要求1所述的高压功率集成电路隔离结构，其特征在于在场氧化层(3、4)、重掺杂P型区(8、9)及重掺杂N型区(5)上设有介质层(10)，在介质层(10)上设有接零电位金属(11)且该接零电位金属(11)与重掺杂N型区(5)及重掺杂P型区(8、9)连接。
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功率集成电路中的一种抗闩锁方法研究. 宋慧滨，唐晨，易扬波，孙伟锋.半导体技术，第31卷第6期. 2006
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