CN1507070A

CN1507070A - 功率晶体管及使用它的半导体集成电路

Info

Publication number: CN1507070A
Application number: CNA2003101225589A
Authority: CN
Inventors: 前田晃幸
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-12-11
Filing date: 2003-12-11
Publication date: 2004-06-23
Also published as: US20050056907A1; JP4460272B2; JP2004207702A

Abstract

提供一种功率晶体管，还有使用该功率晶体管的半导体集成电路，在该晶体管中可防止寄生PNP晶体管的不正常起动和由于周边电路闭塞引起的电路故障。在由配置在P型硅基底上的多个垂直式PNP晶体管组成的功率晶体管中，在功率晶体管的有源区中制作了为把P型硅基底与多个垂直式PNP晶体管的集电极彼此隔离开来而形成的N⁺型隐埋层的单个或多个电极部分。

Description

功率晶体管及使用它的半导体集成电路

技术领域

本发明涉及一种功率晶体管及使用它的半导体集成电路。具体地说，本发明涉及一种功率晶体管，还有使用它的半导体集成电路，在该功率晶体管中配置有多个垂直式PNP晶体管。

在传统上，已经制作了一种功率晶体管，在这种晶体管中，在半导体基底上配置着多个垂直式PNP晶体管(例如，见：Japan Patent Laid-OpenPublication HEI 7-183311)。

图3示出常规功率晶体管的图形平面图，而图4示出沿图3直线IV-IV所取的截面图。在这个功率晶体管中，在p型硅基底101上形成有：用于把硅基底101与各垂直式PNP晶体管集电极彼此隔离开来的N⁺型隐埋层102；形成在N⁺型隐埋层102上的、且用作每个垂直式PNP晶体管集电极的P⁺型集电极隐埋层103；把功率晶体管与它周围器件彼此隔离开来的、围绕在N⁺型隐埋层102周围形成的P⁺型隐埋隔离层113；用N型外延生长法，形成在整个P型硅基底101表面上的N型外延层104，作为每个垂直式PNP晶体管基极区以改进晶体管特性形成的N⁺型基极凹层105；形成在P⁺型集电极隐埋层103上的p⁺型集电极层106；形成在P⁺型隐埋隔离层113上部分、用作器件隔离的P⁺型隔离层116；用作各垂直PNP晶体管发射极、形成在N⁺型基极凹极105区域之内的P⁺型发射极层107；形成在各垂直PNP晶体管基极电极区中的N⁺型基极层108；以及N⁺型电极层118，这是这样来形成的，使得围绕着P⁺型集电极层106，为的是把N⁺型隐埋层102的电极刚好放在该功率晶体管区域的下面。此外还在p型硅基底101的表面上形成一层有选择地形成的图形并开了孔的氧化层薄膜120，并在那上面进一步形成共同的发射极金属线109，共同的基极金属线110和共同的集电极金属线111，在构成该功率晶体管的多个单元晶体管之间为电连接布线，还有连接到共同的发射极金属线109并接地到GND的N⁺型隐埋层102的金属线112。注意，所有这些都是通过已知的标准双极型IC制作方法来形成的。在图3中，由于共同的基极金属线110对本发明来说不是很重要的，所以部分地省去了它们的互连线。

根据这种常规晶体管的结构，在饱和区中的垂直式PNP晶体管存在着一个问题，就是寄生PNP晶体管会不正常起动，导致泄漏电流流向p型硅基底，而使p型硅基底的电平不稳定，造成功率晶体管周边电路闭塞，它会导致电路的故障。在下面通过使用功率晶体管的部分横截面结构来解释在饱和区中，关于垂直式PNP晶体管泄漏电流的发生机制。

图5是在饱和区中带有垂直式PNP晶体管的功率晶体管的截面图，其中当垂直式PNP晶体管是在饱和区中时，共同的发射极金属线109和确定路线并与共用的发射极金属上109连接的N⁺型隐埋层102的金属线112被施加0伏的电压，共同的基极金属线110被施加-0.6伏的电压，而共同的集电极金属111被施加-0.3伏的电压。注意，在图5中，实线箭头代表空穴而虚线箭头代表电子。

首先，作为垂直式PNP晶体管的输入电流，空穴从P⁺型发射极层107注入到N⁺型基极凹层105，形成基极电流(在图5中用实线箭头A来表示)。关于在饱和区中的垂直式PNP晶体管，在P⁺型集电极隐埋层103和N⁺基极凹层105之间施加0.3伏的正向偏压，所以电子从N⁺型基极凹层105注入到P⁺型集电极隐埋层103(在图5中用虚线箭头B来表示)。

然后，部分注入的电子到达N⁺型隐埋层102，在那里，它们被复合并被耗散(在图5中的虚线箭头C)。在这种场合下，由于N⁺型隐埋层102被规定路线并与共同的发射极金属线109连接，并被金属线112通过它自身电阻R1和N型外延层104电阻R2接地到GND，大数值的电阻R1和电阻R2将使部分注入的电子在没有复合的情况下回到P⁺型集电极隐埋层103(在图5中的虚线箭头C′)。

由于已回到P⁺型集电极隐埋层103的没有复合的电子，空穴从P⁺型集电极隐埋层103注入到N⁺型隐埋层102(在图5中的实线箭头D)。随着导致N⁺型隐埋层的电压较低，空穴电流被寄生PNP晶体管(由N⁺型集电极隐埋层103作为发射极，N⁺型隐埋层102作为基极以及P型硅基底101作为集电极所组成的晶体管)放大hFE倍，作为泄漏电流流经P型硅基底101(在图5中的实线箭头E)。

在这示于图4的常规功率晶体管中，由于N⁺型隐埋层102的电极部分(N⁺型电极层118的图形区域)被设置在围绕功率晶体管的有源区，所以从刚好在功率晶体管中央部位的N⁺型隐埋层102到电极部分的距离变为很长的一段，使得电阻R1变得很大。因此，在饱和区，功率晶体管有一个问题，就是寄生PNP晶体管很可能不正确起动，造成流向P型硅基底101的泄漏电流。

这些问题是最终能导致P型硅基底101的电平不稳定，引起功率晶体管的周边电路发生闭塞，从而使电路发生故障的严重问题。

发明内容

因而，本发明的目的是要提供一种功率晶体管，还有使用该功率晶体管的半导体集成电路，其中抑制了功率晶体管的寄生PNP晶体管的不正常起动，这样就能防止由于周边电路的闭塞而引起的电路故障。

为要实现根据本发明的上述目的，制作了由形成在P型硅基底上的多个垂直式PNP晶体管组成的功率晶体管，其中

在功率晶体管的有源区中制作为把P型硅基底与多个垂直式PNP晶体管彼此隔离开来而形成的N⁺型隐埋层的单个或多个电极部分。

在这功率晶体管中，通过在功率晶体管的有源区内装置一个或多个N⁺型隐埋层的电极部分，从刚好在功率晶体管下面的N⁺型隐埋层到电极部分的距离变得较短，所以，其电阻变得较小。因此可防止寄生PNP晶体管的不正常起动，从而可防止由于功率晶体管周边电路的闭塞引起的电路故障。

在一实施例中，至少部分电极部分被装置于在功率晶体管的有源区上布线的、共同的发射极金属线的下面。

在该实施例的功率晶体管中，通过在功率晶体管有源区上形成和布线的共同的发射极金属线下面的N⁺型隐埋层电极部分的装置，可在不增加功率晶体管尺寸的情况下，能使功率晶体管有限的设计空间得到有效的利用，从而不需要进行复杂的图形设计。

此外还在一实施例中，把电极部分装置在N⁺型隐埋层上，并由N⁺型电极层形成，用来做欧姆接触和N⁺型扩散层。

其实，寄生PNP晶体管不正常起动的基本原因是，N⁺型隐埋层有大的电阻部分，N型外延层的电阻纵向地存在于从N⁺型电极层到装置于功率晶体管底面的N⁺型隐埋层是另一个原因，可是在事实上它的影响不大。因此，根据该实施例的功率晶体管，在N⁺型隐埋层的电极部分形成一层其掺杂水平重于N型外延层的N⁺扩散层，通过它可减小直到N⁺型隐埋层的电阻，所以可以防止寄生PNP晶体管的不正常起动。

此外还有一实施例中，该N⁺型扩散层与作为多个垂直式PNP晶体管基极区的N⁺型基极凹层同时形成。

在该实施例的功率晶体管中，同时形成为垂直式PNP晶体管改进特性所需的、并形成在垂直式PNP晶体管基极区上的N⁺型基极凹层和N⁺型扩散层。因此，在不牵涉到任何额外工艺的情况下来减小N型外延层的电阻成为可能。

此外还有一实施例中，N⁺型扩散层是在其掺杂水平重于形成在P型硅基底上的N型外延层掺杂水平的1×10¹⁶到1×10¹⁷cm³的范围内形成的。

在该实施例的功率晶体管中，实际使用的N⁺型扩散层的掺杂水平范围要设置得比N型外延层的掺杂水平重，而又要轻到不影响垂直式PNP晶体管的特性。考虑到这一点，实际使用的掺杂水平范围较佳的是1×10¹⁶到1×10¹⁷原子/cm³。作为这情况的结果，可以减小N型外延层的纵向存在的电阻。

此外还在一实施例中，N⁺型扩散层是这样来形成的，即把掺杂剂一直扩散到它们到达存在于功率晶体管底表面上的N⁺型隐埋层为止。

在该实施例的功率晶体管中，N⁺型扩散层是这样来形成的，使得一直扩散到达到制作在功率晶体管底面的N⁺型隐埋层时为止。因此，可减小N型外延层的电阻，且尽管N型外延层保留着，却永不发生电阻的增加。

此外还在一实施例中，这样来放置单个或多个电极部分，使得与它们各自的相邻电极部分均匀地隔开。

在该实施例的功率晶体管中，放置多个电极部分，使得它们各自相邻的N⁺型隐埋层电极部分的距离是均匀的，所以可把刚好在功率晶体管有源区下面的N⁺型隐埋层的电阻作得较小，因此可把隐埋层电阻分布均匀化，从而有可能抑制局部泄漏电流的发生。另外，虽然取决于N⁺型隐埋层的电阻值，寄生PNP晶体管的hFE，等等，但是如果需要，可增加N⁺型隐埋层所放置电极部分的数目来减少电阻。

而且，根据本发明，可提供一种使用上述任何一种功率晶体管的半导体集成电路。

在该半导体集成电路中，使用一种功率晶体管，它能防止寄生PNP晶体管的不正常起动和由于周边电路闭塞而引起的电路故障。因此，可提供一种能稳定工作、高性能半导体集成电路。

附图简述

从在下文给出的详细描述中，可使本发明变得更全面地理解，而所给出的附图仅作为说明性的，因而不是对本发明的限制，其中：

图1是根据本发明的一个实施例的功率晶体管的平面图；

图2是沿图1的直线II-II所取的截面图；

图3是根据现有技术的功率晶体管的图形平面图；

图4是沿图3的直线IV-IV所取的截面图；以及

图5是示出在饱和区中垂直式PNP晶体管横截面结构的示图。

较佳实施方法

在下文，详细描述在附图中作为其实施例来说明的本发明功率晶体管。

图1是根据本发明一实施例的功率晶体管的图形平面图，而图2则是沿图1的直线II-II所取的截面图。

在这示于图1和2的功率晶体管中，在P型硅基底1上形成有：N⁺型隐埋层，它用来把P型硅基底1与各垂直式PNP晶体管的集电极彼此隔离开来；p⁺型集电极隐埋层3，它用作各垂直式PNP晶体管的集电极；围绕着N⁺型隐埋层2形成的P⁺型隐埋隔离层13，用来把功率晶体管与它周边的器件彼此隔离开来，用外延生长法，在整个P型硅基底1的表面上形成的N型外延层4；在各垂直式PNP晶体管的基板区形成的N⁺型基极凹层5，用来改善该晶体管的特性；在N⁺型隐埋层2的电极部分‘a’形成的N⁺型扩散层15(刚好在N⁺型电极层18的下面)，它是常规地形成的，使得它除了在功率晶体管有源区内的N⁺型隐埋层2的电极部分‘a’处之外，还围绕该功率晶体管，以便减小N型外延层4的电阻；形成在P⁺型集电极隐埋层3上的P⁺型集电极层6；形成在P⁺型隐埋隔离层13上、用作隔离器件的P⁺型隔离层16；用作各垂直式PNP晶体管的发射极、形成在N⁺型基极凹层5的区域之内的P⁺型发射极层7；以及形成在各垂直式PNP晶体管基极电极区中的N⁺型基极层8。

此外还在P型硅基底1的表面上形成一层有选择地形成图形的并开了孔的氧化层薄膜20，并进一步在它的上面形成共同的发射极金属线9，共的基极金属线10和共同的集电极金属线11，这些金属线对构成功率晶体管的多个单元晶体管之间的电连接规定了路线，还有N⁺型隐埋层2的金属线12由连接到共同的发射极金属线9并接地到GND。就是说，虽未在图2中示出，但共同的发射极金属线9是电连接到金属线12的。

注意，在功率晶体管有源区之内形成的N⁺型隐埋层2的电极部分‘a’是被共同的发射极金属线9连接的。这电极部分‘a’是由N⁺型扩散层15和在共同的发射极金属线9下面的N⁺型电极层18所构成的。N⁺型电极层18和共同的发射极金属线9形成欧姆接触。本发明的功率晶体管是通过已知的标准双极型IC制作方法来形成的。在图1中，由于共同的基极金属线10对本发明来说不是很重要的，所以部分地省略了它们的相互连接线。

具有这种结构的功率晶体管，可防止迄今曾作为问题的寄生PNP晶体管的不正常起动，所以可抑制流到P型硅基底1的泄漏电流，从而可防止由于功率晶体管周边电路的闭塞引起的电路故障。

通过由本发明人完成的诸实验，已经证明根据本发明该实施例设计的功率晶体管的泄漏电流，与常规对应物相比，已改进到约20％。

可以把N⁺型隐埋层2的多个在电压水平上需要与功率晶体管共同的发射极金属线9是相等的电极部分‘a’直接连接到在功率晶体管有源区上形成并布线的共同的发射极金属线9，可能对功率晶体管的有限设计空间得到有效的利用，这样就不必要进行复杂的图形设计。

此外，N⁺型隐埋层2的电极部分‘a’的N⁺型扩散层15是与N⁺型基极凹层15是与N⁺型基极凹层5同时形成的，所以掺杂剂是在掺杂剂浓度重于N型外延层的掺杂剂浓度下扩散并形成的，直到它们抵达N⁺型隐埋层2的较低部分时为止。由于这个结果，使得有可能减小分布在N⁺型电极层18到制作在功率晶体管底面的N⁺型隐埋层2范围的电阻R2。

一般，双极型IC(集成电路)的N型外延层的电阻率通常为1到5Ω·cm(掺杂水平：1到5×10¹⁵原子/cm³)但是，考虑了要影响垂直式PNP晶体管特性的N⁺型基极凹层5，就希望N⁺型扩散层15是在1×10¹⁶到1×10¹⁷原子/cm³的掺杂水平范围内形成。

此外，常规地形成在功率晶体管有源区周围的N⁺型隐埋层2的电极部分‘a’(N⁺型电极层18的区域)，和制作在有源区内的N⁺型隐埋层2的多个电极部分‘a’要被放置得在它们之间隔开较短的距离且要均匀地排列。由于这个结果，可把刚好在功率晶体管下面的N⁺型隐埋层2的电阻R1制作得较小，而可均匀化N⁺型隐埋层2的电阻分布，使得有可能抑制发生局部泄漏电流。

另外，虽然取决于N⁺型隐埋层2的电阻值，寄生PNP晶体管的hFE，等等，但是，如果需要，可增加N⁺型隐埋层2放置的电极部分‘a’的数目来减小电阻R1。

虽然上述实施例已经描述了在P型硅基底1上形成了多个垂直式PNP晶体管的功率晶体管，但半导体基底并不限于硅基底，而也可由其它材料做成。另外，虽然上述实施例已经描述过制作了多个N⁺型隐埋层2的电极部分的功率晶体管，可是，电极部分‘a’在数目上可以给定是1，而电极部分‘a’的位置或数目可根据垂直式PNP晶体管的结构按需要来设定。

而且，采用上述实施例的功率晶体管用于集成电路，使得有可能实施能稳定工作的、高性能集成电路。

从上面的描述可以清楚，根据本发明的功率晶体管，通过在功率晶体管有源区内的多个N⁺型隐埋层电极部分的制备，可以减小分布在N⁺型隐埋层到电极层范围内的电阻，所以可防止寄生PNP晶体管的不正常起动，使得有可能抑制到P型硅基底的泄漏电流。因此，可防止由于功率晶体管周边电路闭塞引起的电路故障。

另外，根据本发明的半导体集成电路，通过使用上述的功率晶体管，可制作一种能稳定工作的、高性能半导体集成电路。

已作了如此描述的本发明，可用多种方法来改变同样的功率晶体管是明显的。不会认为这种变化是背离本发明的实质和范围的，而对本领域的技术人员是明白的所有这些修改是要包括在下面的权利要求书的范围之内。

Claims

1.一种功率晶体管，其特征在于，包括形成在P型硅基底上的多个垂直式PNP晶体管，其中

为把P型硅基底与多个垂直式PNP晶体管彼此隔开来而形成的N⁺型隐埋层的单个或多个电极部分制作在功率晶体管的有源区中。

2.如权利要求1所述的功率晶体管，其特征在于，所述至少部分电极部分制作于在功率晶体管有源区上布线的、共同的发射极金属线的下面。

3.如权利要求1所述的功率晶体管，其特征在于，所述该电极部分制作在N⁺型隐埋层上，并由用于形成欧姆接触的N⁺型电极层和N⁺型扩散层形成。

4.如权利要求3所述的功率晶体管，其特征在于，所述N⁺型扩散层与作为多个垂直式PNP晶体管基极区的N⁺型基极凹层同时形成。

5.如权利要求3所述的功率晶体管，其特征在于，所述N⁺型扩散层是在掺杂水平为1×10¹⁶到1×10¹⁷原子/cm³的范围内形成的，这个掺杂水平比形成在P型硅基底上N型外延层的掺杂水平重。

6.如权利要求3所述的功率晶体管，其特征在于，这样来形成N+型扩散层，使得掺杂剂一直扩散到它们到达存在于功率晶体管底面上的N⁺型隐埋层为止。

7.如权利要求1所述的功率晶体管，其特征在于，所述单个或多个电极是这样放置的使它们各自邻接的电极部分均匀地隔开。

8.一种半导体集成电路，其特征在于，使用在权利要求1中所规定的功率晶体管。