CN102986027B - 高压集成电路设备 - Google Patents

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Abstract

在p半导体基板（1）的表面层上，高压集成电路设备（100）设置有作为高侧浮动电位区的n区（3）、形成高压结端接区（93）的n-区（4）、以及作为LVDD电位区的n-区（2）。低侧电路部（91）设置在n-区（2）上。进行欧姆接触的通用接触区（58）设置在拾取电极（59）下方，该拾取电极（59）设置在高压结端接区（93）。通用接触区（59）具有p+区（56）和N+区（57）沿着p半导体基板（1）的表面交替接触的结构。通过如此地设置通用接触区（58），当输入负浪涌电压时，流入低侧电路部（91）的载流子的量可减少。由此，可防止低侧电路部（91）的逻辑部的错误操作和低侧电路部（91）的闩锁。

Description

高压集成电路设备
技术领域
本发明涉及高压集成电路设备。
背景技术
高压集成电路（HVIC）公知为用于对形成用于功率转换（DC-AC转换）的桥接电路的上臂的开关功率器件进行导通-截止驱动的装置，诸如PWM逆变器。最近，已采用使用高压结而无需通过变压器、光电耦合器或者类似物的电位绝缘的元件分离型HVIC在发生异常时通过过电流检测和温度检测来增强开关功率器件的功能并且减小电源系统的大小和降低电源系统的成本。
图9是示出形成逆变器或者其他功率转换器件的开关器件与驱动这些器件的常规HVIC的连接的示例的说明性示图。图9示出其中两个开关器件（在此为IGBT（绝缘栅双极晶体管）114和115）串联连接的半桥的示例。图9所示的功率转换器件通过使半桥的上臂IGBT115和下臂IGBT14交替地导通从作为输出端子的Vs端子交替地输出高电位或低电位，从而向L负载118供应AC电力。
即，当输出高电位时，IGBT114和IGBT115进行操作，从而使上臂IGBT115导通并使下臂IGBT114截止。另一方面，当输出低电位时，IGBT114和IGBT115进行操作，从而使上臂IGBT115截止并使下臂IGBT114导通。连接成与IGBT114和115逆平行（antiparallel）的二极管是续流二极管（FWD）116和117。
在操作间隔期间，在驱动元件HVIC111中，GND基准栅极信号从L-OUT输出到下臂IGBT114，并且以Vs端子电位作为基准的栅极信号从H-OUT输出到上臂IGBT115。以Vs端子电位作为基准的信号从H-OUT输出，并且因此HVIC111必须设置有电平移动功能。
在图9中的符号中，Vss指示高压电源（主电路电源）的高电位侧，并且GND接地。Vs是从Vss电位到GND电位波动的中间电位。H-VDD是采用Vs端子电位作为基准的低压电源113的高电位侧。L-VDD是采用GND作为基准的低压电源112的高电位侧。
H-IN是用于输入到在连接有电平上升电路的低侧的CMOS电路的栅极的输入信号和输入端子。L-IN是用于输入到在连接有下臂IGBT114的栅极的低侧的CMOS电路的栅极的输入信号和输入端子。
如上文中所解释的，H-OUT是输出到上臂IGBT115的栅极的高侧CMOS电路的输出信号和输出端子。L-OUT是输出到下臂IGBT114的栅极的输出信号和输出端子。
ALM-IN是检测到上臂IGBT115的温度和过电流时的检测信号119的输入信号和输入端子。ALM-OUT是具有下降电平的检测信号的输出信号和输出端子。
图10和图11是电平移动电路和外围电路的电路图。图10是包括电平上升电路的电路图，并且图11是包括电平下降电路的电路图。在图10和图11中，符号120指示在以Vs端子作为基准的低压电源113的高电位侧的端子。在本说明书和附图中，由“n”或“p”修饰的层和区域分别具有电子和空穴作为多数载流子。此外，由“+”或“-”修饰的“n”或“p”分别指示比没有这些符号的层或区域中更高和更低的杂质浓度。
作为外围电路，示出传送电平移动电路（低侧电路部）的输入信号的低侧CMOS电路（PMOS和NMOS）、以及传送电平移动电路（电平上升电路或电平下降电路）的输出信号（从输出部101输出）至上臂IGBT115（高侧电路部）的高侧CMOS电路（PMOS和NMOS）。图10中的符号71是电平移动电阻器。符号75是使未示出的自举电容器的电压上升的二极管，并且是产生其电压比电压Vs高一自举电压量（等于低压电源113的电压）的自举二极管。该低压电源133的电压和低压电源112的电压相同。
在图10中，当输入信号（H-IN）被输入到低侧电路部时，该信号穿过低侧电路部的CMOS电路，并且被输入到电平上升电路的n沟道MOSFET41的栅极。该信号使n沟道MOSFET41导通和截止，电平上升电路的输出信号从输出部101输出，并且借助于该信号，使高侧电路部的CMOS电路导通和截止并输出输出信号（H-OUT）。该输出信号被转换成采用Vs端子电位作为基准的信号。该输出信号被输入到上臂IGBT115的栅极，并且使该上臂IGBT115导通和截止。当上臂IGBT115是n-沟道器件时，图10中的电平上升电路是必需的。
在图11中，电平下降电路由p沟道MOSFET43和电平移动电阻器72构成。二极管76与电平移动电阻器72并联连接。ALM-IN被输入到高侧电路部的CMOS电路的栅极，并且CMOS电路的输出信号被输入到电平下降电路的p沟道MOSFET43的栅极。通过该手段，使p沟道MOSFET43导通和截止。通过使p沟道MOSFET43导通和截止，信号从电平下降电路的输出部102输出到低侧（低侧电路部）。而且，从低侧电路部输出来自低侧电路部的CMOS电路的输出的电平下降ALM-OUT信号作为检测信号。
在图9所示的HVIC111中，示出用于输入/输出以上所述的每一信号的端子（H-VDD、H-OUT、ALM-IN、L-VDD、L-OUT、GND、H-IN、ALM-OUT和L-IN）。这些端子对应于图10和图11中的端子。
通过组合使用图9所示的开关器件（IGBT114和115）形成的半桥电路而创建的桥接电路广泛地应用于各种领域，诸如大容量PDP（等离子体显示面板）、液晶面板及其他电源应用、空调、以及照明设备的家用逆变器，加上用于电动机控制的逆变器。
由于这些电动机、照明设备以及类似物变成诸如图9所示的电感负载（L负载）118，因此存在由印刷电路板上的布线、直至L负载118的电缆以及类似物引起的寄生电感成分以及类似物的影响。即，当使上臂的IGBT115截止时且当开关以使下臂IGBT114导通时，存在作为形成HVIC111的高侧电路部的高电位侧基准电位的Vs端子电位以及H-VDD端子的电位相对于地电位（图9中的GND端子的电位）向负电位侧的移动。
向负电位侧（负浪涌电压）的该移动导致高侧电路部的错误操作和闩锁，并且因此存在会损坏HVIC111的担忧。图12是详细地示出常规高压集成电路设备的电平移动电路的电路图。图12(a)是电平上升电路图，并且图12(b)是电平下降电路图。
图12(a)所示的电平上升电路设置有电平移动电阻器71、以及其漏极连接到电平移动电阻器71的n沟道MOSFET41；连接电平移动电阻器71和n沟道MOSFET41的部分是电平上升电路的输出部101。
为了在H-VDD电位变成比GND电位低得多的电位时（在已施加了过大的负浪涌电压时）防止电平移动电阻器71的损坏，二极管75与电平移动电阻器71并联连接。
此外，当将过电压施加到H-VDD端子时，二极管75用于防止过大的电压施加到高侧电路部的CMOS电路的MOSFET的栅极。通常，齐纳二极管常常用作此二极管75。此外，n沟道MOSFET41结合逆平行连接的体二极管42。
另一方面，图12(b)所示的电平下降电路设置有p沟道MOSFET43的漏极以及连接到该漏极的电平移动电阻器72；连接电平移动电阻器72和p沟道MOSFET43的部分是电平下降电路的输出部102。
为了在H-VDD电位变成比GND电位低得多的电位时防止电平移动电阻器72的损坏，二极管76与电平移动电阻器72并联连接。
此外，当将过电压施加到H-VDD端子时，二极管76用于防止过大的电压施加到低侧电路部的CMOS电路的MOSFET的栅极，同时使MOSFET43导通。此外，n沟道MOSFET43结合逆平行连接的体二极管44。
图13是示出自隔离高压集成电路设备的高侧电路部的逻辑部、低侧电路部的逻辑部、以及电平上升电路部的主要部分的截面图。在图13中，在连接到GND电位的p型半导体基板1的表面层中形成作为n阱区的n-区2和n区3。在n-区2中形成例如构成低侧电路部91的逻辑部的CMOS电路或者类似物。在n区3中形成例如构成电平移动电路部94和高侧电路部92的逻辑部的CMOS电路或者类似物。
用于电平移动（在此为电平上升）的n沟道MOSFET41由与n-区4接触且用作基区的p区51、作为源极的n+区53、在p区51中形成的p接触区54、作为在n-区4中形成的漏极的n+区52、以及隔着栅氧化膜在p区51上的n+区53和n+区52之间形成的栅电极55构成。
在图13中，符号22和32表示n+区，并且符号28和38表示p+区。符号56表示作为第一接触区的p+区，符号62表示作为第二接触区的n+区，并且符号93表示高压结端接区。符号45和46是pn二极管，并且符号a至j是电极。
在图12和图13中，作为n沟道MOSFET41的漏极的n+区52通过表面金属布线经由电平移动电阻器71连接到H-VDD端子。此外，连接电平移动电阻器71和作为漏极的n+区52的部分是电平上升电路部的输出部101。该输出部101在用于电位移动的n沟道MOSFET41导通时输出低电位，并且在MOSFET41截止时输出高电位，并且因此可执行作为不同基准电位之间的信号传送的电平移动操作。
以此方式，在上臂IGBT115截止的时刻作为相对于地电位为负电位的负浪涌电压VS0被施加到Vs端子。可使用以下方程式（1）来计算该负浪涌电压VS0。在方程式（1）中，L0是L负载118的电感值，并且I是在IGBT115中流动的电流值。
VS0=L0×dI/dt(1)
此外，当负浪涌电压VS0低于GND电位（0V）-(Vspy+Vfd)时，HVIC111（芯片）的寄生pn二极管45和46开始导通。在此，Vspy是高侧低压电源113或者未示出的自举电容器的各个端子两端的电池电压，并且Vfd是寄生pn二极管45和46两端的正向电压降。当负浪涌电压VS0的绝对值在负方向上大大地增大时，过电流在HVIC111（芯片）中流动，并且由此高侧电路部的错误操作趋于发生且存在可能发生HVIC111（芯片）的故障或损坏的担忧。
所施加的负浪涌电压VS0与印刷电路板上的布线以及直至L负载118的电缆和类似物的寄生电感成分（L1）和在IGBT115中流动的导通电流I1的截止间隔引起的dI1/dt的乘积(L1×(dI1/dt))成比例；将该尖峰状负浪涌电压VS0施加到Vs端子。所施加的电压约为-100V，并且所施加的间隔约为数百纳秒至1μs。
作为这种高压集成电路，已公开了驱动半桥配置中的功率晶体管的用于保护高压集成电路的电路。这种电路期望与预期在输出节点有过大负摆幅的电路一起使用，并且是在电路板和接地之间具有在负电压尖峰期间限制电流的电阻器的高压集成电路芯片（在下文中参见例如专利文献1）。
此外，作为高压集成电路设备，公开了通过在属于电平移动器的开关元件的漏电极和属于放大器的MOS晶体管（CMOS电路）的栅电极之间插入二极管来减少反向偏压的影响的驱动设备（在下文中参见例如专利文献2）。
此外，作为另一高压集成电路设备，公开了其中属于电平移动器的开关元件的漏极、电平移动电阻器、以及电流限制电阻器串联连接且将从电平移动电阻器到电流限制电阻器的部分作为电平上升电路的输出部的设备（在下文中参见例如专利文献3）。
此外，作为另一高压集成电路设备，公开了以下设备。为了在由形成于p基板上的n阱构成的高侧电路部中的CMOS逻辑中形成n沟道MOSFET，与p阱相邻地形成p+杂质区并且使其连接到电位Vs。n+杂质区和p+杂质区类似地设置在连接到H-VDD电位的n阱上。在高侧CMOS逻辑的周边形成这些杂质区，以使从地电位区流入高侧n阱区的空穴电流在流入p阱之前吸收，并且可避免由负浪涌电压引起的寄生闸流晶体管闩锁。
专利文献1：日本专利No.3346763
专利文献2：日本专利申请特许公开No.2001-25235
专利文献3：日本专利申请特许公开No.2008-301160
专利文献4：日本专利申请特许公开No.2009-147378
然而，现有技术的上述常规高压集成电路设备具有以下问题。在图9所示的开关功率器件和HVIC的连接中，当Vss电压约为1200V且H-VDD电位比电位Vs高约20V时，如果上臂IGBT115操作且下臂IGBT114截止，则电流从上臂IGBT115流向L负载118。
当上臂IGBT115从该状态被截止时，L负载118试图维持该电流，并且因此电流从GND经由下臂FWD116流动，Vs端子处的电位变成低于GND电位且可达到约-100V。当Vs端子处的电位达到约-100V时，H-VDD端子处的电位变为约-80V。
在图13所示的高压集成电路设备的结构中，p半导体基板1和p区61处于GND电位。因此，当Vs端子处的电位下降直至作为n阱区的n区3以及作为n-阱区的n-区4两者都低于GND电位时，由p半导体基板1和n区3构成的寄生pn二极管45以及由p区61和n-区4构成的寄生pn二极管46两者都在正向上偏置，并且大电流流动。
由于该大电流，可能发生HVIC高侧电路部和低侧电路部的错误操作，并且可能发生由闩锁造成的损坏。在这点上，上述专利文献1未提及限制电流的电阻器在接地端子和基板之间的连接、或者在其他地方的连接。由于该电阻器在多晶硅层中形成，因此当由负浪涌电压引起的大脉冲电流（数安培至数十安培）在Vs端子和接地端子之间的寄生二极管中瞬时流动时，存在多晶硅层可被过电流热分解从而导致HVIC的损坏的担忧。
此外，在上述专利文献2中，连接有二极管以减少反向偏压的影响，并且未提及在H-VDD电位处于比L负载大的负电位时限制体二极管或者寄生二极管中的电流的电阻器或者布局方法。
此外，在上述专利文献3中，提出了通过将低压电源的高电位侧（H-VDD）和地电位侧（接地）之间的路径中的电流限制电阻器与电平移动电路的基准电压Vs相连接，防止由n沟道MOSFET的体二极管和寄生二极管本身的过电流造成的损坏、以及由在电平移动电路中的电流容量较小的地方的过电流造成的损坏。然而，未提及防止Vs基准高侧逻辑（CMOS电路）或接地基准低侧逻辑（CMOS电路）的寄生错误操作（错误反相）。
此外，在上述专利文献4中，阐述了高侧阱区中的n+和p+杂质区固定在H-VDD电位和VS电位以防止由负浪涌电压引起的Vs基准高侧逻辑的寄生错误操作。然而，未提及防止低侧电路部的逻辑部的错误操作。
图14是示出现有技术的高压集成电路设备的低侧电路部和高侧电路部的错误操作的说明性示图。图14所示的HVIC的截面配置对应于图13所示的HVIC截面配置，并且是低侧电路部91、高压结端接区（HVJT）93、以及高侧电路部92的截面配置。然而，在图14中，省略图13所示的电平上升电路。
当负浪涌电压经由Vs端子输入到H-VDD端子时，正向电流在寄生pn二极管46中流动。此时，作为少数载流子的电子从n-区4注入作为寄生pn二极管46的p阳极区的p区61。在几乎没有任何电子从作为在p区61中形成的第一接触区的p+区56拉出来的情况下，电子流入n-区2，并且以例如约15V的高电位流向n+区22。
在该过程中，由于在作为形成有低侧电路部91的n阱区的n-区2中存在寄生电阻78，在作为构成低侧电路部91的逻辑部的p沟道MOSFET的漏极的p+区24下方的n-区2的电位被电压降下拉。
由此，同样在低侧电路部91中，使将p+区24（该p+区24作为构成逻辑部的p沟道MOSFET的漏极）作为发射极、将n-区2作为基极、并且将p半导体基板1作为集电极的寄生pnp双极晶体管79导通。因此，存在可能发生诸如L-OUT端子的输出逻辑的反相之类的错误操作以及由低侧电路部91的闩锁造成的损坏的担忧。
另一方面，已进入n-区4的少数载流子空穴流入作为构成高侧电路部92的逻辑部的p沟道MOSFET的源极和漏极的p+区33和34，并且流入作为p偏置区的p区31。由此，使由作为n沟道MOSFET的源极的n+区37、作为p偏置区的p区31、以及n区3构成的寄生npn晶体管导通，并且存在可能发生高侧电路部92的逻辑部的错误操作以及由闩锁造成的损坏的担忧。在图14中，符号25、29、35和39各自指示栅电极。
发明内容
为了解决现有技术的上述问题，本发明的目的在于，提供可防止低侧电路部（当将负电压施加到H-VDD端子或Vs端子时连接到接地基准以及内部电源或L-VDD电源）的错误操作和损坏的高压集成电路设备。
为了解决上述问题并达成本发明的目的，本发明的高压集成电路设备表征如下。在第一导电类型的半导体基板上设置第二导电类型的低侧电路部，该低侧电路部连接到将GND电位作为基准的低压电源。在半导体基板上距低侧电路部一距离的位置处设置第二导电类型的高侧电路部，该高侧电路部连接到将高于GND电位的中间电位作为基准的低压电源。设置第一导电类型区域，该第一导电类型区域电连接到GND电位，包围高侧电路部设置，并且与低侧电路部的外周部一起形成高压结端接区。在第一导电类型区域中设置第一拾取电极。连接到将中间电位作为基准的低压电源的高电位侧的第二拾取电极设置在高压结端接区内部以及高侧电路部的外周部中。第一导电类型的第一高浓度接触区设置成与第一拾取电极欧姆接触。第二导电类型的第二高浓度接触区设置成与第二拾取电极欧姆接触。第一高浓度接触区和第二高浓度接触区中的至少一个区域是通用接触区，其中p区和n区设置成沿着半导体基板的表面相互交替接触。
此外，为了解决上述问题并获得本发明的目的，本发明的高压集成电路设备表征如下。设置第二导电类型的第一半导体区，其包括设置在第一导电类型的半导体基板上的低侧电路部。设置第二导电类型的第二半导体区，其包括设置在半导体基板上距第一半导体区一距离的位置的高侧电路部。设置第一CMOS电路，该第一CMOS电路由具有设置在第一半导体区的表面层中的第一导电类型的源区和第一导电类型的漏区的第一MOSFET、设置在第一半导体区的表面层中距第一MOSFET一距离的第一导电类型的第三半导体区、以及具有设置在第三半导体区的表面层中的第二导电类型的源区和第二导电类型的漏区的第二MOSFET构成。设置第二CMOS电路，该第二CMOS电路由具有设置在第二半导体区的表面层中的第一导电类型的源区和第一导电类型的漏区的第三MOSFET、设置在第二半导体区的表面层中距第三MOSFET一距离的第一导电类型的第四半导体区、以及具有设置在第四半导体区的表面层中的第二导电类型的源区和第二导电类型的漏区的第四MOSFET构成。设置第一导电类型的第五半导体区，该第一导电类型的第五半导体区设置在半导体基板的表面层中以包围第二半导体区，并且具有高于半导体基板的杂质浓度。具有高于第五半导体区的杂质浓度的第一导电类型的第一接触区设置在第五半导体区的表面层中。高压结端接区由第二半导体区的外周部和第五半导体区构成。具有高于第二半导体区的杂质浓度的第二导电类型的第二接触区设置在第二半导体区的表面层中以及高压结端接区内部。第二导电类型的第三接触区设置在第一半导体区的表面层中，并且与第一MOSFET的源区接触。第一导电类型的第四接触区设置在第三半导体区的表面层中，并且与第二MOSFET的源区接触。第二导电类型的第五接触区设置在第二半导体区的表面层中，并且与第三MOSFET的源区接触。第一导电类型的第六接触区设置在第四半导体区的表面层中，并且与第四MOSFET的源区接触。与第一接触区欧姆接触的第一拾取电极设置在第一接触区上。与第二接触区欧姆接触的第二拾取电极设置在第二接触区上。第一源电极被设置成与第一MOSFET的源区和第三接触区接触。第一漏电极被设置成与第一MOSFET的漏区接触。第二源电极被设置成与第二MOSFET的源区和第四接触区接触。第二漏电极被设置成与第二MOSFET的漏区接触。第三源电极被设置成与第三MOSFET的源区和第五接触区接触。第三漏电极被设置成与第三MOSFET的漏区接触。第四源电极被设置成与第四MOSFET的源区和第六接触区接触。第四漏电极被设置成与第四MOSFET的漏区接触。第二源电极和第一拾取电极连接到GND端子。第三源电极和第二拾取电极连接到高电位侧端子。第一接触区和第二接触区中的至少一个区域是通用接触区，其中p区和n区设置成沿着半导体基板的表面相互交替接触。
此外，本发明的高压集成电路设备表征为在上述发明中，形成通用接触区的p区和n区中的区域之一被另一区域包围。
此外，本发明的高压集成电路设备表征为在上述发明中，形成通用接触区的p区和n区的平面形状都是条状。
此外，本发明的高压集成电路设备表征为在上述发明中，在形成通用接触区的p区和n区中，导电类型与第一导电类型区域不同的区域的深度大于或等于第一导电类型区域的深度。
此外，本发明的高压集成电路设备表征为在上述发明中，在形成通用接触区的p区和n区中，导电类型与第五半导体区不同的区域的深度大于或等于第五半导体区的深度。
此外，本发明的高压集成电路设备表征为在上述发明中，高侧电路部是连接到将构成半桥电路的上臂的开关元件与下臂的开关元件之间的连接点作为基准电位的电源并且驱动上臂的开关元件的电路部。此外，高电位侧端子连接到电源的高电位侧。GND端子连接到GND电位。
借助于上述发明，通过将包围高侧电路部的高压结端接区外部的固定在GND电位的区域中的拾取区作为通用接触区，可减少流入低侧电路部的载流子的量，并且可防止由低侧电路部的逻辑部的错误操作和闩锁造成的损坏。
此外，借助于上述发明，通过将设置在高侧电路部的外周部中的固定在高侧电路部的电源的高电位侧的电位的区域中的拾取区域作为通用接触区，可减少流入低侧电路部的载流子的量，并且可防止由低侧电路部的逻辑部的错误操作和闩锁造成的损坏。
借助于本发明的高压集成电路设备，存在可防止低侧电路部的错误操作和损坏的有益结果。
附图说明
图1是示出本发明的实施例1的高压集成电路设备的主要部分的截面图；
图2是示出第一通用接触区的平面图案的平面图；
图3是示出经由H-VDD端子施加负浪涌电压时电子和空穴的行为的说明性示图；
图4是示出本发明的实施例2的高压集成电路设备的主要部分的截面图；
图5是示出第二通用接触区的平面图案的平面图；
图6是示出经由H-VDD端子施加负浪涌电压时电子和空穴的行为的说明性示图；
图7是示出本发明的实施例3的高压集成电路设备的主要部分的截面图；
图8是示出本发明的实施例4的高压集成电路设备的主要部分的截面图；
图9是示出形成逆变器或者其他功率转换器件的开关功率器件与驱动这些器件的常规HVIC的连接的示例的说明性示图；
图10是示出电平上升电路及其外围电路的电路图；
图11是示出电平下降电路及其外围电路的电路图；
图12是详细地示出现有技术的高压集成电路设备的电平移动电路的电路图；
图13是示出自隔离高压集成电路设备的高侧电路部的逻辑部、低侧电路部的逻辑部、以及电平上升电路部的主要部分的截面图；
图14是示出现有技术的高压集成电路设备的低侧电路部和高侧电路部的错误操作的说明性示图；
图15是示出本发明的高压集成电路设备的主要部分的平面结构的示例的平面图；以及
图16是示出本发明的高压集成电路设备的主要部分的另一示例的截面图。
具体实施方式
在下文中，参考附图具体地解释本发明的高压集成电路设备的优选实施例。在各个实施例和所附附图的以下解释中，向类似的组成构件分配相同的符号，并且省略多余的解释。此外，向与常规结构中相同的部位分配相同的符号。
（实施例1）
图1是示出本发明的实施例1的高压集成电路设备的主要部分的截面图。在图1所示的高压集成电路设备100中，在p半导体基板1内的主面之一上形成变成n阱区且作为高侧浮动电位区的n区3、变成高压结端接区93的n-区4、以及形成低侧L-VDD电位区的n-区2。
该高压集成电路设备200对应于作为图9所示的驱动元件的HVIC111，并且具体地对应于控制半桥的上臂IGBT115的图10所示的低侧电路部和高侧电路部。在图1中，省略电平上升电路。根据需要，图11所示的电平下降电路可设置在高压集成电路设备100中。
在作为高侧浮动电位区的该n区3中形成连接到将中间电位Vs作为基准的低压电源的高侧电路92，如图10和图11所示。在低侧L-VDD电位区的n-区2中形成连接到具有GND基准的低压电源的低侧电路部91，如图10和图11所示。
此外，p区61被形成为包围n-区4且与n区3接触。在该p区61的表面层中，形成其中p+区56和n+区57被设置成沿着p半导体基板1的表面相互交替接触的第一通用接触区58。p区61是将p半导体基板1的电位固定在GND电位的固定电位区。p区61中的杂质浓度高于p半导体基板1中的杂质浓度且低于p+区56中的杂质浓度。第一通用接触区58与第一拾取电极59欧姆接触，该第一拾取电极59与GND端子欧姆接触。第一通用接触结构由第一拾取电极59和第一通用接触区58构成。
在n区3的表面层中形成作为接触区的n+区62。在该n+区62上形成欧姆接触的第二拾取电极69。n+区62是将电位固定在高侧电路部的电源的高侧电位的固定电位区，该高侧电路部将中间电位Vs作为基准电位。n+区62中的杂质浓度高于n区3中的杂质浓度。当跨第一拾取电极59和第二拾取电极69施加电压时，形成延伸到p区61和n-区4的耗尽层的区域变成高压结端接区93（HVJT）。
高压结端接区93包围n区3的周边，并且n-区2设置在该n区3外部。低侧电路部91设置有由第一p沟道MOSFET和第一n沟道MOSFET构成的第一CMOS电路。第一p沟道MOSFET具有p+区23（源极）、p+区24（漏极）、第一源电极81、以及第一漏电极82。第一源电极81与p+区23欧姆接触。第一漏电极82与p+区24欧姆接触。第一n沟道MOSFET具有n+区27（源极）、n+区26（漏极）、第二源电极83、以及第二漏电极84。第二源电极83与n+区27欧姆接触。第二漏电极84与n+区26欧姆接触。
高侧电路部92设置有由第二p沟道MOSFET和第二n沟道MOSFET构成的第二CMOS电路。第二p沟道MOSFET具有p+区33（源极）、p+区34（漏极）、第三源电极85、以及第三漏电极86。第三源电极85与p+区33欧姆接触。第三漏电极86与p+区34欧姆接触。第二n沟道MOSFET具有n+区37（源极）、n+区36（漏极）、第四源电极87、以及第四漏电极88。第四源电极87与n+区37欧姆接触。第四漏电极88与n+区36欧姆接触。
n+区22、p+区28、n+区32、以及p+区38是接触区，并且分别与第一源电极81、第二源电极83、第三源电极85和第四源电极87欧姆接触。
第一拾取电极59连接到第二源电极83，并且连接到GND端子。第二拾取电极69连接到第三源电极85，并且连接到H-VDD端子。该第一拾取电极59设置在高压结端接区93靠近低侧电路部91的一侧。第二拾取电极69设置在高压结端接区93靠近高侧电路部92的一侧。
第一漏电极82和第二漏电极84连接在一起，并且还连接到L-OUT端子。第三漏电极86和第四漏电极88连接在一起，并且连接到H-OUT端子。第四源电极87连接到Vs端子。在图1中，45是由p半导体基板1和n区3构成的寄生pn二极管。
n-区2和4、n区3和p区61经过图案化工艺处理，并且离子注入磷或硼杂质，此后例如执行高温（约1100至1200°C）扩散工艺以使其扩散到指定扩散深度，从而形成阱区。
此外，在作为其中形成低侧电路部91的L-VDD电位区的n-区2的表面层中，形成作为基区的p偏置区（p区）21。在p区21中形成第一n沟道MOSFET。该p区21经过图案化工艺处理，并且离子注入硼杂质，此后由与用于形成n-区2和4、n区3、以及p区61的上述高温（约1100至1200°C）扩散工艺不同的扩散工艺诱发其扩散到指定扩散深度。
作为用以获取与H-VDD端子的欧姆接触的接触区的n+区62通过例如砷离子注入形成为指定深度以获取约1×1020/cm3的表面浓度，并且随后在例如约750至900°C的温度下退火。
此外，与n+区62类似，与L-VDD端子欧姆接触的n+区22以及形成低侧电路部91的第一n沟道MOSFET的源极和漏极的n+区27和26也通过离子注入和退火来形成。即，在经过用于n+区形成的图案化工艺处理之后，例如，离子注入砷以获取约1×1020/cm3的表面浓度。此外，作为形成低侧电路部91的第一p沟道MOSFET的源极和漏极的p+区23和24、以及作为接触区的p+区28也通过经过用于p+区形成的图案化工艺处理以及例如离子注入BF2来形成以获取约1×1020/cm3的表面浓度。由此，通过例如在约750至900°C的温度下的相同退火工艺，p+区23、24和28被形成至指定扩散深度。
在作为其中形成高侧电路部92的高侧浮动电位区的n区3的表面层中形成作为基区的p偏置区（p区31）。在p区31中形成第二n沟道MOSFET。例如，该p区31与p区21类似地形成。与H-VDD端子欧姆接触的n+区32以及形成高侧电路部92的第二n沟道MOSFET的源极和漏极的n+区37和36与n+区22、27和26类似地形成。作为形成高侧电路部92的第二p沟道MOSFET的源极和漏极的p+区33和34以及作为接触区的p+区38与p+区23、24和28类似地形成。
图2是示出图1所示的第一通用接触区的平面图案的平面图。在图2中，示出在p区61的表面层中形成的第一通用接触区58的平面图案。第一通用接触区58由在p区61的表面层中形成的p+区56和n+区57构成，该p区61构成寄生pn二极管46。p+区56和n+区57是接触区，并且被形成为相互接触。p+区56和n+区57各自使用单独的离子注入掩模形成。例如，在形成p+区56之后，n+区57可从p+区56的表面选择性地形成为比p+区56大的深度。在该第一通用接触区58上，使作为第一拾取电极59的金属电极欧姆接触以形成第一通用接触结构。
当负浪涌电压经由Vs端子施加到H-VDD端子时，通过采用该第一通用接触结构，流入寄生pn二极管46的少数载流子电子可快速地从第一拾取电极59拉出。由此，可抑制流入n-区2的电子的量，并且可防止由低侧电路部91的逻辑部的闩锁造成的错误操作和损坏。
此外，可减少注入n-区4的流入该寄生pn二极管46的少数载流子空穴的量，从而可防止由高侧电路部92的逻辑部的闩锁造成的错误操作和损坏。
在图2中，第一通用接触区58被示为具有矩形平面形状以包围p+区56并且具有设置成岛状的多个n+区57。在其中将负浪涌电压施加到Vs端子的间隔中，为了增强将HVJT的寄生pn二极管46（高压二极管）的p区61中的电子拉出的效果，期望n+区57相比p+区56的比值可增加、或者形成以下在实施例4中描述的n偏置区。然而，当ESD（静电放电）或另一正浪涌从H-VDD端子输入到n+区62时，HVJT的寄生pn二极管46进入反向偏置状态，并且发生雪崩击穿。此时，因雪崩击穿发生的空穴流入p区61。在p区61的第一通用接触区58的p+区56中捕捉这些空穴。当n+区57被设置为包围高侧电路部92的两折（twofold）和三折（threefold）的线状时，该n+区57正下方的p区61中的电阻（基极电阻）增大。因此，当在n+区57正下方的p区61中发生0.6V的电压降时，存在由n-区4、p区61和n+区57构成的寄生npn双极晶体管可操作从而导致电流损坏的担忧。为了抑制这种寄生操作，期望n+区57未被设置成线状而是短分割的岛状以使其重叠两次或两次以上（在图2中的示例中，以双重重叠结构），从而从n+区62（H-VDD端子）到p区61交替地重叠。通过这种设置，甚至可在n+区57之间包围的p+区56中吸收空穴，从而可抑制局部基极电阻的增大，并且可抑制寄生npn双极晶体管的操作。类似地，期望n+区57被形成为包围p区61。作为第一通用接触区58的平面图案，还存在设置成岛状的n+区57的平面形状可以是圆形、正方形或多边形的情况。此外，还存在p+区56和n+区57被形成为带状（例如，条状）的情况。
第一通用接触区58使用图2所示的平面图案来经过图案化工艺处理，并且例如使用单独的离子注入掩模将BF2离子注入p+区56，直至表面浓度约为1×1020/cm3。然后，使用单独的离子注入掩模将例如砷离子注入n+区57，直至表面浓度约为1×1020/cm3。此后，如上所述在约750°C至900°C的温度下执行相同的退火工艺，从而形成扩散深度约为0.2μm至0.5μm的p+区56和n+区57。在此情况下，针对每一区域可使用单独的离子注入掩模，从而一种杂质类型无法得到另一杂质类型的补偿。
此后，在形成GND端子、H-VDD端子、L-VDD端子、低侧电路部91的逻辑部（MOSFET）的电极、以及类似物之后，形成表面保护膜，并且完成具有低侧电路部91、高侧电路部92和高压结端接区93的高压集成电路设备100。
如图1所示，通过在连接到GND电极的第一拾取电极59下方设置第一通用接触区58，当负浪涌电压经由Vs端子输入到H-VDD端子时，流入低侧电路部91的逻辑部（n-区2）的电子的量可减少。
图3是示出经由H-VDD端子施加负浪涌电压时电子和空穴的行为的说明性示图。将电子作为少数载流子从n-区4注入由p区61和n-区4构成的寄生pn二极管46的p区61，并且这些电子通过该p区61以流入n-区2。此时，进入p区61的在从n-区4流向n-区2的电子的移动路径途中的一部分电子被n+区57捕获，其结势垒比该p区61高（约高0.6V），即该部分具有低电子能量势垒且被拉入第一拾取电极59。
因此，可减少流入n-区2的电子的量，并且可防止由低侧电路部91的逻辑部的闩锁造成的错误操作和损坏。另一方面，由于n+区57与p+区56相邻，抑制从第一通用接触区58的p+区56发射到p区61的空穴的量。因此，也减少从p区61注入寄生pn二极管46的n-区4的空穴的量，并且可防止由高侧电路部92的逻辑部的闩锁造成的错误操作和损坏。
形成第一通用接触区58所需的区域与作为图14所示的现有技术的第一接触区的p+区56的区域相同。因此，芯片大小不增大，并且制造成本不增加。
图15是示出本发明的高压集成电路设备的主要部分的平面结构的示例的平面图。在图15中，截面A-A中的截面结构对应于图1所示的截面图。截面B-B中的截面结构对应于图14所示的截面图。即使当在p区61的表面层中第一通用接触区58只在与低侧电路部91相对的地方形成时也获取有益结果，而无需沿着p区61的整个周边形成第一通用接触区58。此外，优选沿着p区61的整个周边形成第一通用接触区58。同样，在以下实施例2至4的高压集成电路设备中，第一通用接触区58以平面布局类似地形成。
此外，在图15中，作为第二接触区的n+区62沿着整个周边形成以包围高侧电路部92，但是沿着整个周边的形成不是必要的。当高侧电路部92的CMOS电路和高压结端接区之间的距离较短时，期望n+区62至少设置在高侧电路部92的CMOS电路和高压结端接区之间。在下文中的实施例2至4的高压集成电路设备中，n+区62以类似的平面布局形成。
图16是示出本发明的高压集成电路设备的主要部分的另一示例的截面图。图16所示的高压集成电路设备100使用外延基板制造，其中n外延生长层（n外延）在p支承基板上形成。在外延基板上形成穿透n外延生长层且达到p支承基板的p区61，并且在其表面层中形成由p+区56和n+区57构成的第一通用接触区58。下文中的实施例2至4的高压集成电路设备也可使用外延基板类似地制造。
如在上文中所解释的，在实施例1中，通过在包围高侧电路部92的高压结端接区93的外部形成第一通用接触区58作为固定在GND电位的拾取区，可减少流入低侧电路部91的载流子的量，并且可防止由低侧电路部91的逻辑部的闩锁造成的错误操作和损坏。
（实施例2）
图4是示出本发明的实施例2的高压集成电路设备的主要部分的截面图。实施例2的高压集成电路设备200与图1所示的实施例1的高压集成电路设备100的不同之处在于，第二通用接触区68也在连接到H-VDD端子的第二拾取电极69下方形成。第二通用接触区68由设置成沿着p半导体基板1的表面相互交替接触的n+区62和p+区63构成。省略解释，但是第一通用接触区58的平面图案与实施例1中的第一通用接触区的平面图案（图2）相同。
图5是示出第二通用接触区的平面图案的平面图。第二通用接触区68具有由n+区62包围的矩形平面形状，并且此外具有其中多个p+区63设置成岛状的平面布局。作为第二通用接触区68的平面图案，还存在设置成岛状的p+区63的平面形状可以是圆形、正方形或多边形的情况。此外，还存在p+区63和n+区62被形成为带状（例如，条状）的情况。
接着，解释第二通用接触区68的形成方法。与H-VDD端子欧姆接触的第二通用接触区68使用图5所示的平面图案经过图案化工艺处理，并且将例如砷离子注入n+区62以使表面浓度约为1×1020/cm3。然后，将BF2离子注入p+区63以使表面浓度约为1×1020/cm3。然后，在例如约750°C至900°C的温度下执行退火工艺以扩散到约0.2μm至0.5μm的深度，从而形成第二通用接触区68。
图6是示出经由H-VDD端子施加负浪涌电压时电子和空穴的行为的说明性示图。由于存在与第二通用接触区68的n+区62相邻的p+区63，因此在由p区61和n-区4构成的寄生pn二极管46中流动的电流中，抑制从n+区62发射到n-区4的电子的量。因此，从n-区4注入p区61的电子的量减少。
此外，进入p区61的电子从形成第一通用接触区58的n+区57拉出。因此，与图1的高压集成电路设备100相比，进入n-区2的电子的量少。由此，可进一步防止由低侧电路部91的逻辑部的闩锁造成的错误操作和损坏。
另一方面，将空穴作为少数载流子从p区61注入由p区61和n-区4构成的寄生pn二极管46的n-区4，并且这些空穴通过该n-区4以流入n区3。此时，空穴的一部分被p+区63捕获，其结势垒比n区3高（约高0.6V），并且被拉入第二拾取电极69。
此外，由于n+区57与p+区56相邻，抑制从第一通用接触区58的p+区56发射到p区61的空穴的量。因此，也减少从p区61注入寄生pn二极管46的n-区4的空穴的量，并且可防止由高侧电路部92的逻辑部的闩锁造成的错误操作和损坏。
形成第一通用接触区58和第二通用接触区68所需的区域与图14所示的作为常规第一接触区的p+区56和作为常规第二接触区的n+区62的区域相同。因此，芯片大小不增大，并且制造成本不增加。
如在上文中所解释的，在实施例2中，可获取与实施例1类似的有益结果。此外，通过形成设置在高侧电路部92的外周部中的第二通用接触区68作为固定在高侧电路部92的电源的高电位侧的电位的拾取区，可减少流入低侧电路部91的载流子的量，并且可防止由低侧电路部91的逻辑部的闩锁造成的错误操作和损坏。
（实施例3）
图7是示出本发明的实施例3的高压集成电路设备的主要部分的截面图。实施例3的高压集成电路设备300和图4中的实施例2的高压集成电路设备200之间的差异在于，只形成第二通用接触区68并且不形成第一通用接触区58。
通过形成第二通用接触区68，当负浪涌电压经由Vs端子施加到H-VDD端子时，注入p区61的电子的量减少，如参考图6在实施例2中所解释的。由此，流入n-区2的电子的量减少，并且可防止由低侧电路部91的逻辑部的闩锁造成的错误操作和损坏。
另一方面，注入n-区4的空穴的一部分被拉入第二通用接触区68的p+区63，并且流入第二拾取电极69。因此，减少流入n-区3的空穴的量，并且可防止由低侧电路部92的逻辑部的闩锁造成的错误操作和损坏。
此外，形成第二通用接触区68所需的区域与作为图14的常规第二接触区的n+区62的区域相同。因此，芯片大小不增大，并且制造成本不增加。
如在上文中所解释的，在实施例3中，可获取与实施例2类似的有益结果。
（实施例4）
图8是示出本发明的实施例4的高压集成电路设备的主要部分的截面图。实施例4的高压集成电路设备400和图1中的实施例1的高压集成电路设备100之间的差异在于，代替第一通用接触区58的n+区57，形成具有其扩散深度比p+区56深的n偏置区97的第三通用接触区98。n偏置区97穿透p区61并且到达p半导体基板1。
该n偏置区97通过在高温（约1100至1200°C）下经过用于形成作为p偏置区的p区21的扩散工艺处理、或者约1MeV的高加速度的离子注入、以及在约750至900°C的温度下的与n+区57的驱动工艺相同的退火工艺来形成，从而获取约0.6μm至5μm的扩散深度。
通过设置该n偏置区97，当输入负浪涌电压时，流入由p区61和n-区4构成的寄生pn二极管46的少数载流子电子由n偏置区97有效地捕获，并且流入低侧电路部91的逻辑部（n-区2）的电子的量可有效地减少。
如在上文中所解释的，在实施例4中，可获取与实施例1类似的有益结果。
本发明不限于上述实施例1至4，并且在设置成低于L-VDD电位的内部电源电路（内部基准电压电路）的逻辑部以及用于驱动作为电平移动元件的高压n沟道MOSFET的脉冲生成器电路的逻辑部中也是有效的。在本发明中，这些电路被认为是包括在低侧电路部91中。
工业实用性
如上所述，本发明的高压集成电路设备作为在将导通/截止驱动信号传送到例如PWM逆变器、开关电源或类似物中的功率器件的栅极时使用的高压集成电路设备是有效的，并且尤其是防止由该电路中过电流的流动造成的错误操作的发生。
附图标记的说明
1p半导体基板
2、4n-区
3n区
21、61p区
22、26、27、32、36、37、57、62n+区
23、24、28、33、34、38、56、63p+区
58第一通用接触区
59第一拾取电极
68第二通用接触区
69第二拾取电极
81第一源电极
82第一漏电极
83第二源电极
84第二漏电极
85第三源电极
86第三漏电极
87第四源电极
88第四漏电极
91低侧电路部
92高侧电路部
93高压结端接区
97n偏置区
98第三通用接触区
100、200、300、400高压集成电路设备

Claims (7)

1.一种高压集成电路设备，包括：
第一导电类型的半导体基板；
第二导电类型的低侧电路部，所述第二导电类型的低侧电路部设置在所述半导体基板上，并且连接到将GND电位作为基准的低压电源；
第二导电类型的高侧电路部，所述第二导电类型的高侧电路部设置在所述半导体基板上距所述低侧电路部一距离的位置，并且连接到将高于所述GND电位的中间电位作为基准的低压电源；
第一导电类型区域，所述第一导电类型区域电连接到所述GND电位，包围所述高侧电路部设置，并且与所述高侧电路部的外周部一起形成高压结端接区；
第一拾取电极，所述第一拾取电极设置在所述第一导电类型区域中；
第二拾取电极，所述第二拾取电极连接到将所述中间电位作为基准的所述低压电源的高电位侧，并且设置在所述高压结端接区内部以及所述高侧电路部的外周部中；
第一导电类型的第一高浓度接触区，所述第一导电类型的第一高浓度接触区与所述第一拾取电极欧姆接触；以及
第二导电类型的第二高浓度接触区，所述第二导电类型的第二高浓度接触区与所述第二拾取电极欧姆接触，
所述第一高浓度接触区和所述第二高浓度接触区中的至少一个区域是p区和n区沿着所述半导体基板的表面设置成相互交替接触的通用接触区。
2.一种高压集成电路设备，包括：
第一导电类型的半导体基板；
第二导电类型的第一半导体区，所述第二导电类型的第一半导体区包括设置在所述半导体基板上的低侧电路部；
所述第二导电类型的第二半导体区，所述第二导电类型的第二半导体区包括设置在所述半导体基板上距所述第一半导体区一距离的位置的高侧电路部；
第一CMOS电路，所述第一COMS电路由具有设置在所述第一半导体区的表面层中的所述第一导电类型的源区和所述第一导电类型的漏区的第一MOSFET、设置在所述第一半导体区的表面层中距所述第一MOSFET一距离的第三半导体区、以及具有设置在所述第三半导体区的表面层中的所述第二导电类型的源区和所述第二导电类型的漏区的第二MOSFET构成；
第二CMOS电路，所述第二COMS电路由具有设置在所述第二半导体区的表面层中的所述第一导电类型的源区和所述第一导电类型的漏区的第三MOSFET、设置在所述第二半导体区的表面层中距所述第三MOSFET一距离的第四半导体区、以及具有设置在所述第四半导体区的表面层中的所述第二导电类型的源区和所述第二导电类型的漏区的第四MOSFET构成；
所述第一导电类型的第五半导体区，所述第一导电类型的第五半导体区设置在所述半导体基板的表面层中以包围所述第二半导体区，并且具有高于所述半导体基板的杂质浓度；
所述第一导电类型的第一接触区，所述第一导电类型的第一接触区设置在所述第五半导体区的表面层中，并且具有高于所述第五半导体区的杂质浓度；
高压结端接区，所述高压结端接区由所述第二半导体区的外周部和所述第五半导体区构成；
所述第二导电类型的第二接触区，所述第二导电类型的第二接触区设置在所述第二半导体区的表面层中以及所述高压结端接区内部，并且具有高于所述第二半导体区的杂质浓度；
所述第二导电类型的第三接触区，所述第二导电类型的第三接触区设置在所述第一半导体区的表面层中，并且与所述第一MOSFET的源区接触；
所述第一导电类型的第四接触区，所述第一导电类型的第四接触区设置在所述第三半导体区的表面层中，并且与所述第二MOSFET的源区接触；
所述第二导电类型的第五接触区，所述第二导电类型的第五接触区设置在所述第二半导体区的表面层中，并且与所述第三MOSFET的源区接触；
所述第一导电类型的第六接触区，所述第一导电类型的第六接触区设置在所述第四半导体区的表面层中，并且与所述第四MOSFET的源区接触；
第一拾取电极，所述第一拾取电极设置在所述第一接触区上，并且与所述第一接触区欧姆接触；
第二拾取电极，所述第二拾取电极设置在所述第二接触区上，并且与所述第二接触区欧姆接触；
第一源电极，所述第一源电极被设置成与所述第一MOSFET的源区和所述第三接触区接触；
第一漏电极，所述第一漏电极被设置成与所述第一MOSFET的漏区接触；
第二源电极，所述第二源电极被设置成与所述第二MOSFET的源区和所述第四接触区接触；
第二漏电极，所述第二漏电极被设置成与所述第二MOSFET的漏区接触；
第三源电极，所述第三源电极被设置成与所述第三MOSFET的源区和所述第五接触区接触；
第三漏电极，所述第三漏电极被设置成与所述第三MOSFET的漏区接触；
第四源电极，所述第四源电极被设置成与所述第四MOSFET的源区和所述第六接触区接触；
第四漏电极，所述第四漏电极被设置成与所述第四MOSFET的漏区接触；
GND端子，所述GND端子连接到所述第二源电极和所述第一拾取电极；以及
高电位侧端子，所述高电位侧端子连接到所述第三源电极和所述第二拾取电极，
所述第一接触区和所述第二接触区中的至少一个区域是p区和n区沿着所述半导体基板的表面设置成相互交替接触的通用接触区。
3.如权利要求1或权利要求2所述的高压集成电路设备，其特征在于，形成所述通用接触区的所述p区和所述n区中的区域之一被其他区域包围。
4.如权利要求1或权利要求2所述的高压集成电路设备，其特征在于，形成所述通用接触区的所述p区和所述n区的平面形状都是条状。
5.如权利要求1所述的高压集成电路设备，其特征在于，在形成所述通用接触区的所述p区和所述n区中，导电类型与所述第一导电类型区域不同的区域的深度大于或等于构成所述通用接触区的所述p区和所述n区中导电类型与所述第一导电类型区域相同的区域的深度。
6.如权利要求2所述的高压集成电路设备，其特征在于，在形成所述通用接触区的所述p区和所述n区中，导电类型与所述第五半导体区不同的区域的深度大于或等于构成所述通用接触区的所述p区和所述n区中导电类型与所述第五半导体区相同的区域的深度。
7.如权利要求2所述的高压集成电路设备，其特征在于，所述高侧电路部是连接到将构成半桥电路的上臂的开关元件与下臂的开关元件之间的连接点作为基准电位的电源并且驱动所述上臂的开关元件的电路部，
所述高电位侧端子连接到所述电源的高电位侧，以及
所述GND端子连接到GND电位。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502401B2 (en) * 2013-08-16 2016-11-22 Infineon Technologies Austria Ag Integrated circuit with first and second switching devices, half bridge circuit and method of manufacturing
JP5987991B2 (ja) 2013-09-02 2016-09-07 富士電機株式会社 半導体装置
JP6465544B2 (ja) * 2013-09-25 2019-02-06 株式会社デンソー 接合分離型半導体集積回路
US20150236090A1 (en) * 2014-02-14 2015-08-20 Nxp B.V. Transistor with reducted parasitic
JP6337634B2 (ja) * 2014-06-16 2018-06-06 富士電機株式会社 半導体集積回路装置
JP6413467B2 (ja) * 2014-08-19 2018-10-31 富士電機株式会社 半導体装置
US9698147B2 (en) * 2015-02-25 2017-07-04 Sii Semiconductor Corporation Semiconductor integrated circuit device having low and high withstanding-voltage MOS transistors
TWI576981B (zh) * 2015-06-25 2017-04-01 聯華電子股份有限公司 適合應用於靜電放電保護的半導體結構
JP2017045966A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
TWI629785B (zh) * 2016-12-29 2018-07-11 新唐科技股份有限公司 高電壓積體電路的高電壓終端結構
JP6972691B2 (ja) * 2017-06-19 2021-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US10636872B1 (en) * 2018-10-31 2020-04-28 Globalfoundries Inc. Apparatus and method to prevent integrated circuit from entering latch-up mode
CN111326578B (zh) * 2018-12-13 2022-08-02 中芯集成电路（宁波）有限公司 栅驱动集成电路
US20220190107A1 (en) * 2020-12-15 2022-06-16 Fuji Electric Co., Ltd. Semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124628A (en) * 1995-04-12 2000-09-26 Fuji Electric Co., Ltd. High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor
CN1349661A (zh) * 1999-04-30 2002-05-15 罗姆股份有限公司 具有双极性晶体管的半导体装置
JP2004006555A (ja) * 2001-06-11 2004-01-08 Fuji Electric Holdings Co Ltd 半導体装置
CN1773706A (zh) * 2004-11-12 2006-05-17 松下电器产业株式会社 驱动电路
CN1835237A (zh) * 2005-03-08 2006-09-20 美国芯源系统股份有限公司 屏蔽式高压集成电路
CN101350618A (zh) * 2007-05-31 2009-01-21 富士电机电子技术株式会社 电平移动电路和半导体器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214532A (ja) * 1998-01-27 1999-08-06 Matsushita Electric Works Ltd 半導体装置
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP2001025235A (ja) 1999-07-07 2001-01-26 Mitsubishi Electric Corp 駆動装置および電力変換装置
DE10056833C2 (de) 1999-11-24 2003-03-20 Int Rectifier Corp Integrierte Treiberschaltung für Halbbrückenschaltung mit zwei Leistungstransistoren
WO2002075892A1 (en) * 2001-03-16 2002-09-26 Sarnoff Corporation Electrostatic discharge protection structures having high holding current for latch-up immunity
US6576959B2 (en) * 2001-04-10 2003-06-10 Texas Instruments Incorporated Device and method of low voltage SCR protection for high voltage failsafe ESD applications
US6444511B1 (en) * 2001-05-31 2002-09-03 Taiwan Semiconductor Manufacturing Company CMOS output circuit with enhanced ESD protection using drain side implantation
US8513087B2 (en) * 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
JP4091038B2 (ja) * 2003-11-19 2008-05-28 松下電器産業株式会社 プラズマディスプレイのサステインドライバ、及びその制御回路
JP4242353B2 (ja) 2004-02-04 2009-03-25 パナソニック株式会社 半導体装置
JP2007081009A (ja) * 2005-09-13 2007-03-29 Matsushita Electric Ind Co Ltd 駆動回路およびデータ線ドライバ
JP5072043B2 (ja) 2009-03-24 2012-11-14 三菱電機株式会社 半導体装置
JP5431255B2 (ja) 2009-07-02 2014-03-05 信越化学工業株式会社 消泡剤
KR101060128B1 (ko) * 2009-09-11 2011-08-29 (주) 트리노테크놀로지 모스 게이트 전력 반도체 소자
US8476736B2 (en) * 2011-02-18 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Low leakage diodes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124628A (en) * 1995-04-12 2000-09-26 Fuji Electric Co., Ltd. High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor
CN1349661A (zh) * 1999-04-30 2002-05-15 罗姆股份有限公司 具有双极性晶体管的半导体装置
JP2004006555A (ja) * 2001-06-11 2004-01-08 Fuji Electric Holdings Co Ltd 半導体装置
CN1773706A (zh) * 2004-11-12 2006-05-17 松下电器产业株式会社 驱动电路
CN1835237A (zh) * 2005-03-08 2006-09-20 美国芯源系统股份有限公司 屏蔽式高压集成电路
CN101350618A (zh) * 2007-05-31 2009-01-21 富士电机电子技术株式会社 电平移动电路和半导体器件

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Publication number Publication date
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