CN105122452A - 半导体装置 - Google Patents

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Abstract

在高侧区(10)中，在p--型基板(1)的表面层设有形成了构成栅极驱动电路的PMOS(20)的第一n扩散区(2)和在内部形成了p扩散区(4)的第二n扩散区(3)。在p扩散区(4)形成有构成栅极驱动电路的NMOS(40)。在第一n扩散区(2)与第二n扩散区(3)之间设有接地电位的p分离扩散区(5)，使第一n扩散区(2)与第二n扩散区(3)电分离。第一n扩散区(2)与电源电位(VB)的VB端子连接。第二n扩散区(3)与基准电位(VS)或悬浮电位的端子(30)连接。p扩散区(4)与基准电位(VS)的VS端子连接。由此，能够在不使用外置部件的情况下抑制由浪涌引起的寄生动作，防止元件破坏。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，在产业用逆变器中，作为构成电力变换用桥式电路的IGBT(绝缘栅型双极晶体管)等在开关元件的栅极驱动中使用的半导体元件，公知有将输入侧和输出侧电绝缘的变压器和/或光电耦合器。另外，近年来，主要在低容量的逆变器用途中，为了低成本化，可使用不将输入侧和输出侧电绝缘的高耐压IC(HVIC，高压集成电路)(例如，参照下述非专利文献1)。
为了用低成本制造高耐压IC，可以使用廉价的块状基板，且适于利用了不需要特别的元件分离工艺的自分离技术的IC工艺。对于通过该自分离型IC工艺制作(制造)的高耐压IC，例如在下述非专利文献1中进行了公开。对通过自分离型IC工艺制作的高耐压IC的结构进行说明。图9是示意地表示现有的高耐压IC的平面结构的俯视图。图10是表示沿图9的切割线AA-AA′的截面结构的截面图。图11是表示图10的高耐压IC的等效电路的电路图。
如图9、10所示，通常，高耐压IC200具备高侧驱动电路210、电平转换器214、控制电路215。高侧驱动电路210具备栅极驱动电路、电平转换电阻等。高侧驱动电路210配置在高侧区220。高侧区220的周围被高耐压分离区224包围。高侧区220通过高耐压分离区224而与低侧区225电分离。电平转换器214配置在高耐压分离区224。在VB端子与电平转换器214之间连接有电平转换电阻217。
高耐压分离区224的周围被低侧区225包围。在低侧区225配置有控制高侧驱动电路210的控制电路215。低侧区225是除了高侧区220、高耐压分离区224和电平转换器214以外的部分。构成高侧驱动电路210的栅极驱动电路包括高侧一侧的p沟道MOSFET(绝缘栅型场效应晶体管，以下称为PMOS)212与n沟道MOSFET(以下称为NMOS)213以互补的方式连接的CMOS(互补型MOS)电路。
在利用自分离型IC工艺制作的高耐压IC中，在选择性地设置于p--块状基板201表面层的n扩散区202，形成高侧驱动电路210的横向型的PMOS212。在n扩散区202的内部以较浅的深度设置p扩散区203，在该p扩散区203形成横向型的NMOS213。n扩散区202与成为高侧驱动电路210的最高电位的VB端子连接。p扩散区203与成为高侧驱动电路210的最低电位的VS端子连接。VB端子-VS端子之间的电位差是作为高侧驱动电路210的电源电压的例如15V左右。
在p--块状基板201的表面层的n扩散区202的外侧，在低侧区225内设有p-区204。p--块状基板201和p-区204与接地电位(例如0V)的GND端子连接。在n扩散区202与p-区204之间设有构成高耐压分离区224的n-低浓度扩散区205。在高侧区220的电位升高到与低侧区225相比为600V以上的高电压时，通过使n-低浓度扩散区205与p-区204之间的pn结反向偏置，从而使n-低浓度扩散区205耗尽化，保持横向(与基板主面平行的方向)的耐压。
如图11所示，高耐压IC200例如与电力变换用桥式电路连接，驱动构成电力变换用桥式电路的一相的第一MOSFET101、第二MOSFET102。第一MOSFET101、第二MOSFET102在高压的主电源(正极侧)Vdc与作为该主电源的负极侧的接地电位GND之间以串联的方式连接。VS端子与第一MOSFET101和第二MOSFET102的连接点105连接。连接点105是由第一MOSFET101、第二MOSFET102构成的桥式电路的输出点。符号103、104是FWD(回流二极管)。
以驱动电力变换用桥式电路的高侧一侧的第一MOSFET101的情况为例对高耐压IC200的工作进行说明。对于高侧驱动电路210而言，将连接了VS端子的连接点105的电位作为基准电位VS，以基准电位VS与作为高侧驱动电路210的最高电位的电源电位VB之间的电位进行工作。在使用自举电路时，高侧驱动电路210的电源电位VB仅比基准电位VS高出自举电容器的电压。控制电路215将接地电位GND作为基准而进行工作，使第一MOSFET101生成用于导通/关断的GND基准的导通/关断控制用信号。
该GND基准的导通/关断控制用信号通过电平转换器214变换成VS基准的导通/关断控制用信号，并向高侧驱动电路210传送。输入到高侧驱动电路210的导通/关断信号经由栅极驱动电路211输入到第一MOSFET101的栅极。基于该导通/关断信号来导通/关断第一MOSFET101。这样，通过基于来自经由电平转换器214传送的控制电路215的导通/关断信号来导通/关断第一MOSFET101，从而与第二MOSFET102的导通/关断进行组合，由此使VS端子的电位在0V(GND)～几百V(Vdc)之间变动。
作为这样的现有的高耐压IC，提出了一种装置，即，通过代替现有的p扩散区及其周边的降低表面电场区(Resurfregion)而使电平转换用n沟道MOSFET与分岛区之间的高耐压分离区成为在基板正面露出由p型基板构成的p型基板区(或p扩散层)的区，从而能够在不使制造成本增加的情况下实现小型化(例如，参照下述专利文献1)。在下述专利文献1中，将通过高耐压分离区分割的n扩散区间的电位差用作电平转换时的信号电压。因此，将通过高耐压分离区分割的一个n扩散区(分岛区)作为电源电位，将另一个n扩散区作为电平转换用n沟道MOSFET的漏电位。电平转换用n沟道MOSFET的漏电位在电平转换用n沟道MOSFET处于关断状态时成为高耐压IC的电源电位，在电平转换用n沟道MOSFET处于导通状态时成为仅比电源电位低出将电平转换电阻与电平转换用n沟道MOSFET的电流值相乘而得的电压值的电位。
另外，作为现有的高耐压IC，提出了如下装置。在p-型硅基板上设有被p-阱区包围的n-区、与漏极连接的漏n+区、与漏n+区分离而包围漏n+区的p基区以及配置在p基区内部的源n+区。n-区通过贯通n-区而到达p-型硅基板的p-区被分离成第一n-区和第二n-区。在第一n-区设有漏n+区。第一n-区具有悬浮电位(例如，参照下述专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开第3917211号公报
专利文献2：日本特表2012-519371号公报
非专利文献
非专利文献1：ティー·フジヒラ(T.FUJIHIRA)，外4名，プロポーザルオブニューインターコネクションテクニックフォアベリーハイ-ボルテージIC′s(ProposalofNewInterconnectionTechniqueforVeryHigh-VoltageIC′s)，ジャパニーズジャーナルオブアプライドフィジクス(JapaneseJournalofAppliedPhysics)，1996年11月，第35卷(第一版)，第11号，p.5655-5663
非专利文献2：ジョナサン·アダムス(JonathanAdams)，"控制IC用自举电路部件的选择"，[online]，インターナショナル·レクティファイアー·ジャパン株式会社(InternationalRectifierJapan)，[平成25年6月10日检索]，网络＜http：//www.irf-japan.com/technical-info/designtp/dt98-2j.pdf＞
发明内容
技术问题
然而，在通过自分离型IC工艺制作的高耐压IC200中，在高侧区220内形成将PMOS212的p+扩散区作为发射极、将n扩散区202作为基极、将p--块状基板201作为集电极的寄生pnp双极晶体管和/或将p扩散区203作为发射极、将n扩散区202作为基极、将p--块状基板201作为集电极的寄生pnp双极晶体管218。将PMOS212的p+扩散区作为发射极、将n扩散区202作为基极、将p--块状基板201作为集电极的寄生pnp双极晶体管由于成为基极的n扩散区202的深度深，所以hFE(直流电流放大系数)小，不易发生热失控。
与此相对，寄生pnp双极晶体管218由于成为发射极的p扩散区203的深度比PMOS212的p+扩散区的深度深，基极宽度(n扩散区202的被p扩散区203与p--块状基板201夹持的部分的厚度)窄，所以hFE比将PMOS212的p+扩散区作为发射极、将n扩散区202作为基极、将p--块状基板201作为集电极的寄生pnp双极晶体管大，容易发生热失控。该基极宽度窄的寄生pnp双极晶体管218的基极、发射极和集电极分别处于与VB端子、VS端子、GND端子连接的状态。
通常的工作时，由于高耐压IC200的电源电位VB比基准电位VS高，所以寄生pnp双极晶体管218不工作。但是，在因为负电压浪涌而使电源电位VB与基准电位VS相比降低了作为硅pn结的扩散电位的0.6V以上时，即成为VB＜(VS-0.6[V])的电位关系的情况下，将p扩散区203(发射极)与n扩散区202(基极)之间的pn结正向偏置，基极宽度窄的寄生pnp双极晶体管218处于导通状态。由此，存在在施加了高电压(～Vdc的高电位侧电位)的VS端子与GND端子之间流过大电流，因大电流引起的发热导致高耐压IC200被破坏的问题。
为了避免像这样因为VB端子-VS端子间的负电压浪涌所导致的元件破坏，通常，像上述非专利文献2所提出的那样，在VB端子与VS端子之间配置作为外置部件而与p--块状基板201的外部连接的旁路电容器。然而，存在因布局设计、成本上的制约而无法连接旁路电容器、因布局设计的制约而无法配置在高耐压IC200的附近、或者通过配置在远离高耐压IC200的位置而无法充分获得效果的问题。
本发明为了消除上述现有技术所导致的问题点，目的在于提供一种能够防止由浪涌导致的破坏的半导体装置。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置的特征在于，具备：第二导电型的第一半导体区，选择性地设置在第一导电型的半导体层的表面层，并与第一电位连接；第二导电型的第二半导体区，选择性地设置在上述半导体层的表面层，并与低于上述第一电位的第二电位或悬浮电位连接；第一导电型的第三半导体区，选择性地设置在上述第二半导体区的内部，并与上述第二电位连接；电路，设置在上述第一半导体区和上述第三半导体区，将上述第二电位作为基准电位，以该基准电位与上述第一电位之间的电位进行工作；以及分离区，设置在上述第一半导体区与上述第二半导体区之间，将上述第一半导体区与上述第二半导体区电分离。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述半导体层与低于上述第一电位的第三电位连接，上述分离区是与上述第一半导体区和上述第二半导体区接触，并与上述半导体层电连接的第一导电型半导体区。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述分离区包括：沟槽，在上述第一半导体区与上述第二半导体区之间，在深度方向贯通上述第一半导体区和上述第二半导体区而到达上述半导体层；绝缘体层，埋入到上述沟槽的内部。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述电路是对将高电位侧的第一绝缘栅型晶体管与低电位侧的第二绝缘栅型晶体管连接而成的外部电路的上述第一绝缘栅型晶体管进行驱动的栅极驱动电路。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二电位是上述第一绝缘栅型晶体管与上述第二绝缘栅型晶体管的连接点的电位。
另外，本发明的半导体装置的特征在于，在上述的发明中，在上述第二电位比上述第三电位高出预定电位时，从上述第一导电型半导体区与上述第一半导体区之间的pn结扩展的耗尽层以及从上述第一导电型半导体区与上述第二半导体区之间的pn结扩展的耗尽层彼此连接。
另外，本发明的半导体装置的特征在于，在上述的发明中，由形成在上述第一半导体区内的第一导电型沟道的绝缘栅型场效应晶体管和形成在上述第三半导体区内的第二导电型沟道的绝缘栅型场效应晶体管构成CMOS电路。
根据上述发明，通过利用分离区将第一电位的第一半导体区与形成了第二电位的第三半导体区的第二半导体区电分离，且使第二半导体区为第二电位或悬浮电位，从而即使施加负电压浪涌而导致第一电位比第二电位低，在第二电位的第三半导体区与第三电位的半导体层之间也不流通电流。因此，将第三半导体区作为发射极、将第一半导体区作为基极、将半导体层作为集电极的基极宽度窄的寄生pnp双极晶体管不工作。因此，能够防止由负电压浪涌引起的寄生动作破坏元件。
有益效果
根据本发明的半导体装置，能够在不使用外置部件的情况下抑制由浪涌引起的寄生动作，起到防止元件破坏的效果。
附图说明
图1是表示实施方式一的高耐压IC的等效电路的电路图。
图2是示意地表示实施方式一的高耐压IC的平面结构的俯视图。
图3是表示沿图2的切割线A-A′的截面结构的截面图。
图4是示意地表示实施方式二的高耐压IC的平面结构的俯视图。
图5是示意地表示实施方式三的高耐压IC的平面结构的俯视图。
图6是示意地表示实施方式四的高耐压IC的截面结构的截面图。
图7是表示本发明的高耐压IC的负电压浪涌-电流特性的特性图。
图8是表示沿图2的切割线A-A′的截面结构的另一个例子的截面图。
图9是示意地表示现有的高耐压IC的平面结构的俯视图。
图10是表示沿图9的切割线AA-AA′的截面结构的截面图。
图11是表示图10的高耐压IC的等效电路的电路图。
符号说明
1：p--型基板
2、52、62、72：第一n扩散区
2a、3a：n+高浓度区
2b、3b、4b、8b：接触电极
3、53、63、73：第二n扩散区
4、54、64、74：p扩散区
4a：p+高浓度区
5、55、65：p分离扩散区
6-1、6-2、7：n-低浓度扩散区
8：p-低浓度扩散区
10：高侧区
11：高耐压分离区
12：低侧区
20：PMOS
21：p+源极区
22：p+漏极区
23、43：栅极绝缘膜
24、44：栅极
25、45：源极
26、46：漏极
30：基准电位或悬浮电位的端子
40：NMOS
41：n+源极区
42：n+漏极区
75：绝缘体层
100：高耐压IC
101：第一MOSFET
102：第二MOSFET
103、104：FWD
105：第一MOSFET与第二MOSFET的连接点
110：高侧驱动电路
111：栅极驱动电路
112：电平转换电阻
113：PMOS与NMOS的连接点
114：电平转换器
115：控制电路
GND：接地电位
VB：电源电位
VS：基准电位
具体实施方式
以下，参照附图详细说明本发明的半导体装置的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的构成标注相同的符号，并省略重复的说明。
(实施方式一)
以驱动电力变换用桥式电路的高耐压IC为例对实施方式一的半导体装置的结构进行说明。图1是表示实施方式一的高耐压IC的等效电路的电路图。如图1所示，构成电力变换用桥式电路(外部电路)的第一MOSFET101、第二MOSFET102(第一绝缘栅型晶体管、第二绝缘栅型晶体管)在高压的主电源(正极侧)Vdc与作为该主电源的负极侧的接地电位GND之间以串联的方式连接。VS端子连接到第一MOSFET101与第二MOSFET102的连接点105。连接点105是电力变换用桥式电路的输出点，例如连接作为负载的马达等。可以在电力变换用桥式电路配置第一IGBT、第二IGBT来代替第一MOSFET101、第二MOSFET102。
高耐压IC100具备高侧驱动电路110、电平转换器114、控制电路115，并对构成电力变换用桥式电路的一相的第一MOSFET101、第二MOSFET102中的高侧一侧的第一MOSFET101进行驱动。对于高侧驱动电路110，将VS端子的电位作为基准电位(第二电位)VS，以比基准电位VS高出例如15V左右的电源电位(第一电位)VB之间的电位进行工作。电源电位VB是高侧驱动电路110的最高电位。基准电位VS是高侧驱动电路110的最低电位。具体而言，高侧驱动电路110具备例如栅极驱动电路111、电平转换电阻112等。
栅极驱动电路111具备高侧一侧的p沟道MOSFET(PMOS)20与n沟道MOSFET(NMOS)40以互补方式连接的CMOS电路等。PMOS20的源极与电源电位VB的VB端子连接，PMOS20的漏极与NMOS40的漏极连接。NMOS40的源极与基准电位VS的VS端子连接。PMOS20与NMOS40的连接点113与第一MOSFET101的栅极连接。符号103、104为FWD(回流二极管)。
控制电路115控制高侧驱动电路110。具体而言，控制电路115将接地电位GND作为基准而进行工作，生成用于导通/关断第一MOSFET101的GND基准的导通/关断控制用信号。电平转换器114例如由MOSFET构成，将通过控制电路115生成的GND基准的导通/关断控制用信号变换成VS基准的导通/关断控制用信号。在VB端子与电平转换器114之间连接有电平转换电阻112。
接下来，对实施方式一的高耐压IC100的平面结构进行说明。图2是示意地表示实施方式一的高耐压IC的平面结构的俯视图。如图2所示，在高侧区10配置有第一n扩散区(第一半导体区)2和第二n扩散区(第二半导体区)3。在第一n扩散区2配置有构成栅极驱动电路111的PMOS20。在第二n扩散区3的内部配置有p扩散区(第三半导体区)4。在p扩散区4配置有构成栅极驱动电路111的NMOS40。p分离扩散区(分离区：第一导电型半导体区)5设置在第一n扩散区2与第二n扩散区3之间，以使第一n扩散区2与第二n扩散区3分离的方式例如呈直线状地延伸。
高耐压分离区11配置为包围高侧区10的周围。在高耐压分离区11配置有例如电平转换器(未图示)。在高耐压分离区11的周围，以包围高耐压分离区11的方式配置有低侧区12。高耐压分离区11具有将高侧区10与低侧区12电分离的功能。高耐压分离区11可以通过从高侧区10延伸到低侧区12的p分离扩散区5而分离成第一n扩散区2侧和第二n扩散区3侧。在低侧区12配置有控制电路(未图示)等。低侧区12是除了高侧区10、高耐压分离区11和电平转换器以外的部分。
接着，对实施方式一的高耐压IC100的截面结构进行说明。图3是表示沿图2的切割线A-A′的截面结构的截面图。图8是表示沿图2的切割线A-A′的截面结构的另一个例子的截面图。在图3、8中示出沿着横切第一n扩散区2、p分离扩散区5和第二n扩散区3的切割线A-A′的截面结构。如图3所示，高耐压IC100具有在p--型基板1上通过自分离型IC工艺制作(制造)的元件分离结构。p--型基板1成为比作为高侧驱动电路110的电源电位的电源电位VB低的例如接地电位(第三电位)GND。在高侧区10中，在p--型基板1的正面的表面层选择性地设有第一n扩散区2。
在第一n扩散区2形成有构成栅极驱动电路111的横向型的PMOS20。PMOS20具备p+源极区21、p+漏极区22、栅极绝缘膜23、栅极24、源极25和漏极26等包括MOS栅极(包括金属-氧化膜-半导体的绝缘栅)结构的通常的元件结构。PMOS20的源极25与高侧驱动电路110的电源电位VB的VB端子连接。第一n扩散区2经由设置在第一n扩散区2的内部的n+高浓度区2a而与接触电极2b连接。接触电极2b与VB端子连接。
另外，在高侧区10中，在p--型基板1的正面的表面层，与第一n扩散区2分离地选择性地设有第二n扩散区3。第二n扩散区3经由设置在第二n扩散区3的内部的n+高浓度区3a而与接触电极3b连接。接触电极3b与高侧驱动电路110的基准电位VS的端子30连接。端子30可以是悬浮电位。在第二n扩散区3的内部，以较浅的深度设有p扩散区4。在p扩散区4形成有构成栅极驱动电路111的横向型的NMOS40。
NMOS40具备n+源极区41、n+漏极区42、栅极绝缘膜43、栅极44、源极45和漏极46等包括MOS栅极结构的通常的元件结构。NMOS40的源极45与VS端子连接。p扩散区4经由设置在p扩散区4的内部的p+高浓度区4a而与接触电极4b连接。接触电极4b与VS端子连接。另外，p+高浓度区4a和接触电极4b设置在p扩散区4的外周，并围绕NMOS40。
p分离扩散区5设置在第一n扩散区2与第二n扩散区3之间。p分离扩散区5的扩散深度例如可以是与第一n扩散区2、第二n扩散区3的扩散深度相同的程度，也可以比第一n扩散区2、第二n扩散区3的扩散深度深。p分离扩散区5与p--型基板1接触，在高耐压IC100处于关断状态时成为接地电位GND。可以代替p分离扩散区5而将被第一n扩散区2与第二n扩散区3夹持的部分作为p--型基板1，使p--型基板1的被第一n扩散区2与第二n扩散区3夹持的部分在正面侧露出。
在p分离扩散区5与第一n扩散区2之间设有n-低浓度扩散区6-1。n-低浓度扩散区6-1与第一n扩散区2接触，经由第一n扩散区2与VB端子连接。在p分离扩散区5与第二n扩散区3之间设有n-低浓度扩散区6-2。n-低浓度扩散区6-2与第二n扩散区3接触，经由第二n扩散区3与VS端子连接。n-低浓度扩散区6-1、6-2的扩散深度例如可以是与第一n扩散区2、第二n扩散区3的扩散深度相同的程度，也可以比第一n扩散区2、第二n扩散区3的扩散深度浅。
如上所述，通常，电源电位VB比基准电位VS高，例如为15V。由此，在p分离扩散区5的内部，耗尽层分别从p分离扩散区5与n-低浓度扩散区6-1之间的pn结以及p分离扩散区5与n-低浓度扩散区6-2之间的pn结(以下，称为p分离扩散区5周边的pn结)扩展。在此，设定第一n扩散区2、第二n扩散区3、p分离扩散区5和n-低浓度扩散区6-1、6-2等各扩散区的宽度和/或杂质浓度，以使得p分离扩散区5周边的pn结不发生雪崩击穿。各扩散区的宽度是指各扩散区的沿切割线A-A′的方向的宽度。
即，在p分离扩散区5周边的pn结发生雪崩击穿前，设定各扩散区的宽度和/或杂质浓度，以使得从与n-低浓度扩散区6-1的pn结以及与n-低浓度扩散区6-2的pn结分别向p分离扩散区5的内部扩展的耗尽层彼此接触。这样，通过设定各扩散区的宽度和/或杂质浓度，从而能够使p分离扩散区5耗尽化，p分离扩散区5的电位上升到接近基准电位VS的电位，因此能够减小p分离扩散区5周边的pn结的电位差，能够防止雪崩击穿。另外，设定各扩散区的宽度和/或杂质浓度，以使得通过在p分离扩散区5的内部连接的耗尽层而不发生击穿，耗尽层扩展的部分中的电位分布在耗尽层扩展的方向有起伏。
在不考虑防止p分离扩散区5周边的pn结的雪崩击穿的情况下，p分离扩散区5与p--型基板1为相同电位，在电源电位VB和基准电位VS上升到几百V左右时，在p分离扩散区5周边的pn结附近发生电场集中，p分离扩散区5周边的pn结可能发生雪崩击穿。不考虑防止雪崩击穿的情况是指由于p分离扩散区5的宽度(n-低浓度扩散区6-1与n-低浓度扩散区6-2的距离)过宽，所以从与n-低浓度扩散区6-1的pn结以及与n-低浓度扩散区6-2的pn结分别向p分离扩散区5的内部扩展的耗尽层彼此不接触的情况等。
为了抑制p分离扩散区5周边的pn结的雪崩击穿，从与n-低浓度扩散区6-1的pn结以及与n-低浓度扩散区6-2的pn结分别向p分离扩散区5的内部扩展的耗尽层彼此的一部分接触即可。具体而言，从与n-低浓度扩散区6-1的pn结以及与n-低浓度扩散区6-2的pn结分别向p分离扩散区5的内部扩展的耗尽层彼此在与n-低浓度扩散区6-1、6-2的深度相同程度的深度附近接触即可，在基板正面侧可以不接触。通过从n-低浓度扩散区6-1侧和n-低浓度扩散区6-2侧分别向p分离扩散区5的内部扩展的耗尽层彼此在至少与n-低浓度扩散区6-1、6-2的深度相同程度的深度附近接触，从而p分离扩散区5的电位上升到接近基准电位VS的电位，因此能够抑制p分离扩散区5周边的pn结的雪崩击穿。
n-低浓度扩散区6-1、6-2在电源电位VB和基准电位VS上升到几百V左右时，在p分离扩散区5与n-低浓度扩散区6-1之间的pn结附近以及在p分离扩散区5与n-低浓度扩散区6-2之间的pn结附近发生电场集中，具有容易抑制p分离扩散区5周边的pn结雪崩击穿的功能。应予说明，以从与n-低浓度扩散区6-1的pn结侧以及与n-低浓度扩散区6-2的pn结侧分别向p分离扩散区5的内部扩展的耗尽层彼此至少一部分接触的条件设置p分离扩散区5和第一n扩散区2、第二n扩散区3即可，n-低浓度扩散区6-1、6-2不像图8所示那样设置也可以。应予说明，在基准电位VS相对于GND电位上升到几百V左右的过程中，耗尽层彼此可以接触。接触开始的电压可以为100V左右。
在高耐压分离区11中，在p--型基板1的正面的表面层，以包围高侧区10的周围的方式设有n-低浓度扩散区7。n-低浓度扩散区7与第一n扩散区2、第二n扩散区3接触。在n-低浓度扩散区7设有电平转换器(未图示)用的MOSFET。通过该n-低浓度扩散区7构成高耐压分离区11。高侧区10的电位与低侧区12相比上升到例如600V以上的高电压时，通过将n-低浓度扩散区7与p-低浓度扩散区8之间的pn结反向偏置，从而保持高耐压IC100的耐压。
另外，在p--型基板1的正面的表面层设有围绕n-低浓度扩散区7的周围且与n-低浓度扩散区7接触的p-低浓度扩散区8。除了高侧区10、高耐压分离区11和电平转换器以外的区为低侧区12。p-低浓度扩散区8经由接触电极8b与接地电位GND的GND端子连接。p-低浓度扩散区8具有将p--型基板1固定在接地电位GND的功能。
虽然没有特别限定，但第一n扩散区2、第二n扩散区3、p扩散区4、p分离扩散区5、n-低浓度扩散区6-1、6-2、7和p-低浓度扩散区8的表面杂质浓度和扩散深度为如下的值。第一n扩散区2、第二n扩散区3可以含有磷(P)作为掺杂剂，将表面杂质浓度设为1×1015/cm3～1×1018/cm3程度，将扩散深度设为7μm～10μm程度。p扩散区4可以含有硼(B)作为掺杂剂，将表面杂质浓度设为1×1015/cm3～1×1019/cm3程度，将扩散深度设为4μm～6μm程度。p分离扩散区5和p-低浓度扩散区8可以含有硼作为掺杂剂，将表面杂质浓度设为1×1015/cm3～4×1018/cm3程度，将扩散深度设为10μm～13μm程度。n-低浓度扩散区6-1、6-2、7可以含有磷作为掺杂剂，将表面杂质浓度设为1×1015/cm3～1×1017/cm3程度，将扩散深度设为4μm～10μm程度。
(实施方式二)
接下来，对实施方式二的半导体装置进行说明。图4是示意地表示实施方式二的高耐压IC的平面结构的俯视图。实施方式二的半导体装置的高侧区10内的第一n扩散区、第二n扩散区和p分离扩散区的平面布局与实施方式一的半导体装置不同。具体而言，实施方式二的半导体装置与实施方式一的半导体装置的不同之处在于以包围构成高侧区10的n扩散区中的与VS端子连接的p扩散区54的部分的周围的方式配置p分离扩散区55。
更具体而言，在构成高侧区10的n扩散区，与构成高耐压分离区11的n-低浓度扩散区7分离地设有例如大致矩形环状的p分离扩散区55。在构成高侧区10的n扩散区中的p分离扩散区55的外侧的部分(即被p分离扩散区55与n-低浓度扩散区7夹持的部分)是与VB端子连接的第一n扩散区52，被p分离扩散区55包围的部分是与基准电位VS或悬浮电位的端子连接的第二n扩散区53。在p分离扩散区55的外侧的第一n扩散区52配置有PMOS20。在被p分离扩散区55包围的第二n扩散区53设有配置了NMOS40的p扩散区54。
(实施方式三)
接着，对实施方式三的半导体装置进行说明。图5是示意地表示实施方式三的高耐压IC的平面结构的俯视图。实施方式三的半导体装置的高侧区10内的第一n扩散区、第二n扩散区和p分离扩散区的平面布局与实施方式一的半导体装置不同。具体而言，实施方式三的半导体装置与实施方式一的半导体装置的不同之处在于以包围构成高侧区10的n扩散区中的与VB端子连接的部分的周围的方式配置p分离扩散区65。
更具体而言，在构成高侧区10的n扩散区，与构成高耐压分离区11的n-低浓度扩散区7分离地设有例如大致矩形环状的p分离扩散区65。构成高侧区10的n扩散区中的被p分离扩散区65包围的部分是与VB端子连接的第一n扩散区62，p分离扩散区65的外侧的部分(即被p分离扩散区65与n-低浓度扩散区7夹持的部分)是与基准电位VS或悬浮电位的端子连接的第二n扩散区63。在被p分离扩散区65包围的第一n扩散区62配置有PMOS20。在p分离扩散区65的外侧的第二n扩散区63设有配置了NMOS40的p扩散区64。
(实施方式四)
接下来，对实施方式四的半导体装置进行说明。图6是示意地表示实施方式四的高耐压IC的截面结构的截面图。在图6中示出沿图2的切割线A-A′的截面结构。实施方式四的半导体装置与实施方式一的半导体装置的不同之外在于通过埋入到沟槽内的绝缘体层(分离区)75使第一n扩散区72与第二n扩散区73分离(DTI：DeepTrenchIsolation，深槽隔离)。即，设置绝缘体层75代替p分离扩散区。
具体而言，在p--型基板1的正面的表面层设有构成高侧区10的n扩散区。在深度方向上贯通构成高侧区10的n扩散区而设置到达p--型基板1的沟槽，在该沟槽的内部埋入有绝缘体层75。绝缘体层75例如由氧化膜和/或多晶硅构成。构成高侧区10的n扩散区被绝缘体层75分离成连接VB端子的第一n扩散区72和与基准电位VS或悬浮电位的端子30连接的第二n扩散区73。
在第一n扩散区72形成有PMOS20。在第二n扩散区73的内部设有与VS端子连接的p扩散区74。在p扩散区74形成有NMOS40。高侧区10内的第一n扩散区72、第二n扩散区73和绝缘体层75的平面布局可以进行各种改变，例如，可以像实施方式二那样，以包围设置了与VS端子连接的p扩散区74的第二n扩散区73的周围的方式配置绝缘体层75，也可以像实施方式三那样，以包围与VB端子连接的第一n扩散区72的周围的方式配置绝缘体层75。
接着，以驱动电力变换用桥式电路的高侧一侧的第一MOSFET101的情况为例对本发明的高耐压IC100的工作进行说明。高耐压IC100的基本工作与现有的高耐压IC相同。具体而言，控制电路115将接地电位GND作为基准进行工作，接受栅极控制信号的输入而生成用于导通/关断第一MOSFET101的GND基准的导通/关断控制用信号。该低侧电平的导通/关断信号通过电平转换器114被变换成VS基准的导通/关断控制用信号，向高侧驱动电路110传送。
输入到高侧驱动电路110的导通/关断信号经由栅极驱动电路111而输入到第一MOSFET101的栅极。基于该导通/关断信号来导通/关断第一MOSFET101。如此，通过基于来自经由电平转换器114传送的控制电路115的导通/关断信号来导通/关断第一MOSFET101，从而与第二MOSFET102的导通/关断组合，由此使VS端子的电位(基准电位VS)在0V～几百V之间变动。高耐压IC100将相对于接地电位GND例如为400V左右高的基准电位VS作为基准而进行工作。
在高耐压IC100的栅极驱动电路111的高侧区10内，虽然形成将p扩散区4作为发射极(基准电位VS)、将第一n扩散区2作为基极(电源电位VB)、将p--型基板1作为集电极(接地电位GND)的寄生pnp双极晶体管和/或将p扩散区4作为发射极(基准电位VS)、将第二n扩散区3作为基极(基准电位VS或悬浮电位)、将p--型基板1作为集电极(接地电位GND)的寄生pnp双极晶体管，但是在高耐压IC100工作时通过施加负电压浪涌(由过渡性异常电压产生的电流)，从而即使电源电位VB比基准电位VS低，这些寄生pnp双极晶体管也不工作。其理由如下。
通过利用p分离扩散区5将第一n扩散区2与第二n扩散区3电分离，从而将第一n扩散区2作为基极的寄生pnp双极晶体管的发射极(p扩散区4)与基极(第一n扩散区2)被p分离扩散区5电分离。因此，在p扩散区4与p--型基板1之间(将第一n扩散区2作为基极的寄生pnp双极晶体管的发射极-集电极间，即VS端子-GND端子间)几乎不流通电流(图7)。图7是表示本发明的高耐压IC的负电压浪涌-电流特性的特性图。即，将第一n扩散区2作为基极的寄生pnp双极晶体管的工作通过p分离扩散区5得到抑制。
另外，通过利用p分离扩散区5将第一n扩散区2与第二n扩散区3电分离，使第二n扩散区3为基准电位VS，从而使将第二n扩散区3作为基极的寄生pnp双极晶体管的发射极(p扩散区4)与基极(第二n扩散区3)成为相同电位。另外，在使第二n扩散区3为悬浮电位的情况下，将第二n扩散区3作为基极的寄生pnp双极晶体管的基极(第二n扩散区3)与发射极电位(基准电位VS)相比，成为作为硅pn结的扩散电位的0.6V左右高的电位。因此，将第二n扩散区3作为基极的寄生pnp双极晶体管不正向偏置发射极与基极之间的pn结，不进行工作。
另外，由于p扩散区4固定在基准电位VS，所以在将形成在p扩散区4的NMOS40用作栅极驱动电路111的构成部方面不存在问题。在图7中，横轴是在施加负电压浪涌时的VB端子-VS端子间的电位差(＝VB-VS)，纵轴是在VS端子-GND端子间流通的电流。图7的现有例是图10所示的未设置p分离扩散区5的现有的高耐压IC200。可知在现有例中，在电源电位VB比基准电位VS低时，在将p扩散区203作为发射极、将n扩散区202作为基极、将p--块状基板201作为集电极的寄生pnp双极晶体管218的发射极-集电极间流过电流。
另外，在现有的高耐压IC200中，在使电力变换用桥式电路的第一MOSFET101从关断状态向导通状态推移的转换时，将与第一MOSFET101的转换对应的正电压的dV/dt噪声(例如50kV/μs左右)施加到VS端子时，由从p扩散区203与n扩散区202之间的pn结扩展的耗尽层所引起的收缩电阻(Pinchresistance)形成，由耗尽化产生的位移电流流过收缩电阻而产生压降。在由该位移电流产生的压降超过经反向偏置的p扩散区203与n扩散区202的电位差(+15V左右)时，寄生pnp双极晶体管218工作。与此相对，在本发明中，通过利用p分离扩散区5将第一n扩散区2与第二n扩散区3电分离，使第二n扩散区3为基准电位VS或悬浮电位，从而能够减小收缩电阻，因此能够抑制由dV/dt噪声引起的寄生动作。在将第二n扩散区3固定在基准电位VS时，进一步得到由dV/dt噪声引起的抑制寄生动作的效果。
如以上所说明，根据各实施方式，通过利用p分离扩散区将与电源电位的VB端子连接的第一n扩散区以及形成了与基准电位的VS端子连接的p扩散区的第二n扩散区电分离，且使第二n扩散区与基准电位或悬浮电位的端子连接而施加负电压浪涌，由此即使电源电位VB比基准电位VS低，将p扩散区作为发射极(基准电位)、将第一n扩散区作为基极(电源电位)、将p--型基板作为集电极(接地电位)的寄生pnp双极晶体管也不工作。因此，能够在不使用旁路电容器等外置部件的情况下防止由负电压浪涌导致的元件破坏。因此，能够提供使用廉价的块状基板，通过使用了不需要特别的元件分离工艺的自分离技术的IC工艺制作的抗浪涌能力强且廉价的高耐压IC。另外，通过像实施方式一那样直线状地配置p分离扩散区，从而能够减少p分离扩散区的占有面积。另外，通过像实施方式二、实施方式三那样，大致矩形环状地配置p分离扩散区，从而容易进行配置在高侧区的各元件的布局。
以上，在本发明中，以驱动桥式电路的高侧的第一MOSFET的栅极驱动电路为例进行了说明，但不限于上述实施方式，能够适用于在同一基板设置了PMOS和NMOS的各种构成的电路。另外，在各实施方式中，以通过自分离型IC工艺制作高耐压IC为例进行了说明，但也能够适用于使用外延基板制作的高耐压IC。此时，例如在p型半导体基板上层叠n外延层而形成外延基板的n外延层，在该外延基板的n外延层形成在深度方向贯通n外延层而到达p型半导体基板的p扩散区，将通过p扩散区分离的n外延层作为第一n扩散区、第二n扩散区即可。另外，在各实施方式中，构成为在第一n扩散区、第二n扩散区内仅设置栅极驱动电路的PMOS和NMOS，但也可以在第一n扩散区、第二n扩散区内设置构成高侧驱动电路的其它构成部和/或高侧驱动电路以外的电路的构成部。另外，上述的实施方式即便使半导体层或半导体区的导电型(n型、p型)反转也同样成立。
产业上的可利用性
如上所述，本发明的半导体装置在逆变器等电力变换装置和/或各种产业用机械等的电源装置等，特别是在具有15V～24V程度的中等容量的寄生电容的高耐压IC所使用的功率半导体装置中有用。

Claims (7)

1.一种半导体装置，其特征在于，具备：
第二导电型的第一半导体区，选择性地设置在第一导电型的半导体层的表面层，并与第一电位连接；
第二导电型的第二半导体区，选择性地设置在所述半导体层的表面层，并与比所述第一电位低的第二电位或悬浮电位连接；
第一导电型的第三半导体区，选择性地设置在所述第二半导体区的内部，并与所述第二电位连接；
电路，设置在所述第一半导体区和所述第三半导体区，将所述第二电位作为基准电位，以该基准电位与所述第一电位之间的电位进行工作；以及
分离区，设置在所述第一半导体区与所述第二半导体区之间，将所述第一半导体区与所述第二半导体区电分离。
2.根据权利要求1所述的半导体装置，其特征在于，所述半导体层与比所述第一电位低的第三电位连接，
所述分离区是与所述第一半导体区和所述第二半导体区接触，且与所述半导体层电连接的第一导电型半导体区。
3.根据权利要求1所述的半导体装置，其特征在于，所述分离区包括：
沟槽，在所述第一半导体区与所述第二半导体区之间，在深度方向贯通所述第一半导体区和所述第二半导体区而到达所述半导体层；以及
绝缘体层，埋入到所述沟槽的内部。
4.根据权利要求1所述的半导体装置，其特征在于，所述电路是对将高电位侧的第一绝缘栅型晶体管与低电位侧的第二绝缘栅型晶体管连接而成的外部电路的所述第一绝缘栅型晶体管进行驱动的栅极驱动电路。
5.根据权利要求4所述的半导体装置，其特征在于，所述第二电位是所述第一绝缘栅型晶体管与所述第二绝缘栅型晶体管的连接点的电位。
6.根据权利要求2所述的半导体装置，其特征在于，在所述第二电位比所述第三电位高出预定电位时，从所述第一导电型半导体区与所述第一半导体区之间的pn结扩展的耗尽层以及从所述第一导电型半导体区与所述第二半导体区之间的pn结扩展的耗尽层彼此连接。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，由形成在所述第一半导体区内的第一导电型沟道的绝缘栅型场效应晶体管和形成在所述第三半导体区内的第二导电型沟道的绝缘栅型场效应晶体管构成CMOS电路。
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