TW418424B - High voltage shield - Google Patents

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Description

㈣處之4 五、 發明說明（1) 發 明 之 技術範圍 本 發 明關於積 體 電 路 ， 特 別 關 於 — 電 路 具 有 保 護 環供保 護 積 體 電路之精 密 零 件 不 受 積 體 電 路 其 他 零 件 之 影 響，該 等 零 件 可能對精 密 有 不 良 影 響 0 本 發 明 特 別 關 於 一高壓 (HV) 保 護環以保 護 敏 感 低 壓 區 不 受 同 一 積 體 電 路 1¾ 壓區之 影 響 0 背 景 當 積 體電路以 高 壓 操 作 9 其 壓 可 感 應 高 能 粒 子 在積體 路 之 表面漂移 〇 此 等 粒 子 可 負 面 影 響 某 型 式 df?· 路，特 別 是 低 電壓CMOS 電 路 其 在 同 *— 積 體 電 β- 上 〇 傳 統 之敏感電 路 之 屏 蔽 方 法 為 設 置 金 屬 或 矽 保 護 環在敏 感 區 之 四周。但 此 _ _ 方 法 無 法 經 常 防 止 高 能 粒 子 在矽表 面 之 漂 移，因為 保 護 環 位 於 隔 離 鈍 化 之 頂 層 之 下 0 本發 明之目的 為 供 .—— 改 進 之 方 法 以 屏 蔽 高 能 粒 子 ，因而 防 止 其 干擾敏感 電 路 0 本發 明 之概述 根 據 本發明， 備 有 一 保 護 環 以 將 積 體 電 路 之 第 一區與 積 體 電 路之第二 加 以 屏 蔽 3 積 體 電 路 至 少 具 有 W _ 氧化物 隔 層 一半導體 層 及 一 鈍 Λ 化 層 J 其 中 之 保 護 環 包 含 ;一導 電 保 護 環，其部 分 通 過 積 體 電 路 之 鈍 化 層 而 暴 路 * — -半導 體 保 護 環，其與.半 導 體 層 中 之 其 他 半 導 體 以 至 少 二 溝道環 隔 離 3 該環位於 半 導 體 保 護 環 之 每 一 側 ;及複數個導電元 件 將 導 電保護環 與 半 導 體 保 護 環 以 空 間 相 隔 方 式 成 電連 接 > 導 電保護壤 ， 半 導 體 保 護 環 及 導 電 元 件 均 連 接 至接地
第6頁 f A 2 --, 五、發明說明（2) 源。 ' . 根據本發明另一特性，備有一具有保護環之積體電路以 保護積體電路之第一區自第二區分隔，積體電路具有至少 一氧化物隔離層，一半導體層及一鈍化層，其中之保護環 包含；一導電保護環，其部分通過積體電路中之鈍化層而 暴露；一半導體保護環，其由至少二溝道環將其與半導體 層中其他半導體隔離，該環位於半導體保護環之每一側； 及，複數個導電元件供將導電保護環與半導體保護環以空 間相隔方式成電連接，導電保護環，半導體保讓環及導電“ 元件均連接至接地源。 ^ 根據本發明又一特性，備有一方法以保護積體電路之第 一區不受積體電路第二區之影響，其中之積體電路包含至 少一氧化，物隔離層，一半導體層及純化層，此方法包含步 驟；在積體電路第一區之四周提供一保護環，其中之保護 環包含；一半導體保護環供將在積體電路之第一區之半導 體層與積體電路中之第二區之其他半導體予以隔離；及一 導電保護環以便吸收自第二區發出之有害效應，及將其導 入接地。 圖式簡略說明 、 為更佳了解本發明，及顯示其如何實施，參考以下伴隨 之圖式，其中；. 圖1顯示本發明較佳實施例之積體電路； 圖2顯示本發明較佳實施例之保護環之詳細說明； 圖3顯示本發明較佳實施例之保護環之剖面圖；
第7頁 ί 418424 五、發明說明（3) --------- 圖4顯不本發明較佳實施例之保護環之平面圖。 詳細敘述 圖1為積體電路（，其具有一敏感低壓區2及高壓區3 感低壓區2與高壓^ 蚁 壓區2包圍以保護環 以屏蔽，該保護環將低 等ίΪ用中之連接墊(此 預篮電路連接在印^刷-電-路~板上）。 f I顯:本發明較佳實施例之高壓保護環之部分詳圖。 1二ί ί，3 一金屬保護環6,其一部分通過積，體電路1上 ^ m 之開口7而暴露。在金屬保護r環6下面，備有一 隔^ Ϊ環以形⑨一石夕*護環8 °此石夕保護環由：冑道環9a ，9b與其他矽（即高壓及低壓矽）隔離，該溝道環最好安 士使發保護環8較金屬#護環為寬。金屬保護 > ^由導電元件10(圖中僅顯示一元件)成空間分隔電：護 接二導電70件10亦連接至低阻抗電壓源或至地，意即金 保護裱6及矽保護環8亦連接至低阻抗電壓源或至地。此— 連接係經由金屬連接（未示出）至一連接墊（未示出），因 該塾連接至地或印刷電路板上之低阻抗電壓源。 位於積體電路1之周璋為另一溝道u(通常在絕緣體“ 發現之矽）及劃線金屬12 ^此等特性對本發明並非重要。上 圖3為一剖面圖取自與保護之長度成垂直，並顯示本 明較佳實施例之保護環之詳細圖。如上所述，直由—金^ 保護環6組成，該保護環通過鈍化層13中一間隙而暴露离 積體電路1之表面。在金屬保護環6之下面為矽保護環δ。 418424 五、發明說明（4) 自矽之高壓區及低壓區'1.4及1 5由矽氧化物溝道1 6予以隔 離。每一矽氧化物溝道1 6自下面層2丨（通常由矽玻璃制 及使表面平面化及隔離金屬之不同層）向下延伸至氧化物 :離層17。換言之溝道自外延層或矽向下延伸至氧化 離層17 ’在隔離層17之下為積體電路}之積體2〇。隔離 之區域形成矽保護環8。 7 金屬保護環6及矽保護環8以空間隔開方式成電連接。 一連接器含一金屬連接板18，其與矽保護環8成接觸。 屬連接板1 8由通道1 9連接至金屬保護環6 ^保策環包括 數個此等連接器，其由金屬連接板18及趟路19組成，最 好，在金屬及矽保護環6及8之長度上空間分開約1〇〇私^。 連接在一起之金屬保護環6及矽保護環8亦連接至低阻 壓源或地.。 % 積體電路1之區域3之高壓之存在可能造成高能粒子跨裝 置之表面漂移□保護環存在之意義為如此等粒子向積體 路之低壓區移動時，其將遭遇通過鈍化層13暴露之金屬區 故被此金屬區吸收，其電荷被導向地。以此方式，電荷被 阻止向低壓區移動，在該處可能造成擊穿問題，或影響 MOS之性能。此隔離矽傷護環8亦可協助將高壓區及低壓區 隔離。 圖4為屏蔽之平面圖，顯示矽保護環之細節及較佳之尺 寸三金，保濩環6最好約為8以m寬，約3 # m通過鈍化層丄3 暴露。氧化物溝道1 6如此安排可使矽保護環為較金屬保護 環6寬4 #ιη。
I _ --------- ----^__· 五：發明說明（5) 在4b ΕΆΙ接點2 2 (最好約1.，2: y m X1. 2 # m )為；ε夕保護環8 (外延 層）及金屬連接板18(最妤為3.6#]〇叉7,2从!11)間之連接器。 通道19(最好约為1.6 #mX1.6 #m)為金屬連接板18與金屬 保護環6間之連接器。在金屬連接板18之下面為一源—沒 (51))11+擴散區24(最好約為2‘8#111}(2.8#111)，此區可使與 矽保護環8 (外延層）成低阻抗連接，其僅為輕摻雜（n_ )。 總之，石夕保護環8由EP I接點2 2連接至金屬連接板丨8。金屬 連接板18再由通路19連接至金屬保護環6。金屬保護環6由 一金屬連接器（未示出）連接至—連接墊（未示出），其連接‘ 至低阻抗電壓源或地。 , ^ 僅管圖中顯示之實施例使用一環形屏蔽，但其可包含任 何形狀包圍積體電路之敏感區。 所述之屏蔽之結構需要溝道隔離s〇I(在絕緣體上之矽） 程序。 最後」僅官保護環已被說明由"矽„及,，金屬,，形成保護 環’彼等可破其他等值品代替，及被選之半導體材料供矽 保護環，及被選之導體如多矽供金屬保護環之用。
第10頁

Claims (1)

  1. illII Μ 六、申請專利範圍 1. 一種保護 之第一區加以 一半導體層及二鈍 導電保護環 露； 一半 其他半 複數 分隔之 元件均連接至一接 導體保護環 導體隔離， 個導電元件 區間成電連 2.如 一區包 3 ·如 約為8 4. 如 護環之 5. 如 保護環 6. 如 間分開 7 ·如石夕。 8.如 環由金 申請專利範 含低壓電路 申，請專利範 从m寬，約3 申請專利範 寬度約為1 2 申請專利範 之溝道之寬 申請專利範 約 1 0 0 # m。 申請專利範 自一積體電路上之第二區將積體電路上 ，該積體電路具有至少一氧化隔離層， 化層，其中之保護環包含； 其一部分通過積體電路中之純化層暴 ，其由至少二溝道環而與半導體層中之 溝道環位於半導體保護環之每側；及 供將導電保護環與半導體保護環在空間 接，導電保護環，半導體保讓環及導電 地源。. / 圍第1項之保護環，其中積體電路之第 ，及第二區含高壓電路。 圍第1或2項之保護環，其中導電保護環 /ΖΠ1通過純化層暴露。 圍第1或2項之保護環 β m。 圍第1或2項之保護環 度約為1 /z m。 圍第.1或2項之保護環 其中之半導體保 其中隔離半導體 其中導電元件空 圍第1或2項之保護環，其中之半導體為 申請專利範圍第1或2項之保護環，其中之導電保護 屬製成。
    O:\59\59211PTD 第11頁 A\a 在 六、申請專利範圍 9. 種積體電有,一保護環以保護積體電路之第一區 不受第二區之影.積體電路具有至少一氧化物隔離層， —半導體層，及化層，其中之保護環包含： 一導電保護環，其一部分通過積體電路中一她化層暴 露； 一半導體保護環，其與半導體層中之其他半導體由至少 二溝道環所隔離，每一溝道環位於半導體保護環之每一 側；及 複數個導電元件供將導電保護環與半導體保護環在分隔 區間方式成電連接，導電保護環，半導，體保護環及導電元 件均連接至一接地源。 1 0.如申請專利範圍第9項之積體電路，其中積體電路之 第一區含低壓電路，及第二區含高壓電路。 11. 如申請專利範圍第9項或1 0項之積體電路，其中導電 保護環約為寬，其約3/zm通過鈍化層暴露。 12. 如申請專利範圍第9或10項之積體電路，其中半導體 保護環之寬度約為1 2 // m。 1 3.如申請專利範圍第9或1 0項之積體電路，.其中之隔離 半導體保護環之溝道約、為1 in寬。 1 4.如申請專利範圍第9或1 0項之積體電路，其中導電元 件以約1· 0 0 /z m空.間分隔。 1 5.如申請專利範圍第9或1 0項之積體電路，其中之半導 體為矽。 1 6.如申請專利範圍第9或1 0項之積體電路，其中之導電
    O:\59\59212.PTD 第12頁 418424 六、申請專利範圍 保護環由金成。' . 1 7.—種穷保護積體電路之第一區不受積體電路之 第二區之影其中積體電路含至少一氧化物隔離層，一 半導體層及化層，此方法包含提供一保護環於積體電 路之第一區之四周，其中之保護環包含： 一半導體保護環供將積體電路之第一區中之半導體層與 積體電路之第二區中之其餘半導體隔離；及 一導電保護環供吸引自第二區發出之不良效應，並將其 導向地。 , 18.如申請專利範圍第17項之方法，♦中積體電路第一 區包含低壓電路，及第二區包含高壓電路。 1 9.如申請專利範圍第1 7或1 8項之方法，其中導電保護 環約為寬，其3/zm通過鈍化層暴露。 2 0.如申請專利範圍第1 7或1 8項之方法，其中之矽保護 環約為1 2 /z m寬。 2 1.如申請專利範圍第1 7或1 8項之方法，其中隔離矽保 護環之溝道約為1 /z m寬。 2 2.如申請專利範圍第1 7或1 8項之方法，其中之導電元 件約以1 0 0 /z m空間隔開、。 2 3.如申請專利範圍第1 7或1 8項之方法，其中之半導體 為矽。 . ' 2 4,如申請專利範圍第1 7或1 8項之方法，其中之導電保 護環為金屬製成。
    0:\59\59212.PTD 第13頁
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