JP2022161434A - 半導体装置 - Google Patents
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Abstract
【課題】ESD耐量を高めることができる半導体装置を提供する。【解決手段】本発明は、第1導電型の半導体基板21と、前記半導体基板21の上に配置された第2導電型のエピタキシャル層22と、平面視において前記半導体基板21及び前記エピタキシャル層22に配置されたハイサイド回路領域23と、平面視において前記ハイサイド回路領域23の外周に配置された高耐圧ターミネーション領域24と、平面視において前記高耐圧ターミネーション領域24に位置するレベルシフトMOS26と、を有し、前記レベルシフトMOS26の耐圧は、前記レベルシフトMOS26以外の高耐圧ターミネーション領域24の耐圧より高い半導体装置である。【選択図】図2
Description
本発明は、半導体装置に関する。
図5は、従来の高電圧(数百V)のハイサイド回路エリアとレベルシフトMOSを搭載した半導体装置を示す平面図である。
この半導体装置はハイサイド回路エリア101を有し、そのハイサイド回路エリア101の外側にはローサイド回路エリア102が配置されている。ハイサイド回路エリア101とローサイド回路エリア102との間には高耐圧ターミネーション領域103が配置されている。高耐圧ターミネーション領域103にはレベルシフトMOS104が配置されている。レベルシフトMOS104の外側は分離領域105によって囲まれている。つまり、分離領域105によって、レベルシフトMOS104が形成される領域と、その領域以外の高耐圧ターミネーション領域103が分離されている。
図5の半導体装置は、レベルシフトMOS104のドレイン部11及びハイサイド電位領域12を有し、そのドレイン部11及びハイサイド電位領域12には共に同じ構造のN+埋め込み層(NBL)が形成されている。ドレイン部11とハイサイド電位領域12のN+埋め込み層(NBL)を同じ構造とし、耐圧設計を同一とすることで回路設計を容易にしている。
上記の半導体装置は、ドレイン部11とハイサイド電位領域12の両方にN+埋め込み層(NBL)がある例であるが、従来の半導体装置にはドレイン部11とハイサイド電位領域12の両方にN+埋め込み層(NBL)が無い構造もあり、その場合も設計を容易にするという同様の考え方となる。特許文献1には従来の半導体装置に関連する技術が記載されている。
ところで、上記の従来の半導体装置(IC)において、ハイサイド回路エリアとローサイド回路エリア間にESD(Electro-Static Discharge:静電気放電)保護素子を搭載することは設計上困難なため、ESD対策ができず、ESD耐量を向上させることが困難であった。
特に、定格電圧が200V程度と低い半導体装置においては、ESD耐量の向上に課題がある。
本発明の種々の態様は、ESD耐量を高めることができる半導体装置を提供することを目的とする。
以下に本発明の種々の態様について説明する。
[1]第1導電型の半導体基板と、
前記半導体基板の上に配置された第2導電型のエピタキシャル層と、
平面視において前記半導体基板及び前記エピタキシャル層に配置されたハイサイド回路領域と、
平面視において前記ハイサイド回路領域の外周に配置された高耐圧ターミネーション領域と、
平面視において前記高耐圧ターミネーション領域に位置するレベルシフトMOSと、
を有し、
前記レベルシフトMOSの耐圧は、前記レベルシフトMOS以外の高耐圧ターミネーション領域の耐圧より高いことを特徴とする半導体装置。
前記半導体基板の上に配置された第2導電型のエピタキシャル層と、
平面視において前記半導体基板及び前記エピタキシャル層に配置されたハイサイド回路領域と、
平面視において前記ハイサイド回路領域の外周に配置された高耐圧ターミネーション領域と、
平面視において前記高耐圧ターミネーション領域に位置するレベルシフトMOSと、
を有し、
前記レベルシフトMOSの耐圧は、前記レベルシフトMOS以外の高耐圧ターミネーション領域の耐圧より高いことを特徴とする半導体装置。
[2]上記[1]において、
前記レベルシフトMOSに位置し、かつ、平面視においてハイサイド回路領域側に位置し、かつ、前記エピタキシャル層の表面側に配置された第1の第2導電型不純物拡散層と、
前記第1の第2導電型不純物拡散層上に配置され、前記第1の第2導電型不純物拡散層に電気的に接続された第1の電極と、
前記レベルシフトMOSの領域以外の前記高耐圧ターミネーション領域に位置する前記エピタキシャル層の表面側に配置され、平面視においてハイサイド回路領域側に位置する第2の第2導電型不純物拡散層と、
前記第2の第2導電型不純物拡散層上に配置され、前記第2の第2導電型不純物拡散層に電気的に接続された第2の電極と、
前記第2の第2導電型不純物拡散層の下に配置され、前記半導体基板と前記エピタキシャル層の境界に位置する第2導電型埋め込み不純物拡散層と、
を有し、
前記第1の第2導電型不純物拡散層の下には第2導電型埋め込み不純物拡散層が配置されていないことを特徴とする半導体装置。
前記レベルシフトMOSに位置し、かつ、平面視においてハイサイド回路領域側に位置し、かつ、前記エピタキシャル層の表面側に配置された第1の第2導電型不純物拡散層と、
前記第1の第2導電型不純物拡散層上に配置され、前記第1の第2導電型不純物拡散層に電気的に接続された第1の電極と、
前記レベルシフトMOSの領域以外の前記高耐圧ターミネーション領域に位置する前記エピタキシャル層の表面側に配置され、平面視においてハイサイド回路領域側に位置する第2の第2導電型不純物拡散層と、
前記第2の第2導電型不純物拡散層上に配置され、前記第2の第2導電型不純物拡散層に電気的に接続された第2の電極と、
前記第2の第2導電型不純物拡散層の下に配置され、前記半導体基板と前記エピタキシャル層の境界に位置する第2導電型埋め込み不純物拡散層と、
を有し、
前記第1の第2導電型不純物拡散層の下には第2導電型埋め込み不純物拡散層が配置されていないことを特徴とする半導体装置。
[3]上記[2]において、
平面視において前記レベルシフトMOSは前記ハイサイド回路領域に隣接して配置されていることを特徴とする半導体装置。
平面視において前記レベルシフトMOSは前記ハイサイド回路領域に隣接して配置されていることを特徴とする半導体装置。
[4]上記[2]又は[3]において、
前記高耐圧ターミネーション領域に位置する前記第2導電型のエピタキシャル層に配置され、前記第1の第2導電型不純物拡散層と前記第2の第2導電型不純物拡散層との間を分離する分離領域を有することを特徴とする半導体装置。
前記高耐圧ターミネーション領域に位置する前記第2導電型のエピタキシャル層に配置され、前記第1の第2導電型不純物拡散層と前記第2の第2導電型不純物拡散層との間を分離する分離領域を有することを特徴とする半導体装置。
[5]上記[4]において、
前記分離領域は、前記第2導電型のエピタキシャル層に配置された第1の第1導電型不純物拡散層によって分離するものであることを特徴とする半導体装置。
前記分離領域は、前記第2導電型のエピタキシャル層に配置された第1の第1導電型不純物拡散層によって分離するものであることを特徴とする半導体装置。
[6]上記[2]において、
平面視において前記高耐圧ターミネーション領域は、前記ハイサイド回路領域を覆う帯状の第1領域と、前記第1領域の外側に配置された第2領域を有し、
平面視において前記レベルシフトMOSは前記第2領域に配置されていることを特徴とする半導体装置。
平面視において前記高耐圧ターミネーション領域は、前記ハイサイド回路領域を覆う帯状の第1領域と、前記第1領域の外側に配置された第2領域を有し、
平面視において前記レベルシフトMOSは前記第2領域に配置されていることを特徴とする半導体装置。
[7]上記[2]又は[6]において、
前記第2領域は前記第1領域と分離されていないことを特徴とする半導体装置。
[8]上記[2]から[7]のいずれか一項において、
前記第2導電型埋め込み不純物拡散層は、平面視において前記レベルシフトMOS以外の前記ハイサイド回路領域及び前記高耐圧ターミネーション領域に配置されており、
前記第2導電型埋め込み不純物拡散層の不純物濃度は、前記レベルシフトMOSに近い側が高く、前記レベルシフトMOSから遠い側が低いことを特徴とする半導体装置。
[9]上記[2]から[7]のいずれか一項において、
前記第2導電型埋め込み不純物拡散層は、平面視において前記レベルシフトMOS以外の前記ハイサイド回路領域及び前記高耐圧ターミネーション領域に配置されており、
前記第2導電型埋め込み不純物拡散層の不純物濃度は、平面視において一様に形成されていることを特徴とする半導体装置。
前記第2領域は前記第1領域と分離されていないことを特徴とする半導体装置。
[8]上記[2]から[7]のいずれか一項において、
前記第2導電型埋め込み不純物拡散層は、平面視において前記レベルシフトMOS以外の前記ハイサイド回路領域及び前記高耐圧ターミネーション領域に配置されており、
前記第2導電型埋め込み不純物拡散層の不純物濃度は、前記レベルシフトMOSに近い側が高く、前記レベルシフトMOSから遠い側が低いことを特徴とする半導体装置。
[9]上記[2]から[7]のいずれか一項において、
前記第2導電型埋め込み不純物拡散層は、平面視において前記レベルシフトMOS以外の前記ハイサイド回路領域及び前記高耐圧ターミネーション領域に配置されており、
前記第2導電型埋め込み不純物拡散層の不純物濃度は、平面視において一様に形成されていることを特徴とする半導体装置。
[10]上記[1]から[9]のいずれか一項において、
前記レベルシフトMOSは、
前記第2導電型のエピタキシャル層の表面側に配置された第2の第1導電型不純物拡散層と、
前記第2の第1導電型不純物拡散層の表面側に配置された第2導電型ソース拡散層と、
前記第2導電型のエピタキシャル層の表面に位置し、かつ、前記第2導電型ソース拡散層と隣接して配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記第1の電極に電気的に接続された前記第1の第2導電型不純物拡散層と、
前記第1の第2導電型不純物拡散層と前記ゲート電極との間に位置し、かつ、前記第2導電型のエピタキシャル層の表面に配置された第2の絶縁層と、
を有することを特徴とする半導体装置。
前記レベルシフトMOSは、
前記第2導電型のエピタキシャル層の表面側に配置された第2の第1導電型不純物拡散層と、
前記第2の第1導電型不純物拡散層の表面側に配置された第2導電型ソース拡散層と、
前記第2導電型のエピタキシャル層の表面に位置し、かつ、前記第2導電型ソース拡散層と隣接して配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記第1の電極に電気的に接続された前記第1の第2導電型不純物拡散層と、
前記第1の第2導電型不純物拡散層と前記ゲート電極との間に位置し、かつ、前記第2導電型のエピタキシャル層の表面に配置された第2の絶縁層と、
を有することを特徴とする半導体装置。
[11]上記[1]から[10]のいずれか一項において、
前記高耐圧ターミネーション領域は、
前記第2導電型のエピタキシャル層の表面側に配置された第3の第1導電型不純物拡散層と、
前記第3の第1導電型不純物拡散層の表面側に配置された第4の第1導電型不純物拡散層と、
前記第4の第1導電型不純物拡散層と電気的に接続された第3の電極と、
前記第2の電極に電気的に接続された前記第2の第2導電型不純物拡散層と、
前記第2の第2導電型不純物拡散層と前記第3の第1導電型不純物拡散層との間に位置し、かつ、前記第2導電型のエピタキシャル層の表面に配置された第3の絶縁層と、
を有することを特徴とする半導体装置。
前記高耐圧ターミネーション領域は、
前記第2導電型のエピタキシャル層の表面側に配置された第3の第1導電型不純物拡散層と、
前記第3の第1導電型不純物拡散層の表面側に配置された第4の第1導電型不純物拡散層と、
前記第4の第1導電型不純物拡散層と電気的に接続された第3の電極と、
前記第2の電極に電気的に接続された前記第2の第2導電型不純物拡散層と、
前記第2の第2導電型不純物拡散層と前記第3の第1導電型不純物拡散層との間に位置し、かつ、前記第2導電型のエピタキシャル層の表面に配置された第3の絶縁層と、
を有することを特徴とする半導体装置。
本発明の種々の態様によれば、ESD耐量を高めることができる半導体装置を提供することができる。
以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
(第1の実施形態)
図1は、本発明の一態様に係る半導体装置を示す平面図である。図2(A)は、図1に示すA-A'線に沿った断面図であり、図2(B)は、図1に示すB-B'線に沿った断面図である。
図1は、本発明の一態様に係る半導体装置を示す平面図である。図2(A)は、図1に示すA-A'線に沿った断面図であり、図2(B)は、図1に示すB-B'線に沿った断面図である。
半導体装置は、第1導電型の半導体基板21を有し、この第1導電型の半導体基板21は図2(A),(B)に示すP+型半導体基板である。このP+型半導体基板21は例えばP+型シリコン基板である。
第1導電型の半導体基板21の上には第2導電型のエピタキシャル層22が配置されている。第2導電型のエピタキシャル層22は図2(A),(B)に示すN型エピタキシャル層である。
平面視において第1導電型の半導体基板(P+型シリコン基板)21及びエピタキシャル層22には、ハイサイド回路領域(ハイサイド回路エリア)23が配置されている(図1参照)。
図1に示すように、平面視においてハイサイド回路領域23の外周には高耐圧ターミネーション領域24が配置されている。この高耐圧ターミネーション領域24の外側にはローサイド回路領域(ローサイド回路エリア)25が配置されている。
平面視においてレベルシフトMOS26は、高耐圧ターミネーション領域24に位置している。レベルシフトMOS26の外側は分離領域27によって囲まれている(図1参照)。つまり、分離領域27によって、レベルシフトMOS26が形成される領域と、その領域以外の高耐圧ターミネーション領域24が分離されている。
レベルシフトMOS26の耐圧は、そのレベルシフトMOS26以外の高耐圧ターミネーション領域24の耐圧より高くする。これにより、ESDサージが入った際に、レベルシフトMOS26以外の高耐圧ターミネーション領域25を先にブレークダウンさせることができる。その結果、ESD耐性が低いレベルシフトMOS26が破壊する前に高耐圧ターミネーション領域24でESD電流を引き抜くことができ、それによりESD耐量を高めることができる。
特に、定格電圧が200V程度と低い半導体装置においても、ESD耐量の向上を実現できる。
図2(A)に示すように、N型エピタキシャル層22の表面側には第1の第2導電型不純物拡散層(N+)16が配置されている。第1の第2導電型不純物拡散層(N+)16は、N+型不純物拡散層である。このN+型不純物拡散層16は、レベルシフトMOS26に位置し、かつ、平面視においてハイサイド回路領域23側に位置している。
第1の第2導電型不純物拡散層(N+型不純物拡散層)16上には第1の電極(Drain)18が配置されており、第1の電極18は第1の第2導電型不純物拡散層(N+型不純物拡散層)16に電気的に接続されている(図2(A)参照)。第1の第2導電型不純物拡散層(N+型不純物拡散層)16は、N型エピタキシャル層22とのコンタクトを取るための拡散層であり、N型エピタキシャル層22より濃度の高い不純物拡散層である。
図1及び図2(B)に示すレベルシフトMOS26の領域以外の高耐圧ターミネーション領域24に位置するN型エピタキシャル層22の表面側には第2の第2導電型不純物拡散層(N+)13が配置されている。第2の第2導電型不純物拡散層(N+)13は、平面視においてハイサイド回路領域23側に位置している。
第2の第2導電型不純物拡散層(N+)13は、N型エピタキシャル層22とのコンタクトを取るための拡散層であり、N型エピタキシャル層22より濃度の高い不純物拡散層である。
図2(B)に示すように、第2の第2導電型不純物拡散層(N+)13上には第2の電極(HV)14が配置されており、第2の電極14は第2の第2導電型不純物拡散層(N+)13に電気的に接続されている。第2の第2導電型不純物拡散層(N+)13はN+型不純物拡散層である。
第2の第2導電型不純物拡散層(N+型不純物拡散層)13の下には第2導電型埋め込み不純物拡散層(NBL)15が配置されており、第2導電型埋め込み不純物拡散層(NBL)15はP型半導体基板21とN型エピタキシャル層22の境界に位置している。図2(A),(B)に示すように、第2導電型埋め込み不純物拡散層(NBL)15は、N+型埋め込み層である。
第1の第2導電型不純物拡散層(N+型不純物拡散層)16の下には第2導電型埋め込み不純物拡散層(NBL:N+型埋め込み層)15が配置されていない。つまり、レベルシフトMOS26の領域以外の高耐圧ターミネーション領域24に位置する図2(B)に示す第2の第2導電型不純物拡散層(N+型不純物拡散層)13の下には第2導電型埋め込み不純物拡散層(NBL:N+型埋め込み層)15を形成し、レベルシフトMOS26に位置する図1(A)に示す第1の第2導電型不純物拡散層(N+型不純物拡散層)16の下には第2導電型埋め込み不純物拡散層(NBL:N+型埋め込み層)15を形成しない。
要するに、第2導電型埋め込み不純物拡散層(NBL)15は、ハイサイド回路領域23の全体に存在するが、レベルシフトMOS26の第1の電極18のドレイン部には配置しない。これにより、レベルシフトMOS26の耐圧を、レベルシフトMOS26以外の高耐圧ターミネーション領域24の耐圧より高くすることができる。詳細には、図2(A)に示すレベルシフトMOS26の第1の電極18のドレイン部の耐圧を、図2(B)に示す高耐圧ターミネーション領域24の第2の電極(HV)14のハイサイド電位領域の耐圧より高くすることができる。これにより、レベルシフトMOS26以外の高耐圧ターミネーション領域24にESD電流経路を作り、ESD耐量を高めることができる。具体的には、ESD耐性が低いレベルシフトMOS26が破壊される前に高耐圧ターミネーション領域24でESD電流を引き抜くことができ、それによりESD耐量を高めることができる。つまり、ESDサージが図2(A),(B)に示す第1の電極18及び第2の電極14から入った際に、第2の電極(HV)14から第2の第2導電型不純物拡散層(N+型不純物拡散層)13、第2導電型埋め込み不純物拡散層(NBL)15を通って第1導電型の半導体基板(P+型シリコン基板)21に引き抜かれることにより、レベルシフトMOS26が破壊されることを防止できる。
また、第2導電型埋め込み不純物拡散層(NBL:N+型埋め込み層)15は、平面視においてレベルシフトMOS26以外のハイサイド回路領域23及び高耐圧ターミネーション領域24に配置されている(図2(A)及び図1参照)。
また、図2(A)に示すN+型埋め込み層(NBL)15の不純物濃度は、レベルシフトMOS26に近い側が高く、レベルシフトMOS26から遠い側が低いとよい。別言すれば、N+型埋め込み層15の不純物濃度は、第1導電型不純物拡散層(P型不純物拡散層)31に近い側が高く、P型不純物拡散層31から遠い側が低いとよい。これにより、レベルシフトMOS26にESD電流をより流れにくくすることができ、レベルシフトMOS26が破壊されることを防止できる。
また、図2(A)に示すように、N+型埋め込み層15は、P型不純物拡散層31に対して所定距離を確保して形成されている。この所定距離とは、N+型埋め込み層15とP型不純物拡散層31とで形成されるPN構造のアバランシェ耐量を確保でき、且つ、レベルシフトMOS26の耐圧が、レベルシフトMOS26以外の高耐圧ターミネーション領域24の耐圧より高くなるような距離である。例えば、P型不純物拡散層31のシート抵抗が5.0Ω/sq~15Ω/sqで、N+型埋め込み層15のシート抵抗が200Ω/sq~250Ω/sqの場合、P型不純物拡散層31とN+型埋め込み層15の距離は15μm以上とすると好適である。これにより、上記のPN構造のアバランシェ耐量を確保しながら、レベルシフトMOS26のESD耐量を高めることができる。
また、図2(A)に示す第2導電型埋め込み不純物拡散層(NBL:N+型埋め込み層)15の不純物濃度は、平面視において一様に形成されていてもよい。これにより、ハイサイド回路領域23及び高耐圧ターミネーション領域24の一様な領域でESD電流を引き抜くことができ、それによりESD耐量を高めることができる。なお、ここでいう「N+型埋め込み層15の不純物濃度は、平面視において一様に形成されている」とは、N+型埋め込み層15を一回の不純物イオン導入工程で形成することにより、同一平面又は同一深さの不純物濃度が一様であることを意味する。
また、第2導電型埋め込み不純物拡散層(NBL:N+型埋め込み層)15は、平面視においてレベルシフトMOS26以外のハイサイド回路領域23及び高耐圧ターミネーション領域24に配置されている(図2(A)及び図1参照)。
また、図2(A)に示すN+型埋め込み層(NBL)15の不純物濃度は、レベルシフトMOS26に近い側が高く、レベルシフトMOS26から遠い側が低いとよい。別言すれば、N+型埋め込み層15の不純物濃度は、第1導電型不純物拡散層(P型不純物拡散層)31に近い側が高く、P型不純物拡散層31から遠い側が低いとよい。これにより、レベルシフトMOS26にESD電流をより流れにくくすることができ、レベルシフトMOS26が破壊されることを防止できる。
また、図2(A)に示すように、N+型埋め込み層15は、P型不純物拡散層31に対して所定距離を確保して形成されている。この所定距離とは、N+型埋め込み層15とP型不純物拡散層31とで形成されるPN構造のアバランシェ耐量を確保でき、且つ、レベルシフトMOS26の耐圧が、レベルシフトMOS26以外の高耐圧ターミネーション領域24の耐圧より高くなるような距離である。例えば、P型不純物拡散層31のシート抵抗が5.0Ω/sq~15Ω/sqで、N+型埋め込み層15のシート抵抗が200Ω/sq~250Ω/sqの場合、P型不純物拡散層31とN+型埋め込み層15の距離は15μm以上とすると好適である。これにより、上記のPN構造のアバランシェ耐量を確保しながら、レベルシフトMOS26のESD耐量を高めることができる。
また、図2(A)に示す第2導電型埋め込み不純物拡散層(NBL:N+型埋め込み層)15の不純物濃度は、平面視において一様に形成されていてもよい。これにより、ハイサイド回路領域23及び高耐圧ターミネーション領域24の一様な領域でESD電流を引き抜くことができ、それによりESD耐量を高めることができる。なお、ここでいう「N+型埋め込み層15の不純物濃度は、平面視において一様に形成されている」とは、N+型埋め込み層15を一回の不純物イオン導入工程で形成することにより、同一平面又は同一深さの不純物濃度が一様であることを意味する。
また、電流経路にMOS構造が存在すると、寄生トランジスターが動作することで、ラッチアップを起こして破壊が生じる問題があるが、これを回避することができる。
図1に示すように、平面視においてレベルシフトMOS26はハイサイド回路領域23に隣接して配置されている。このため、半導体装置のチップ面積を小さくすることができる。これとともに、レベルシフトMOS26の耐圧を、このレベルシフトMOS26以外の高耐圧ターミネーション領域24の耐圧より高くすることで、レベルシフトMOS26以外の高耐圧ターミネーション領域24にESD電流経路を作ることができる。
上記の半導体装置は、高耐圧ターミネーション領域24に位置する第2導電型のエピタキシャル層(N型エピタキシャル層)22に配置され、第1の第2導電型不純物拡散層(N+型不純物拡散層)16と第2の第2導電型不純物拡散層(N+型不純物拡散層)13との間を分離する分離領域27を有する。分離領域27によって高耐圧ターミネーション領域24にレベルシフトMOS26を配置しても、高耐圧ターミネーション領域24の占有面積が増大するのを抑制できる。
図1に示す分離領域27は、図2(A)に示す第2導電型のエピタキシャル層(N型エピタキシャル層)22に配置された第1の第1導電型不純物拡散層31によって分離するものである。第1の第1導電型不純物拡散層31はP型不純物拡散層である。第1の第1導電型不純物拡散層(P型不純物拡散層)31上にはSiO2などの絶縁層32が配置されている。つまり、第1の第1導電型不純物拡散層(P型不純物拡散層)31は、P+型半導体基板21及び第1の絶縁層32と接触されている。
以下に、図2についてさらに詳細に説明する。
図2(A)に示すように、レベルシフトMOS26は、第2導電型のエピタキシャル層(N型エピタキシャル層)22の表面側に配置された第2の第1導電型不純物拡散層(P)41を有し、第2の第1導電型不純物拡散層41はP型不純物拡散層である。
図2(A)に示すように、レベルシフトMOS26は、第2導電型のエピタキシャル層(N型エピタキシャル層)22の表面側に配置された第2の第1導電型不純物拡散層(P)41を有し、第2の第1導電型不純物拡散層41はP型不純物拡散層である。
P型不純物拡散層41は分離領域27に囲まれたレベルシフトMOS26に位置している(図1及び図2(A)参照)。
第2の第1導電型不純物拡散層(P型不純物拡散層)41の表面側には第2導電型ソース拡散層42が配置されており、第2導電型ソース拡散層42はN+型ソース拡散層である。
図2(A)に示すように、P型不純物拡散層41の表面側にはP+型不純物拡散層45が配置されている。P+型不純物拡散層45及びN+型ソース拡散層42の上には電極46が配置されており、この電極46はP+型不純物拡散層45及びN+型ソース拡散層42それぞれと電気的に接続されている。なお、電極46は例えばAl又はAl合金などの金属により形成されている。
第2導電型のエピタキシャル層(N型エピタキシャル層)22の表面にはゲート絶縁膜が形成されており、このゲート絶縁膜は第2導電型ソース拡散層(N+型ソース拡散層)42と隣接して配置されている。このゲート絶縁膜は例えばシリコン酸化膜である。
ゲート絶縁膜上にはゲート電極43が配置されている。
図2(A)に示すように、ゲート電極43は配線47に電気的に接続されている。なお、ゲート電極43は例えばポリシリコン膜により形成されている。配線47は例えばAl又はAl合金などの金属により形成されている。
図2(A)に示すように、ゲート電極43は配線47に電気的に接続されている。なお、ゲート電極43は例えばポリシリコン膜により形成されている。配線47は例えばAl又はAl合金などの金属により形成されている。
また、レベルシフトMOS26は、第1の電極(Drain)18に電気的に接続された第1の第2導電型不純物拡散層16を有し、第1の第2導電型不純物拡散層16はN型エピタキシャル層22とのコンタクトを取っている。第1の第2導電型不純物拡散層16はN+型不純物拡散層である。
第1の第2導電型不純物拡散層(N+型不純物拡散層)16とゲート電極43との間にはSiO2などの第2の絶縁層44が配置されており、第2の絶縁層44は第2導電型のエピタキシャル層(N型エピタキシャル層)22の表面に形成されている。
本実施形態の半導体装置は、上述したレベルシフトMOS26を有している。
また、N型エピタキシャル層22にはP型不純物拡散層58が形成されており、P型不純物拡散層58はP+型半導体基板21と電気的に接続されている。またP型不純物拡散層58はローサイド回路エリア25と高耐圧ターミネーション領域24との間に位置している。また、分離領域27は、SiO2などの第1の絶縁層32及びP型不純物拡散層31を有し、P型不純物拡散層31はP+型半導体基板21と電気的に接続されている。また、ハイサイド回路エリア23に位置するN型エピタキシャル層22の表面側にはN+型不純物拡散層48が形成されている。このN+型不純物拡散層48の上には電極(HV)49が配置されており、この電極(HV)49はN+型不純物拡散層48と電気的に接続されている。また、N型エピタキシャル層22の表面には、N+型不純物拡散層48の隣に位置するSiO2などの絶縁層50が配置されている。N+型不純物拡散層48及び絶縁層50は、N+型埋め込み層(NBL:N+型埋め込み層)15の上に位置している。
図2(B)に示すように、高耐圧ターミネーション領域24は、第2導電型のエピタキシャル層(N型エピタキシャル層)22の表面側に配置された第3の第1導電型不純物拡散層(P)51を有し、第3の第1導電型不純物拡散層51はP型不純物拡散層である。
第3の第1導電型不純物拡散層(P型不純物拡散層)51の表面側には第4の第1導電型不純物拡散層52が配置されており、第4の第1導電型不純物拡散層52はP+型不純物拡散層である。
P+型不純物拡散層52は、P型不純物拡散層51及びP型不純物拡散層58を通してP型シリコン基板21とコンタクトを取っている。
第4の第1導電型不純物拡散層(P+型不純物拡散層)52の上には第3の電極53が形成されており、第3の電極53は第4の第1導電型不純物拡散層(P+型不純物拡散層)52と電気的に接続されている。
また、高耐圧ターミネーション領域24は、第2の電極(HV)14に電気的に接続された第2の第2導電型不純物拡散層(N+型不純物拡散層)13を有し、第2の第2導電型不純物拡散層(N+型不純物拡散層)13はN型エピタキシャル層22とのコンタクトを取っている。
第2の第2導電型不純物拡散層(N+型不純物拡散層)13と第3の第1導電型不純物拡散層(P型不純物拡散層)51との間にはSiO2などの第3の絶縁層54が配置されており、第3の絶縁層54は第2導電型のエピタキシャル層(N型エピタキシャル層)22の表面に形成されている。
また、N型エピタキシャル層22の表面には、N+型不純物拡散層13の隣に位置するSiO2などの絶縁層50が配置されている。この絶縁層50は、N+型埋め込み層(NBL)15の上に位置し、ハイサイド回路エリア23に位置している。
また、図2(A)、(B)に示すN型エピタキシャル層22の上には図示せぬ絶縁膜が形成されており、この絶縁膜はN型エピタキシャル層22の表面、第3の電極53、第3の絶縁層54、絶縁層50及び第2の電極(HV)14を覆っている。
本実施形態の半導体装置は、上述した高耐圧ターミネーション領域24を有している。
本実施形態の半導体装置は、上述した高耐圧ターミネーション領域24を有している。
(第2の実施形態)
図3は、本発明の一態様に係る半導体装置を示す平面図である。図4(A)は、図3に示すC-C'線に沿った断面図であり、図4(B)は、図3に示すB-B'線に沿った断面図である。なお、図4(B)は図2(B)と同様の構成を示している。
図3は、本発明の一態様に係る半導体装置を示す平面図である。図4(A)は、図3に示すC-C'線に沿った断面図であり、図4(B)は、図3に示すB-B'線に沿った断面図である。なお、図4(B)は図2(B)と同様の構成を示している。
図4(A)は、図2(A)と同一部分には同一符号を付しているので説明を省略し、異なる部分について以下に説明する。
図2(A)に示す半導体装置では、P型不純物拡散層31及び第1の絶縁層32を有する分離領域27をN型エピタキシャル層22に配置しているが、図4(A)に示す半導体装置では、そのような分離領域を配置していない。その代わりに、図4(A)に示すN型エピタキシャル層22の表面には、N+型不純物拡散層13とN+型不純物拡散層16の間に位置するSiO2などの第1の絶縁層32が形成されている。この第1の絶縁層32は、第1領域24aと第2領域24bとの間に十分な距離を持たせるように形成することで、分離部57として機能する。
図3に示すように、平面視において高耐圧ターミネーション領域24は、ハイサイド回路領域23を覆う帯状の第1領域24aと、この第1領域24aの外側に配置された第2領域24bを有する。
また、平面視においてレベルシフトMOS26は第2領域24bに配置されている。つまり、第1領域24aの外側に配置された第2領域24bにレベルシフトMOS26を配置することで、そのレベルシフトMOS26を、図1に示すレベルシフトMOSよりハイサイド回路領域23から離すことができる。そのため、ハイサイド回路領域23から必要な耐圧を得ることができる。
また、図4(A)に示す第2導電型埋め込み不純物拡散層(NBL:N+型埋め込み層)15は、ハイサイド回路領域23の全体に存在するが、レベルシフトMOS26の第1の電極18のドレイン部には配置しない。これにより、レベルシフトMOS26の耐圧を、レベルシフトMOS26以外の高耐圧ターミネーション領域24の耐圧より高くすることができる。詳細には、図4(A)に示すレベルシフトMOS26の第1の電極18のドレイン部の耐圧を、図4(B)に示す高耐圧ターミネーション領域24の第2の電極(HV)14のハイサイド電位領域の耐圧より高くすることができる。これにより、レベルシフトMOS26以外の高耐圧ターミネーション領域24にESD電流経路を作り、ESD耐量を高めることができる。具体的には、ESD耐性が低いレベルシフトMOS26が破壊される前に高耐圧ターミネーション領域24でESD電流を引き抜くことができ、それによりESD耐量を高めることができる。つまり、ESDサージが図4(A),(B)に示す第1の電極18及び第2の電極14から入った際に、第2の電極(HV)14から第2の第2導電型不純物拡散層(N+型不純物拡散層)13、第2導電型埋め込み不純物拡散層(NBL)15を通って第1導電型の半導体基板(P+型シリコン基板)21に引き抜かれることにより、レベルシフトMOS26が破壊されることを防止できる。
図3に示すように、第2領域24bは第1領域24aと分離されていない。つまり、図1に示すような分離領域27が図3に示す高耐圧ターミネーション領域24には形成されていないが、上述したように第1領域24aの外側に配置された第2領域24bにレベルシフトMOS26を配置することで、第2領域24bが第1領域24aと分離されなくても、そのレベルシフトMOS26がハイサイド回路領域23に対して必要な耐圧を得ることができる。
なお、上記の第1及び第3の実施形態は互いに組み合わせて実施することも可能である。
13 第2の第2導電型不純物拡散層(N+型不純物拡散層)
14 第2の電極(HV)
15 第2導電型埋め込み不純物拡散層(NBL:N+型埋め込み層)
16 第1の第2導電型不純物拡散層(N+型不純物拡散層)
18 第1の電極(Drain)
21 第1導電型の半導体基板(P+型シリコン基板)
22 第2導電型のエピタキシャル層(N型エピタキシャル層)
23 ハイサイド回路領域(ハイサイド回路エリア)
24 高耐圧ターミネーション領域
24a 帯状の第1領域
24b 第2領域
26 レベルシフトMOS
27 分離領域
31 第1の第1導電型不純物拡散層(P型不純物拡散層)
32 第1の絶縁層
41 第2の第1導電型不純物拡散層(P型不純物拡散層)
42 第2導電型ソース拡散層(N+型ソース拡散層)
43 ゲート電極
44 第2の絶縁層
48 N+型不純物拡散層
49 電極(HV)
50 絶縁層
51 第3の第1導電型不純物拡散層(P型不純物拡散層)
52 第4の第1導電型不純物拡散層(P+型不純物拡散層)
53 第3の電極
54 第3の絶縁層
58 P型不純物拡散層
14 第2の電極(HV)
15 第2導電型埋め込み不純物拡散層(NBL:N+型埋め込み層)
16 第1の第2導電型不純物拡散層(N+型不純物拡散層)
18 第1の電極(Drain)
21 第1導電型の半導体基板(P+型シリコン基板)
22 第2導電型のエピタキシャル層(N型エピタキシャル層)
23 ハイサイド回路領域(ハイサイド回路エリア)
24 高耐圧ターミネーション領域
24a 帯状の第1領域
24b 第2領域
26 レベルシフトMOS
27 分離領域
31 第1の第1導電型不純物拡散層(P型不純物拡散層)
32 第1の絶縁層
41 第2の第1導電型不純物拡散層(P型不純物拡散層)
42 第2導電型ソース拡散層(N+型ソース拡散層)
43 ゲート電極
44 第2の絶縁層
48 N+型不純物拡散層
49 電極(HV)
50 絶縁層
51 第3の第1導電型不純物拡散層(P型不純物拡散層)
52 第4の第1導電型不純物拡散層(P+型不純物拡散層)
53 第3の電極
54 第3の絶縁層
58 P型不純物拡散層
Claims (11)
- 第1導電型の半導体基板と、
前記半導体基板の上に配置された第2導電型のエピタキシャル層と、
平面視において前記半導体基板及び前記エピタキシャル層に配置されたハイサイド回路領域と、
平面視において前記ハイサイド回路領域の外周に配置された高耐圧ターミネーション領域と、
平面視において前記高耐圧ターミネーション領域に位置するレベルシフトMOSと、
を有し、
前記レベルシフトMOSの耐圧は、前記レベルシフトMOS以外の高耐圧ターミネーション領域の耐圧より高いことを特徴とする半導体装置。 - 請求項1において、
前記レベルシフトMOSに位置し、かつ、平面視においてハイサイド回路領域側に位置し、かつ、前記エピタキシャル層の表面側に配置された第1の第2導電型不純物拡散層と、
前記第1の第2導電型不純物拡散層上に配置され、前記第1の第2導電型不純物拡散層に電気的に接続された第1の電極と、
前記レベルシフトMOSの領域以外の前記高耐圧ターミネーション領域に位置する前記エピタキシャル層の表面側に配置され、平面視においてハイサイド回路領域側に位置する第2の第2導電型不純物拡散層と、
前記第2の第2導電型不純物拡散層上に配置され、前記第2の第2導電型不純物拡散層に電気的に接続された第2の電極と、
前記第2の第2導電型不純物拡散層の下に配置され、前記半導体基板と前記エピタキシャル層の境界に位置する第2導電型埋め込み不純物拡散層と、
を有し、
前記第1の第2導電型不純物拡散層の下には第2導電型埋め込み不純物拡散層が配置されていないことを特徴とする半導体装置。 - 請求項2において、
平面視において前記レベルシフトMOSは前記ハイサイド回路領域に隣接して配置されていることを特徴とする半導体装置。 - 請求項2又は3において、
前記高耐圧ターミネーション領域に位置する前記第2導電型のエピタキシャル層に配置され、前記第1の第2導電型不純物拡散層と前記第2の第2導電型不純物拡散層との間を分離する分離領域を有することを特徴とする半導体装置。 - 請求項4において、
前記分離領域は、前記第2導電型のエピタキシャル層に配置された第1の第1導電型不純物拡散層によって分離するものであることを特徴とする半導体装置。 - 請求項2において、
平面視において前記高耐圧ターミネーション領域は、前記ハイサイド回路領域を覆う帯状の第1領域と、前記第1領域の外側に配置された第2領域を有し、
平面視において前記レベルシフトMOSは前記第2領域に配置されていることを特徴とする半導体装置。 - 請求項2又は6において、
前記第2領域は前記第1領域と分離されていないことを特徴とする半導体装置。 - 請求項2から7のいずれか一項において、
前記第2導電型埋め込み不純物拡散層は、平面視において前記レベルシフトMOS以外の前記ハイサイド回路領域及び前記高耐圧ターミネーション領域に配置されており、
前記第2導電型埋め込み不純物拡散層の不純物濃度は、前記レベルシフトMOSに近い側が高く、前記レベルシフトMOSから遠い側が低いことを特徴とする半導体装置。 - 請求項2から7のいずれか一項において、
前記第2導電型埋め込み不純物拡散層は、平面視において前記レベルシフトMOS以外の前記ハイサイド回路領域及び前記高耐圧ターミネーション領域に配置されており、
前記第2導電型埋め込み不純物拡散層の不純物濃度は、平面視において一様に形成されていることを特徴とする半導体装置。 - 請求項1から9のいずれか一項において、
前記レベルシフトMOSは、
前記第2導電型のエピタキシャル層の表面側に配置された第2の第1導電型不純物拡散層と、
前記第2の第1導電型不純物拡散層の表面側に配置された第2導電型ソース拡散層と、
前記第2導電型のエピタキシャル層の表面に位置し、かつ、前記第2導電型ソース拡散層と隣接して配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記第1の電極に電気的に接続された前記第1の第2導電型不純物拡散層と、
前記第1の第2導電型不純物拡散層と前記ゲート電極との間に位置し、かつ、前記第2導電型のエピタキシャル層の表面に配置された第2の絶縁層と、
を有することを特徴とする半導体装置。 - 請求項1から10のいずれか一項において、
前記高耐圧ターミネーション領域は、
前記第2導電型のエピタキシャル層の表面側に配置された第3の第1導電型不純物拡散層と、
前記第3の第1導電型不純物拡散層の表面側に配置された第4の第1導電型不純物拡散層と、
前記第4の第1導電型不純物拡散層と電気的に接続された第3の電極と、
前記第2の電極に電気的に接続された前記第2の第2導電型不純物拡散層と、
前記第2の第2導電型不純物拡散層と前記第3の第1導電型不純物拡散層との間に位置し、かつ、前記第2導電型のエピタキシャル層の表面に配置された第3の絶縁層と、
を有することを特徴とする半導体装置。
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