JP2022161434A - 半導体装置 - Google Patents

Abstract

【課題】ＥＳＤ耐量を高めることができる半導体装置を提供する。【解決手段】本発明は、第１導電型の半導体基板２１と、前記半導体基板２１の上に配置された第２導電型のエピタキシャル層２２と、平面視において前記半導体基板２１及び前記エピタキシャル層２２に配置されたハイサイド回路領域２３と、平面視において前記ハイサイド回路領域２３の外周に配置された高耐圧ターミネーション領域２４と、平面視において前記高耐圧ターミネーション領域２４に位置するレベルシフトＭＯＳ２６と、を有し、前記レベルシフトＭＯＳ２６の耐圧は、前記レベルシフトＭＯＳ２６以外の高耐圧ターミネーション領域２４の耐圧より高い半導体装置である。【選択図】図２

Description

本発明は、半導体装置に関する。

図５は、従来の高電圧（数百Ｖ）のハイサイド回路エリアとレベルシフトＭＯＳを搭載した半導体装置を示す平面図である。

この半導体装置はハイサイド回路エリア１０１を有し、そのハイサイド回路エリア１０１の外側にはローサイド回路エリア１０２が配置されている。ハイサイド回路エリア１０１とローサイド回路エリア１０２との間には高耐圧ターミネーション領域１０３が配置されている。高耐圧ターミネーション領域１０３にはレベルシフトＭＯＳ１０４が配置されている。レベルシフトＭＯＳ１０４の外側は分離領域１０５によって囲まれている。つまり、分離領域１０５によって、レベルシフトＭＯＳ１０４が形成される領域と、その領域以外の高耐圧ターミネーション領域１０３が分離されている。

図５の半導体装置は、レベルシフトＭＯＳ１０４のドレイン部１１及びハイサイド電位領域１２を有し、そのドレイン部１１及びハイサイド電位領域１２には共に同じ構造のＮ＋埋め込み層(NBL)が形成されている。ドレイン部１１とハイサイド電位領域１２のＮ＋埋め込み層(NBL)を同じ構造とし、耐圧設計を同一とすることで回路設計を容易にしている。

上記の半導体装置は、ドレイン部１１とハイサイド電位領域１２の両方にＮ＋埋め込み層(NBL)がある例であるが、従来の半導体装置にはドレイン部１１とハイサイド電位領域１２の両方にＮ＋埋め込み層(NBL)が無い構造もあり、その場合も設計を容易にするという同様の考え方となる。特許文献１には従来の半導体装置に関連する技術が記載されている。

ところで、上記の従来の半導体装置（ＩＣ）において、ハイサイド回路エリアとローサイド回路エリア間にＥＳＤ(Electro-Static Discharge：静電気放電)保護素子を搭載することは設計上困難なため、ＥＳＤ対策ができず、ＥＳＤ耐量を向上させることが困難であった。

特に、定格電圧が２００Ｖ程度と低い半導体装置においては、ＥＳＤ耐量の向上に課題がある。

特開２０１７－０２２６７８号公報

本発明の種々の態様は、ＥＳＤ耐量を高めることができる半導体装置を提供することを目的とする。

以下に本発明の種々の態様について説明する。

［１］第１導電型の半導体基板と、
前記半導体基板の上に配置された第２導電型のエピタキシャル層と、
平面視において前記半導体基板及び前記エピタキシャル層に配置されたハイサイド回路領域と、
平面視において前記ハイサイド回路領域の外周に配置された高耐圧ターミネーション領域と、
平面視において前記高耐圧ターミネーション領域に位置するレベルシフトＭＯＳと、
を有し、
前記レベルシフトＭＯＳの耐圧は、前記レベルシフトＭＯＳ以外の高耐圧ターミネーション領域の耐圧より高いことを特徴とする半導体装置。

［２］上記［１］において、
前記レベルシフトＭＯＳに位置し、かつ、平面視においてハイサイド回路領域側に位置し、かつ、前記エピタキシャル層の表面側に配置された第１の第２導電型不純物拡散層と、
前記第１の第２導電型不純物拡散層上に配置され、前記第１の第２導電型不純物拡散層に電気的に接続された第１の電極と、
前記レベルシフトＭＯＳの領域以外の前記高耐圧ターミネーション領域に位置する前記エピタキシャル層の表面側に配置され、平面視においてハイサイド回路領域側に位置する第２の第２導電型不純物拡散層と、
前記第２の第２導電型不純物拡散層上に配置され、前記第２の第２導電型不純物拡散層に電気的に接続された第２の電極と、
前記第２の第２導電型不純物拡散層の下に配置され、前記半導体基板と前記エピタキシャル層の境界に位置する第２導電型埋め込み不純物拡散層と、
を有し、
前記第１の第２導電型不純物拡散層の下には第２導電型埋め込み不純物拡散層が配置されていないことを特徴とする半導体装置。

［３］上記［２］において、
平面視において前記レベルシフトＭＯＳは前記ハイサイド回路領域に隣接して配置されていることを特徴とする半導体装置。

［４］上記［２］又は［３］において、
前記高耐圧ターミネーション領域に位置する前記第２導電型のエピタキシャル層に配置され、前記第１の第２導電型不純物拡散層と前記第２の第２導電型不純物拡散層との間を分離する分離領域を有することを特徴とする半導体装置。

［５］上記［４］において、
前記分離領域は、前記第２導電型のエピタキシャル層に配置された第１の第１導電型不純物拡散層によって分離するものであることを特徴とする半導体装置。

［６］上記［２］において、
平面視において前記高耐圧ターミネーション領域は、前記ハイサイド回路領域を覆う帯状の第１領域と、前記第１領域の外側に配置された第２領域を有し、
平面視において前記レベルシフトＭＯＳは前記第２領域に配置されていることを特徴とする半導体装置。

［７］上記［２］又は［６］において、
前記第２領域は前記第１領域と分離されていないことを特徴とする半導体装置。
［８］上記［２］から［７］のいずれか一項において、
前記第２導電型埋め込み不純物拡散層は、平面視において前記レベルシフトＭＯＳ以外の前記ハイサイド回路領域及び前記高耐圧ターミネーション領域に配置されており、
前記第２導電型埋め込み不純物拡散層の不純物濃度は、前記レベルシフトＭＯＳに近い側が高く、前記レベルシフトＭＯＳから遠い側が低いことを特徴とする半導体装置。
［９］上記［２］から［７］のいずれか一項において、
前記第２導電型埋め込み不純物拡散層は、平面視において前記レベルシフトＭＯＳ以外の前記ハイサイド回路領域及び前記高耐圧ターミネーション領域に配置されており、
前記第２導電型埋め込み不純物拡散層の不純物濃度は、平面視において一様に形成されていることを特徴とする半導体装置。

［１０］上記［１］から［９］のいずれか一項において、
前記レベルシフトＭＯＳは、
前記第２導電型のエピタキシャル層の表面側に配置された第２の第１導電型不純物拡散層と、
前記第２の第１導電型不純物拡散層の表面側に配置された第２導電型ソース拡散層と、
前記第２導電型のエピタキシャル層の表面に位置し、かつ、前記第２導電型ソース拡散層と隣接して配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記第１の電極に電気的に接続された前記第１の第２導電型不純物拡散層と、
前記第１の第２導電型不純物拡散層と前記ゲート電極との間に位置し、かつ、前記第２導電型のエピタキシャル層の表面に配置された第２の絶縁層と、
を有することを特徴とする半導体装置。

［１１］上記［１］から［１０］のいずれか一項において、
前記高耐圧ターミネーション領域は、
前記第２導電型のエピタキシャル層の表面側に配置された第３の第１導電型不純物拡散層と、
前記第３の第１導電型不純物拡散層の表面側に配置された第４の第１導電型不純物拡散層と、
前記第４の第１導電型不純物拡散層と電気的に接続された第３の電極と、
前記第２の電極に電気的に接続された前記第２の第２導電型不純物拡散層と、
前記第２の第２導電型不純物拡散層と前記第３の第１導電型不純物拡散層との間に位置し、かつ、前記第２導電型のエピタキシャル層の表面に配置された第３の絶縁層と、
を有することを特徴とする半導体装置。

本発明の種々の態様によれば、ＥＳＤ耐量を高めることができる半導体装置を提供することができる。

本発明の一態様に係る半導体装置を示す平面図である。 （Ａ）は、図１に示すＡ－Ａ'線に沿った断面図、（Ｂ）は、図１に示すＢ－Ｂ'線に沿った断面図である。 本発明の一態様に係る半導体装置を示す平面図である。 （Ａ）は、図３に示すＣ－Ｃ'線に沿った断面図、（Ｂ）は、図３に示すＢ－Ｂ'線に沿った断面図である。 従来の高電圧（数百Ｖ）のハイサイド回路エリアとレベルシフトＭＯＳを搭載した半導体装置を示す平面図である。

以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（第１の実施形態）
図１は、本発明の一態様に係る半導体装置を示す平面図である。図２（Ａ）は、図１に示すＡ－Ａ'線に沿った断面図であり、図２（Ｂ）は、図１に示すＢ－Ｂ'線に沿った断面図である。

半導体装置は、第１導電型の半導体基板２１を有し、この第１導電型の半導体基板２１は図２（Ａ），（Ｂ）に示すＰ^＋型半導体基板である。このＰ^＋型半導体基板２１は例えばＰ^＋型シリコン基板である。

第１導電型の半導体基板２１の上には第２導電型のエピタキシャル層２２が配置されている。第２導電型のエピタキシャル層２２は図２（Ａ），（Ｂ）に示すＮ型エピタキシャル層である。

平面視において第１導電型の半導体基板（Ｐ^＋型シリコン基板）２１及びエピタキシャル層２２には、ハイサイド回路領域（ハイサイド回路エリア）２３が配置されている（図１参照）。

図１に示すように、平面視においてハイサイド回路領域２３の外周には高耐圧ターミネーション領域２４が配置されている。この高耐圧ターミネーション領域２４の外側にはローサイド回路領域（ローサイド回路エリア）２５が配置されている。

平面視においてレベルシフトＭＯＳ２６は、高耐圧ターミネーション領域２４に位置している。レベルシフトＭＯＳ２６の外側は分離領域２７によって囲まれている（図１参照）。つまり、分離領域２７によって、レベルシフトＭＯＳ２６が形成される領域と、その領域以外の高耐圧ターミネーション領域２４が分離されている。

レベルシフトＭＯＳ２６の耐圧は、そのレベルシフトＭＯＳ２６以外の高耐圧ターミネーション領域２４の耐圧より高くする。これにより、ＥＳＤサージが入った際に、レベルシフトＭＯＳ２６以外の高耐圧ターミネーション領域２５を先にブレークダウンさせることができる。その結果、ＥＳＤ耐性が低いレベルシフトＭＯＳ２６が破壊する前に高耐圧ターミネーション領域２４でＥＳＤ電流を引き抜くことができ、それによりＥＳＤ耐量を高めることができる。

特に、定格電圧が２００Ｖ程度と低い半導体装置においても、ＥＳＤ耐量の向上を実現できる。

図２（Ａ）に示すように、Ｎ型エピタキシャル層２２の表面側には第１の第２導電型不純物拡散層(Ｎ^＋)１６が配置されている。第１の第２導電型不純物拡散層(Ｎ^＋)１６は、Ｎ^＋型不純物拡散層である。このＮ^＋型不純物拡散層１６は、レベルシフトＭＯＳ２６に位置し、かつ、平面視においてハイサイド回路領域２３側に位置している。

第１の第２導電型不純物拡散層(Ｎ^＋型不純物拡散層)１６上には第１の電極（Drain）１８が配置されており、第１の電極１８は第１の第２導電型不純物拡散層(Ｎ^＋型不純物拡散層)１６に電気的に接続されている（図２（Ａ）参照）。第１の第２導電型不純物拡散層(Ｎ^＋型不純物拡散層)１６は、Ｎ型エピタキシャル層２２とのコンタクトを取るための拡散層であり、Ｎ型エピタキシャル層２２より濃度の高い不純物拡散層である。

図１及び図２（Ｂ）に示すレベルシフトＭＯＳ２６の領域以外の高耐圧ターミネーション領域２４に位置するＮ型エピタキシャル層２２の表面側には第２の第２導電型不純物拡散層（Ｎ^＋）１３が配置されている。第２の第２導電型不純物拡散層（Ｎ^＋）１３は、平面視においてハイサイド回路領域２３側に位置している。

第２の第２導電型不純物拡散層（Ｎ^＋）１３は、Ｎ型エピタキシャル層２２とのコンタクトを取るための拡散層であり、Ｎ型エピタキシャル層２２より濃度の高い不純物拡散層である。

図２（Ｂ）に示すように、第２の第２導電型不純物拡散層（Ｎ^＋）１３上には第２の電極（ＨＶ）１４が配置されており、第２の電極１４は第２の第２導電型不純物拡散層（Ｎ^＋）１３に電気的に接続されている。第２の第２導電型不純物拡散層（Ｎ^＋）１３はＮ^＋型不純物拡散層である。

第２の第２導電型不純物拡散層（Ｎ^＋型不純物拡散層）１３の下には第２導電型埋め込み不純物拡散層(ＮＢＬ)１５が配置されており、第２導電型埋め込み不純物拡散層(ＮＢＬ)１５はＰ型半導体基板２１とＮ型エピタキシャル層２２の境界に位置している。図２（Ａ），（Ｂ）に示すように、第２導電型埋め込み不純物拡散層(ＮＢＬ)１５は、Ｎ^＋型埋め込み層である。

第１の第２導電型不純物拡散層（Ｎ^＋型不純物拡散層）１６の下には第２導電型埋め込み不純物拡散層(ＮＢＬ：Ｎ^＋型埋め込み層)１５が配置されていない。つまり、レベルシフトＭＯＳ２６の領域以外の高耐圧ターミネーション領域２４に位置する図２（Ｂ）に示す第２の第２導電型不純物拡散層(Ｎ^＋型不純物拡散層)１３の下には第２導電型埋め込み不純物拡散層(ＮＢＬ：Ｎ^＋型埋め込み層)１５を形成し、レベルシフトＭＯＳ２６に位置する図１（Ａ）に示す第１の第２導電型不純物拡散層(Ｎ^＋型不純物拡散層)１６の下には第２導電型埋め込み不純物拡散層(ＮＢＬ：Ｎ^＋型埋め込み層)１５を形成しない。

要するに、第２導電型埋め込み不純物拡散層(ＮＢＬ)１５は、ハイサイド回路領域２３の全体に存在するが、レベルシフトＭＯＳ２６の第１の電極１８のドレイン部には配置しない。これにより、レベルシフトＭＯＳ２６の耐圧を、レベルシフトＭＯＳ２６以外の高耐圧ターミネーション領域２４の耐圧より高くすることができる。詳細には、図２（Ａ）に示すレベルシフトＭＯＳ２６の第１の電極１８のドレイン部の耐圧を、図２（Ｂ）に示す高耐圧ターミネーション領域２４の第２の電極（ＨＶ）１４のハイサイド電位領域の耐圧より高くすることができる。これにより、レベルシフトＭＯＳ２６以外の高耐圧ターミネーション領域２４にＥＳＤ電流経路を作り、ＥＳＤ耐量を高めることができる。具体的には、ＥＳＤ耐性が低いレベルシフトＭＯＳ２６が破壊される前に高耐圧ターミネーション領域２４でＥＳＤ電流を引き抜くことができ、それによりＥＳＤ耐量を高めることができる。つまり、ＥＳＤサージが図２（Ａ），（Ｂ）に示す第１の電極１８及び第２の電極１４から入った際に、第２の電極（ＨＶ）１４から第２の第２導電型不純物拡散層(Ｎ^＋型不純物拡散層)１３、第２導電型埋め込み不純物拡散層(ＮＢＬ)１５を通って第１導電型の半導体基板（Ｐ^＋型シリコン基板）２１に引き抜かれることにより、レベルシフトＭＯＳ２６が破壊されることを防止できる。
また、第２導電型埋め込み不純物拡散層(ＮＢＬ：Ｎ^＋型埋め込み層)１５は、平面視においてレベルシフトＭＯＳ２６以外のハイサイド回路領域２３及び高耐圧ターミネーション領域２４に配置されている（図２（Ａ）及び図１参照）。
また、図２（Ａ）に示すＮ^＋型埋め込み層（ＮＢＬ）１５の不純物濃度は、レベルシフトＭＯＳ２６に近い側が高く、レベルシフトＭＯＳ２６から遠い側が低いとよい。別言すれば、Ｎ^＋型埋め込み層１５の不純物濃度は、第１導電型不純物拡散層（Ｐ型不純物拡散層）３１に近い側が高く、Ｐ型不純物拡散層３１から遠い側が低いとよい。これにより、レベルシフトＭＯＳ２６にＥＳＤ電流をより流れにくくすることができ、レベルシフトＭＯＳ２６が破壊されることを防止できる。
また、図２（Ａ）に示すように、Ｎ^＋型埋め込み層１５は、Ｐ型不純物拡散層３１に対して所定距離を確保して形成されている。この所定距離とは、Ｎ^＋型埋め込み層１５とＰ型不純物拡散層３１とで形成されるＰＮ構造のアバランシェ耐量を確保でき、且つ、レベルシフトＭＯＳ２６の耐圧が、レベルシフトＭＯＳ２６以外の高耐圧ターミネーション領域２４の耐圧より高くなるような距離である。例えば、Ｐ型不純物拡散層３１のシート抵抗が５．０Ω/sq～１５Ω/sqで、Ｎ^＋型埋め込み層１５のシート抵抗が２００Ω/sq～２５０Ω/sqの場合、Ｐ型不純物拡散層３１とＮ^＋型埋め込み層１５の距離は１５μｍ以上とすると好適である。これにより、上記のＰＮ構造のアバランシェ耐量を確保しながら、レベルシフトＭＯＳ２６のＥＳＤ耐量を高めることができる。
また、図２（Ａ）に示す第２導電型埋め込み不純物拡散層(ＮＢＬ：Ｎ^＋型埋め込み層)１５の不純物濃度は、平面視において一様に形成されていてもよい。これにより、ハイサイド回路領域２３及び高耐圧ターミネーション領域２４の一様な領域でＥＳＤ電流を引き抜くことができ、それによりＥＳＤ耐量を高めることができる。なお、ここでいう「Ｎ^＋型埋め込み層１５の不純物濃度は、平面視において一様に形成されている」とは、Ｎ^＋型埋め込み層１５を一回の不純物イオン導入工程で形成することにより、同一平面又は同一深さの不純物濃度が一様であることを意味する。

また、電流経路にＭＯＳ構造が存在すると、寄生トランジスターが動作することで、ラッチアップを起こして破壊が生じる問題があるが、これを回避することができる。

図１に示すように、平面視においてレベルシフトＭＯＳ２６はハイサイド回路領域２３に隣接して配置されている。このため、半導体装置のチップ面積を小さくすることができる。これとともに、レベルシフトＭＯＳ２６の耐圧を、このレベルシフトＭＯＳ２６以外の高耐圧ターミネーション領域２４の耐圧より高くすることで、レベルシフトＭＯＳ２６以外の高耐圧ターミネーション領域２４にＥＳＤ電流経路を作ることができる。

上記の半導体装置は、高耐圧ターミネーション領域２４に位置する第２導電型のエピタキシャル層（Ｎ型エピタキシャル層）２２に配置され、第１の第２導電型不純物拡散層(Ｎ^＋型不純物拡散層)１６と第２の第２導電型不純物拡散層(Ｎ^＋型不純物拡散層)１３との間を分離する分離領域２７を有する。分離領域２７によって高耐圧ターミネーション領域２４にレベルシフトＭＯＳ２６を配置しても、高耐圧ターミネーション領域２４の占有面積が増大するのを抑制できる。

図１に示す分離領域２７は、図２（Ａ）に示す第２導電型のエピタキシャル層（Ｎ型エピタキシャル層）２２に配置された第１の第１導電型不純物拡散層３１によって分離するものである。第１の第１導電型不純物拡散層３１はＰ型不純物拡散層である。第１の第１導電型不純物拡散層（Ｐ型不純物拡散層）３１上にはＳｉＯ_２などの絶縁層３２が配置されている。つまり、第１の第１導電型不純物拡散層（Ｐ型不純物拡散層）３１は、Ｐ^＋型半導体基板２１及び第１の絶縁層３２と接触されている。

以下に、図２についてさらに詳細に説明する。
図２（Ａ）に示すように、レベルシフトＭＯＳ２６は、第２導電型のエピタキシャル層（Ｎ型エピタキシャル層）２２の表面側に配置された第２の第１導電型不純物拡散層（Ｐ）４１を有し、第２の第１導電型不純物拡散層４１はＰ型不純物拡散層である。

Ｐ型不純物拡散層４１は分離領域２７に囲まれたレベルシフトＭＯＳ２６に位置している（図１及び図２（Ａ）参照）。

第２の第１導電型不純物拡散層（Ｐ型不純物拡散層）４１の表面側には第２導電型ソース拡散層４２が配置されており、第２導電型ソース拡散層４２はＮ^＋型ソース拡散層である。

図２（Ａ）に示すように、Ｐ型不純物拡散層４１の表面側にはＰ^＋型不純物拡散層４５が配置されている。Ｐ^＋型不純物拡散層４５及びＮ^＋型ソース拡散層４２の上には電極４６が配置されており、この電極４６はＰ^＋型不純物拡散層４５及びＮ^＋型ソース拡散層４２それぞれと電気的に接続されている。なお、電極４６は例えばＡｌ又はＡｌ合金などの金属により形成されている。

第２導電型のエピタキシャル層（Ｎ型エピタキシャル層）２２の表面にはゲート絶縁膜が形成されており、このゲート絶縁膜は第２導電型ソース拡散層（Ｎ^＋型ソース拡散層）４２と隣接して配置されている。このゲート絶縁膜は例えばシリコン酸化膜である。

ゲート絶縁膜上にはゲート電極４３が配置されている。
図２（Ａ）に示すように、ゲート電極４３は配線４７に電気的に接続されている。なお、ゲート電極４３は例えばポリシリコン膜により形成されている。配線４７は例えばＡｌ又はＡｌ合金などの金属により形成されている。

また、レベルシフトＭＯＳ２６は、第１の電極(Drain)１８に電気的に接続された第１の第２導電型不純物拡散層１６を有し、第１の第２導電型不純物拡散層１６はＮ型エピタキシャル層２２とのコンタクトを取っている。第１の第２導電型不純物拡散層１６はＮ＋型不純物拡散層である。

第１の第２導電型不純物拡散層（Ｎ^＋型不純物拡散層)１６とゲート電極４３との間にはＳｉＯ_２などの第２の絶縁層４４が配置されており、第２の絶縁層４４は第２導電型のエピタキシャル層（Ｎ型エピタキシャル層）２２の表面に形成されている。

本実施形態の半導体装置は、上述したレベルシフトＭＯＳ２６を有している。

また、Ｎ型エピタキシャル層２２にはＰ型不純物拡散層５８が形成されており、Ｐ型不純物拡散層５８はＰ^＋型半導体基板２１と電気的に接続されている。またＰ型不純物拡散層５８はローサイド回路エリア２５と高耐圧ターミネーション領域２４との間に位置している。また、分離領域２７は、ＳｉＯ_２などの第１の絶縁層３２及びＰ型不純物拡散層３１を有し、Ｐ型不純物拡散層３１はＰ^＋型半導体基板２１と電気的に接続されている。また、ハイサイド回路エリア２３に位置するＮ型エピタキシャル層２２の表面側にはＮ^＋型不純物拡散層４８が形成されている。このＮ^＋型不純物拡散層４８の上には電極（ＨＶ）４９が配置されており、この電極（ＨＶ）４９はＮ^＋型不純物拡散層４８と電気的に接続されている。また、Ｎ型エピタキシャル層２２の表面には、Ｎ^＋型不純物拡散層４８の隣に位置するＳｉＯ_２などの絶縁層５０が配置されている。Ｎ^＋型不純物拡散層４８及び絶縁層５０は、Ｎ＋型埋め込み層(ＮＢＬ：Ｎ^＋型埋め込み層)１５の上に位置している。

図２（Ｂ）に示すように、高耐圧ターミネーション領域２４は、第２導電型のエピタキシャル層（Ｎ型エピタキシャル層）２２の表面側に配置された第３の第１導電型不純物拡散層（Ｐ）５１を有し、第３の第１導電型不純物拡散層５１はＰ型不純物拡散層である。

第３の第１導電型不純物拡散層（Ｐ型不純物拡散層）５１の表面側には第４の第１導電型不純物拡散層５２が配置されており、第４の第１導電型不純物拡散層５２はＰ^＋型不純物拡散層である。

Ｐ^＋型不純物拡散層５２は、Ｐ型不純物拡散層５１及びＰ型不純物拡散層５８を通してＰ型シリコン基板２１とコンタクトを取っている。

第４の第１導電型不純物拡散層（Ｐ^＋型不純物拡散層）５２の上には第３の電極５３が形成されており、第３の電極５３は第４の第１導電型不純物拡散層（Ｐ^＋型不純物拡散層）５２と電気的に接続されている。

また、高耐圧ターミネーション領域２４は、第２の電極（ＨＶ）１４に電気的に接続された第２の第２導電型不純物拡散層（Ｎ^＋型不純物拡散層)１３を有し、第２の第２導電型不純物拡散層（Ｎ^＋型不純物拡散層)１３はＮ型エピタキシャル層２２とのコンタクトを取っている。

第２の第２導電型不純物拡散層（Ｎ^＋型不純物拡散層)１３と第３の第１導電型不純物拡散層（Ｐ型不純物拡散層）５１との間にはＳｉＯ_２などの第３の絶縁層５４が配置されており、第３の絶縁層５４は第２導電型のエピタキシャル層（Ｎ型エピタキシャル層）２２の表面に形成されている。

また、Ｎ型エピタキシャル層２２の表面には、Ｎ^＋型不純物拡散層１３の隣に位置するＳｉＯ_２などの絶縁層５０が配置されている。この絶縁層５０は、Ｎ^＋型埋め込み層(ＮＢＬ)１５の上に位置し、ハイサイド回路エリア２３に位置している。

また、図２（Ａ）、（Ｂ）に示すＮ型エピタキシャル層２２の上には図示せぬ絶縁膜が形成されており、この絶縁膜はＮ型エピタキシャル層２２の表面、第３の電極５３、第３の絶縁層５４、絶縁層５０及び第２の電極（ＨＶ）１４を覆っている。
本実施形態の半導体装置は、上述した高耐圧ターミネーション領域２４を有している。

（第２の実施形態）
図３は、本発明の一態様に係る半導体装置を示す平面図である。図４（Ａ）は、図３に示すＣ－Ｃ'線に沿った断面図であり、図４（Ｂ）は、図３に示すＢ－Ｂ'線に沿った断面図である。なお、図４（Ｂ）は図２（Ｂ）と同様の構成を示している。

図４（Ａ）は、図２（Ａ）と同一部分には同一符号を付しているので説明を省略し、異なる部分について以下に説明する。

図２（Ａ）に示す半導体装置では、Ｐ型不純物拡散層３１及び第１の絶縁層３２を有する分離領域２７をＮ型エピタキシャル層２２に配置しているが、図４（Ａ）に示す半導体装置では、そのような分離領域を配置していない。その代わりに、図４（Ａ）に示すＮ型エピタキシャル層２２の表面には、Ｎ^＋型不純物拡散層１３とＮ^＋型不純物拡散層１６の間に位置するＳｉＯ_２などの第１の絶縁層３２が形成されている。この第１の絶縁層３２は、第１領域２４ａと第２領域２４ｂとの間に十分な距離を持たせるように形成することで、分離部５７として機能する。

図３に示すように、平面視において高耐圧ターミネーション領域２４は、ハイサイド回路領域２３を覆う帯状の第１領域２４ａと、この第１領域２４ａの外側に配置された第２領域２４ｂを有する。

また、平面視においてレベルシフトＭＯＳ２６は第２領域２４ｂに配置されている。つまり、第１領域２４ａの外側に配置された第２領域２４ｂにレベルシフトＭＯＳ２６を配置することで、そのレベルシフトＭＯＳ２６を、図１に示すレベルシフトＭＯＳよりハイサイド回路領域２３から離すことができる。そのため、ハイサイド回路領域２３から必要な耐圧を得ることができる。

また、図４（Ａ）に示す第２導電型埋め込み不純物拡散層(ＮＢＬ：Ｎ^＋型埋め込み層)１５は、ハイサイド回路領域２３の全体に存在するが、レベルシフトＭＯＳ２６の第１の電極１８のドレイン部には配置しない。これにより、レベルシフトＭＯＳ２６の耐圧を、レベルシフトＭＯＳ２６以外の高耐圧ターミネーション領域２４の耐圧より高くすることができる。詳細には、図４（Ａ）に示すレベルシフトＭＯＳ２６の第１の電極１８のドレイン部の耐圧を、図４（Ｂ）に示す高耐圧ターミネーション領域２４の第２の電極（ＨＶ）１４のハイサイド電位領域の耐圧より高くすることができる。これにより、レベルシフトＭＯＳ２６以外の高耐圧ターミネーション領域２４にＥＳＤ電流経路を作り、ＥＳＤ耐量を高めることができる。具体的には、ＥＳＤ耐性が低いレベルシフトＭＯＳ２６が破壊される前に高耐圧ターミネーション領域２４でＥＳＤ電流を引き抜くことができ、それによりＥＳＤ耐量を高めることができる。つまり、ＥＳＤサージが図４（Ａ），（Ｂ）に示す第１の電極１８及び第２の電極１４から入った際に、第２の電極（ＨＶ）１４から第２の第２導電型不純物拡散層(Ｎ^＋型不純物拡散層)１３、第２導電型埋め込み不純物拡散層(ＮＢＬ)１５を通って第１導電型の半導体基板（Ｐ^＋型シリコン基板）２１に引き抜かれることにより、レベルシフトＭＯＳ２６が破壊されることを防止できる。

図３に示すように、第２領域２４ｂは第１領域２４ａと分離されていない。つまり、図１に示すような分離領域２７が図３に示す高耐圧ターミネーション領域２４には形成されていないが、上述したように第１領域２４ａの外側に配置された第２領域２４ｂにレベルシフトＭＯＳ２６を配置することで、第２領域２４ｂが第１領域２４ａと分離されなくても、そのレベルシフトＭＯＳ２６がハイサイド回路領域２３に対して必要な耐圧を得ることができる。

なお、上記の第１及び第３の実施形態は互いに組み合わせて実施することも可能である。

１３ 第２の第２導電型不純物拡散層（Ｎ^＋型不純物拡散層)
１４ 第２の電極（ＨＶ）
１５ 第２導電型埋め込み不純物拡散層（ＮＢＬ：Ｎ^＋型埋め込み層)
１６ 第１の第２導電型不純物拡散層（Ｎ^＋型不純物拡散層)
１８ 第１の電極(Drain)
２１ 第１導電型の半導体基板（Ｐ^＋型シリコン基板）
２２ 第２導電型のエピタキシャル層（Ｎ型エピタキシャル層）
２３ ハイサイド回路領域（ハイサイド回路エリア）
２４ 高耐圧ターミネーション領域
２４ａ 帯状の第１領域
２４ｂ 第２領域
２６ レベルシフトＭＯＳ
２７ 分離領域
３１ 第１の第１導電型不純物拡散層（Ｐ型不純物拡散層）
３２ 第１の絶縁層
４１ 第２の第１導電型不純物拡散層（Ｐ型不純物拡散層）
４２ 第２導電型ソース拡散層（Ｎ^＋型ソース拡散層）
４３ ゲート電極
４４ 第２の絶縁層
４８ Ｎ^＋型不純物拡散層
４９ 電極（ＨＶ）
５０ 絶縁層
５１ 第３の第１導電型不純物拡散層（Ｐ型不純物拡散層）
５２ 第４の第１導電型不純物拡散層（Ｐ^＋型不純物拡散層）
５３ 第３の電極
５４ 第３の絶縁層
５８ Ｐ型不純物拡散層

Claims (11)

1. 第１導電型の半導体基板と、
   前記半導体基板の上に配置された第２導電型のエピタキシャル層と、
   平面視において前記半導体基板及び前記エピタキシャル層に配置されたハイサイド回路領域と、
   平面視において前記ハイサイド回路領域の外周に配置された高耐圧ターミネーション領域と、
   平面視において前記高耐圧ターミネーション領域に位置するレベルシフトＭＯＳと、
   を有し、
   前記レベルシフトＭＯＳの耐圧は、前記レベルシフトＭＯＳ以外の高耐圧ターミネーション領域の耐圧より高いことを特徴とする半導体装置。
2. 請求項１において、
   前記レベルシフトＭＯＳに位置し、かつ、平面視においてハイサイド回路領域側に位置し、かつ、前記エピタキシャル層の表面側に配置された第１の第２導電型不純物拡散層と、
   前記第１の第２導電型不純物拡散層上に配置され、前記第１の第２導電型不純物拡散層に電気的に接続された第１の電極と、
   前記レベルシフトＭＯＳの領域以外の前記高耐圧ターミネーション領域に位置する前記エピタキシャル層の表面側に配置され、平面視においてハイサイド回路領域側に位置する第２の第２導電型不純物拡散層と、
   前記第２の第２導電型不純物拡散層上に配置され、前記第２の第２導電型不純物拡散層に電気的に接続された第２の電極と、
   前記第２の第２導電型不純物拡散層の下に配置され、前記半導体基板と前記エピタキシャル層の境界に位置する第２導電型埋め込み不純物拡散層と、
   を有し、
   前記第１の第２導電型不純物拡散層の下には第２導電型埋め込み不純物拡散層が配置されていないことを特徴とする半導体装置。
3. 請求項２において、
   平面視において前記レベルシフトＭＯＳは前記ハイサイド回路領域に隣接して配置されていることを特徴とする半導体装置。
4. 請求項２又は３において、
   前記高耐圧ターミネーション領域に位置する前記第２導電型のエピタキシャル層に配置され、前記第１の第２導電型不純物拡散層と前記第２の第２導電型不純物拡散層との間を分離する分離領域を有することを特徴とする半導体装置。
5. 請求項４において、
   前記分離領域は、前記第２導電型のエピタキシャル層に配置された第１の第１導電型不純物拡散層によって分離するものであることを特徴とする半導体装置。
6. 請求項２において、
   平面視において前記高耐圧ターミネーション領域は、前記ハイサイド回路領域を覆う帯状の第１領域と、前記第１領域の外側に配置された第２領域を有し、
   平面視において前記レベルシフトＭＯＳは前記第２領域に配置されていることを特徴とする半導体装置。
7. 請求項２又は６において、
   前記第２領域は前記第１領域と分離されていないことを特徴とする半導体装置。
8. 請求項２から７のいずれか一項において、
   前記第２導電型埋め込み不純物拡散層は、平面視において前記レベルシフトＭＯＳ以外の前記ハイサイド回路領域及び前記高耐圧ターミネーション領域に配置されており、
   前記第２導電型埋め込み不純物拡散層の不純物濃度は、前記レベルシフトＭＯＳに近い側が高く、前記レベルシフトＭＯＳから遠い側が低いことを特徴とする半導体装置。
9. 請求項２から７のいずれか一項において、
   前記第２導電型埋め込み不純物拡散層は、平面視において前記レベルシフトＭＯＳ以外の前記ハイサイド回路領域及び前記高耐圧ターミネーション領域に配置されており、
   前記第２導電型埋め込み不純物拡散層の不純物濃度は、平面視において一様に形成されていることを特徴とする半導体装置。
10. 請求項１から９のいずれか一項において、
    前記レベルシフトＭＯＳは、
    前記第２導電型のエピタキシャル層の表面側に配置された第２の第１導電型不純物拡散層と、
    前記第２の第１導電型不純物拡散層の表面側に配置された第２導電型ソース拡散層と、
    前記第２導電型のエピタキシャル層の表面に位置し、かつ、前記第２導電型ソース拡散層と隣接して配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記第１の電極に電気的に接続された前記第１の第２導電型不純物拡散層と、
    前記第１の第２導電型不純物拡散層と前記ゲート電極との間に位置し、かつ、前記第２導電型のエピタキシャル層の表面に配置された第２の絶縁層と、
    を有することを特徴とする半導体装置。
11. 請求項１から１０のいずれか一項において、
    前記高耐圧ターミネーション領域は、
    前記第２導電型のエピタキシャル層の表面側に配置された第３の第１導電型不純物拡散層と、
    前記第３の第１導電型不純物拡散層の表面側に配置された第４の第１導電型不純物拡散層と、
    前記第４の第１導電型不純物拡散層と電気的に接続された第３の電極と、
    前記第２の電極に電気的に接続された前記第２の第２導電型不純物拡散層と、
    前記第２の第２導電型不純物拡散層と前記第３の第１導電型不純物拡散層との間に位置し、かつ、前記第２導電型のエピタキシャル層の表面に配置された第３の絶縁層と、
    を有することを特徴とする半導体装置。

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