JP2002026325A - ゲートとエミッタとの間の静電気防止のためのダイオードを含むｍｏｓ型半導体素子 - Google Patents
ゲートとエミッタとの間の静電気防止のためのダイオードを含むｍｏｓ型半導体素子Info
- Publication number
- JP2002026325A JP2002026325A JP2001031307A JP2001031307A JP2002026325A JP 2002026325 A JP2002026325 A JP 2002026325A JP 2001031307 A JP2001031307 A JP 2001031307A JP 2001031307 A JP2001031307 A JP 2001031307A JP 2002026325 A JP2002026325 A JP 2002026325A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- diode
- emitter
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 230000003068 static effect Effects 0.000 title claims abstract description 37
- 230000005611 electricity Effects 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- 229920005591 polysilicon Polymers 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 15
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 29
- 239000002184 metal Substances 0.000 description 18
- 230000005669 field effect Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 241000255777 Lepidoptera Species 0.000 description 1
- 102100031083 Uteroglobin Human genes 0.000 description 1
- 108090000203 Uteroglobin Proteins 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 マスクを追加せずに簡単な工程で形成でき
て、エミッタとゲートとの間の静電気ダイオードを通じ
て流れる漏れ電流の発生を抑制できるゲートとエミッタ
との間の静電気防止のためのダイオードを含むＭＯＳ型
半導体素子を提供すること。 【解決手段】 静電気ダイオード４２０が厚いフィール
ド絶縁膜４００上に形成され、かつ静電気ダイオード４
２０の下部のガードリング４１１がエミッタ電極３６０
に連結されていないフローティング状態に設定される。
て、エミッタとゲートとの間の静電気ダイオードを通じ
て流れる漏れ電流の発生を抑制できるゲートとエミッタ
との間の静電気防止のためのダイオードを含むＭＯＳ型
半導体素子を提供すること。 【解決手段】 静電気ダイオード４２０が厚いフィール
ド絶縁膜４００上に形成され、かつ静電気ダイオード４
２０の下部のガードリング４１１がエミッタ電極３６０
に連結されていないフローティング状態に設定される。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体素子
に係り、特にゲートとエミッタとの間の静電気防止のた
めのダイオードを含むＭＯＳ型半導体素子に関する。
に係り、特にゲートとエミッタとの間の静電気防止のた
めのダイオードを含むＭＯＳ型半導体素子に関する。
【０００２】
【従来の技術】ＭＯＳ型(MOS type)半導体素子のうち、
特にＭＯＳ電界効果トランジスタ(MOSFET;MOS Field Ef
fect Transistor)または電力用絶縁ゲートバイポーラト
ランジスタ(IGBT;Insulated Gate Bipolar Transistor)
においては、ソース(またはエミッタ)とゲートとの間の
過電圧及び静電気による素子破壊を防止するための保護
回路を集積させるための研究及び開発が行われつつあ
る。
特にＭＯＳ電界効果トランジスタ(MOSFET;MOS Field Ef
fect Transistor)または電力用絶縁ゲートバイポーラト
ランジスタ(IGBT;Insulated Gate Bipolar Transistor)
においては、ソース(またはエミッタ)とゲートとの間の
過電圧及び静電気による素子破壊を防止するための保護
回路を集積させるための研究及び開発が行われつつあ
る。
【０００３】図１は従来のゲートとエミッタとの間の静
電気防止のためのダイオードを含むＭＯＳ型半導体素子
を示す断面図であって、図面の左側はＭＯＳ電界効果ト
ランジスタよりなるアクティブセルＩであり、右側は縁
部セルＩＩである。
電気防止のためのダイオードを含むＭＯＳ型半導体素子
を示す断面図であって、図面の左側はＭＯＳ電界効果ト
ランジスタよりなるアクティブセルＩであり、右側は縁
部セルＩＩである。
【０００４】図１を参照すれば、従来のＭＯＳ電界効果
トランジスタにおいては、高濃度のn型(以下n+)の半導
体基板１００上に低濃度のn型(以下n-)のエピタキシャ
ル層１１０が形成される。前記半導体基板１００はドレ
イン領域として使われ、前記エピタキシャル層１１０は
ドリフト領域として使われる。前記エピタキシャル層１
１０の表面の一部にはp型ベース領域１２０が形成さ
れ、このp型ベース領域１２０の表面の一部にはn+ソー
ス領域１３０が形成される。ゲート導電膜１６０はp型
ベース領域１２０内のチャンネル形成領域上でゲート絶
縁膜１５０を介在して形成される。層間絶縁膜１７０に
よりゲート導電膜１６０から分離される第１金属膜１８
０がソース電極Sとして設けられる。そして、ゲート導
電膜１６０とコンタクト(図示せず)を通じて連結される
第２金属膜２２０がゲート電極Gとして設けられる。
トランジスタにおいては、高濃度のn型(以下n+)の半導
体基板１００上に低濃度のn型(以下n-)のエピタキシャ
ル層１１０が形成される。前記半導体基板１００はドレ
イン領域として使われ、前記エピタキシャル層１１０は
ドリフト領域として使われる。前記エピタキシャル層１
１０の表面の一部にはp型ベース領域１２０が形成さ
れ、このp型ベース領域１２０の表面の一部にはn+ソー
ス領域１３０が形成される。ゲート導電膜１６０はp型
ベース領域１２０内のチャンネル形成領域上でゲート絶
縁膜１５０を介在して形成される。層間絶縁膜１７０に
よりゲート導電膜１６０から分離される第１金属膜１８
０がソース電極Sとして設けられる。そして、ゲート導
電膜１６０とコンタクト(図示せず)を通じて連結される
第２金属膜２２０がゲート電極Gとして設けられる。
【０００５】前記エピタキシャル層１１０の表面の一部
にはフィールド絶縁膜１９０が形成され、このフィール
ド絶縁膜１９０上にはn+型ポリシリコン２０１とp型ポ
リシリコン２０２が直列に連結されて構成される静電気
ダイオード２００がゲートとソースとの間に配置されて
設けられる。静電気ダイオード２００の両端部に形成さ
れたn+型ポリシリコン２０１は各々第１金属膜１８０及
び第２金属膜２２０と直接接触される。一方、p+型領域
２１０はガードリング(guard ring)であって漏れ電流量
の抑制のためのものであり、部材番号１４０はソース電
極とのオーミックコンタクトのためのp+型領域を、２３
０はドレイン電極としての第３金属膜を各々示す。
にはフィールド絶縁膜１９０が形成され、このフィール
ド絶縁膜１９０上にはn+型ポリシリコン２０１とp型ポ
リシリコン２０２が直列に連結されて構成される静電気
ダイオード２００がゲートとソースとの間に配置されて
設けられる。静電気ダイオード２００の両端部に形成さ
れたn+型ポリシリコン２０１は各々第１金属膜１８０及
び第２金属膜２２０と直接接触される。一方、p+型領域
２１０はガードリング(guard ring)であって漏れ電流量
の抑制のためのものであり、部材番号１４０はソース電
極とのオーミックコンタクトのためのp+型領域を、２３
０はドレイン電極としての第３金属膜を各々示す。
【０００６】このような従来のＭＯＳ電界効果トランジ
スタにおいて、ゲートGとソースSとの間に形成される保
護素子としての静電気ダイオード２００はゲート絶縁膜
１５０のブレークダウン電圧より低い電圧でブレークダ
ウンを先に発生させてゲート絶縁膜１５０を保護するた
めのものである。
スタにおいて、ゲートGとソースSとの間に形成される保
護素子としての静電気ダイオード２００はゲート絶縁膜
１５０のブレークダウン電圧より低い電圧でブレークダ
ウンを先に発生させてゲート絶縁膜１５０を保護するた
めのものである。
【０００７】
【発明が解決しようとする課題】ところが、前記従来の
ＭＯＳ電界効果トランジスタにおいて、静電気ダイオー
ド２００のp型ポリシリコン２０２はp型ベース領域１２
０と共に形成されるのでその不純物濃度が比較的に低
い。従って、ゲートGに順方向電圧を印加してソースSを
接地させると、ガードリングとしてのp+型領域２１０が
前記ソースSと連結されている構造なのでp+型領域２１
０の表面上にホールが集中し、これによってp型ポリシ
リコン２０２の下部表面の近くには電子が集中して反転
層(inversionlayer)が形成される。そして、p型ポリシ
リコン２０２内に反転層が形成されると、この反転層を
通じて漏れ電流が流れて素子の電気的な特性を劣化させ
る。
ＭＯＳ電界効果トランジスタにおいて、静電気ダイオー
ド２００のp型ポリシリコン２０２はp型ベース領域１２
０と共に形成されるのでその不純物濃度が比較的に低
い。従って、ゲートGに順方向電圧を印加してソースSを
接地させると、ガードリングとしてのp+型領域２１０が
前記ソースSと連結されている構造なのでp+型領域２１
０の表面上にホールが集中し、これによってp型ポリシ
リコン２０２の下部表面の近くには電子が集中して反転
層(inversionlayer)が形成される。そして、p型ポリシ
リコン２０２内に反転層が形成されると、この反転層を
通じて漏れ電流が流れて素子の電気的な特性を劣化させ
る。
【０００８】図２は従来のゲートとエミッタとの間の静
電気防止のためのダイオードを含むＭＯＳ型半導体素
子、例えばＭＯＳ電界効果トランジスタの他の例を示す
断面図である。図２において図１と同一の番号は同一層
または同一領域を示すのでその説明は省略する。
電気防止のためのダイオードを含むＭＯＳ型半導体素
子、例えばＭＯＳ電界効果トランジスタの他の例を示す
断面図である。図２において図１と同一の番号は同一層
または同一領域を示すのでその説明は省略する。
【０００９】図２を参照すれば、静電気ダイオード２５
０は、n+型ポリシリコン２５１とp型ポリシリコン２５
２がゲートとソースとの間で直列に連結されるように形
成され、p型ポリシリコン２５２の中間位置にはp+型ポ
リシリコン２５２'が形成された構造よりなる。
０は、n+型ポリシリコン２５１とp型ポリシリコン２５
２がゲートとソースとの間で直列に連結されるように形
成され、p型ポリシリコン２５２の中間位置にはp+型ポ
リシリコン２５２'が形成された構造よりなる。
【００１０】このような構造のＭＯＳ電界効果トランジ
スタはp型ポリシリコン２５２の中間に挿入されたp+型
ポリシリコン２５２'の不純物が高濃度であるため、ゲ
ートGに順方向電圧を印加しソースSを接地させる場合に
p型ポリシリコン２５２内の反転層形成によるチャンネ
ルの形成を防止するのでゲートGとソースSとの間の漏れ
電流を防止しうる。
スタはp型ポリシリコン２５２の中間に挿入されたp+型
ポリシリコン２５２'の不純物が高濃度であるため、ゲ
ートGに順方向電圧を印加しソースSを接地させる場合に
p型ポリシリコン２５２内の反転層形成によるチャンネ
ルの形成を防止するのでゲートGとソースSとの間の漏れ
電流を防止しうる。
【００１１】しかし、このような構造を形成するには、
p+型ポリシリコン２５２'の形成のためにマスクがさら
に必要となるなど製造工程上煩わしいという問題があ
る。
p+型ポリシリコン２５２'の形成のためにマスクがさら
に必要となるなど製造工程上煩わしいという問題があ
る。
【００１２】本発明は上記の点に鑑みなされたもので、
その目的は、マスクを追加せずに簡単な工程で形成でき
て、エミッタ(またはソース)とゲートとの間の漏れ電流
の発生が抑制されたゲートとエミッタとの間の静電気防
止のためのダイオードを含むＭＯＳ型半導体素子を提供
することにある。
その目的は、マスクを追加せずに簡単な工程で形成でき
て、エミッタ(またはソース)とゲートとの間の漏れ電流
の発生が抑制されたゲートとエミッタとの間の静電気防
止のためのダイオードを含むＭＯＳ型半導体素子を提供
することにある。
【００１３】
【課題を解決するための手段】本発明に係るゲートとエ
ミッタとの間の静電気防止のためのダイオードを含むＭ
ＯＳ型半導体素子は、半導体領域に形成された複数個の
セル領域と縁部領域とを含むゲートとエミッタとの間の
静電気を防止するためのダイオードを含むＭＯＳ型半導
体素子において、前記縁部領域で相互離隔されて前記半
導体領域の表面に形成され、第１の厚さを有する複数個
のフィールド絶縁膜と、前記縁部領域で前記セル領域の
ソース及びゲートと電気的に連結されるように形成さ
れ、前記複数個のフィールド絶縁膜のうち隣接する二つ
のフィールド絶縁膜と該二つのフィールド絶縁膜との間
の半導体領域の表面上に形成された静電気ダイオード
と、前記縁部領域で前記複数個のフィールド絶縁膜の間
の前記半導体領域の表面に形成され、前記静電気ダイオ
ードと絶縁されるように形成された複数個のガードリン
グとを具備することを特徴とする。
ミッタとの間の静電気防止のためのダイオードを含むＭ
ＯＳ型半導体素子は、半導体領域に形成された複数個の
セル領域と縁部領域とを含むゲートとエミッタとの間の
静電気を防止するためのダイオードを含むＭＯＳ型半導
体素子において、前記縁部領域で相互離隔されて前記半
導体領域の表面に形成され、第１の厚さを有する複数個
のフィールド絶縁膜と、前記縁部領域で前記セル領域の
ソース及びゲートと電気的に連結されるように形成さ
れ、前記複数個のフィールド絶縁膜のうち隣接する二つ
のフィールド絶縁膜と該二つのフィールド絶縁膜との間
の半導体領域の表面上に形成された静電気ダイオード
と、前記縁部領域で前記複数個のフィールド絶縁膜の間
の前記半導体領域の表面に形成され、前記静電気ダイオ
ードと絶縁されるように形成された複数個のガードリン
グとを具備することを特徴とする。
【００１４】前記半導体領域は、第１導電型の高濃度半
導体基板と、この半導体基板上に形成された第１導電型
のドリフト領域とを含むことができる。また、前記半導
体領域は、第１導電型の高濃度半導体基板と、この半導
体基板上に形成された第２導電型の高濃度バッファ層
と、このバッファ層上に形成された第２導電型の低濃度
ドリフト領域とを含むこともできる。
導体基板と、この半導体基板上に形成された第１導電型
のドリフト領域とを含むことができる。また、前記半導
体領域は、第１導電型の高濃度半導体基板と、この半導
体基板上に形成された第２導電型の高濃度バッファ層
と、このバッファ層上に形成された第２導電型の低濃度
ドリフト領域とを含むこともできる。
【００１５】前記セル領域はトレンチゲート構造を有す
ることが望ましく、トレンチゲート構造は、前記ドリフ
ト領域の表面に形成された第１導電型の低濃度ウェル領
域と、このウェル領域を貫通しながら前記ドリフト領域
の一部に露出されるよう形成されたトレンチ上に配置さ
れたゲート絶縁膜と、このゲート絶縁膜上に形成され、
前記トレンチを充填するように形成されたゲート導電膜
と、前記ウェル領域で前記トレンチの上部側壁と前記ウ
ェル領域の表面に同時に接する第２導電型の高濃度半導
体領域と、最外郭トレンチと前記縁部領域との間に形成
された第１導電型の高濃度ウェル領域とを含むことが望
ましい。
ることが望ましく、トレンチゲート構造は、前記ドリフ
ト領域の表面に形成された第１導電型の低濃度ウェル領
域と、このウェル領域を貫通しながら前記ドリフト領域
の一部に露出されるよう形成されたトレンチ上に配置さ
れたゲート絶縁膜と、このゲート絶縁膜上に形成され、
前記トレンチを充填するように形成されたゲート導電膜
と、前記ウェル領域で前記トレンチの上部側壁と前記ウ
ェル領域の表面に同時に接する第２導電型の高濃度半導
体領域と、最外郭トレンチと前記縁部領域との間に形成
された第１導電型の高濃度ウェル領域とを含むことが望
ましい。
【００１６】前記静電気ダイオードは第１導電型のポリ
シリコン膜と第２導電型のポリシリコン膜とが交互に形
成された構造であることが望ましく、特に静電気ダイオ
ードの両端部には第１導電型のポリシリコン膜が配置さ
れ、この両端部に配置された第１導電型のポリシリコン
膜は各々前記セル領域のエミッタとゲートとに連結され
ることが望ましい。また、前記第２導電型のポリシリコ
ン膜の下部に形成された真性の半導体領域をさらに具備
しうる。
シリコン膜と第２導電型のポリシリコン膜とが交互に形
成された構造であることが望ましく、特に静電気ダイオ
ードの両端部には第１導電型のポリシリコン膜が配置さ
れ、この両端部に配置された第１導電型のポリシリコン
膜は各々前記セル領域のエミッタとゲートとに連結され
ることが望ましい。また、前記第２導電型のポリシリコ
ン膜の下部に形成された真性の半導体領域をさらに具備
しうる。
【００１７】前記複数個のガードリングは、前記静電気
ダイオードと重畳され、前記エミッタとは連結されてい
ないフローティング状態の第１ガードリングトと、この
第１ガードリングと一定の間隔に離隔され、前記エミッ
タと連結されるように形成された第２ガードリングと、
この第２ガードリングと一定の間隔に離隔されるように
形成された第３ガードリングとを含むことが望ましい。
この際、前記第１及び第２ガードリング間の間隔は前記
第２及び第３ガードリング間の間隔と同一のことが望ま
しく、前記第１ガードリングと前記セル領域の最外郭ウ
ェル領域との間の距離は前記第２及び第３ガードリング
間の間隔と同一であることが望ましい。ガードリングに
おける不純物は高濃度であることが望ましい。
ダイオードと重畳され、前記エミッタとは連結されてい
ないフローティング状態の第１ガードリングトと、この
第１ガードリングと一定の間隔に離隔され、前記エミッ
タと連結されるように形成された第２ガードリングと、
この第２ガードリングと一定の間隔に離隔されるように
形成された第３ガードリングとを含むことが望ましい。
この際、前記第１及び第２ガードリング間の間隔は前記
第２及び第３ガードリング間の間隔と同一のことが望ま
しく、前記第１ガードリングと前記セル領域の最外郭ウ
ェル領域との間の距離は前記第２及び第３ガードリング
間の間隔と同一であることが望ましい。ガードリングに
おける不純物は高濃度であることが望ましい。
【００１８】前記フィールド絶縁膜の厚さは少なくとも
１００００Å以上であることが望ましい。
１００００Å以上であることが望ましい。
【００１９】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の望ましい実施の形態を詳しく説明する。しかし、
本発明の実施の形態は様々な他の形態に変形でき、本発
明の範囲が後述する実施形態に限定されると解釈しては
いけない。本発明の実施形態は当業者に本発明を完全に
説明するために開示される。
発明の望ましい実施の形態を詳しく説明する。しかし、
本発明の実施の形態は様々な他の形態に変形でき、本発
明の範囲が後述する実施形態に限定されると解釈しては
いけない。本発明の実施形態は当業者に本発明を完全に
説明するために開示される。
【００２０】図３及び図４は本発明に係るゲートとエミ
ッタとの間の静電気防止のためのダイオードを含むＭＯ
Ｓ型半導体素子、例えばトレンチ形態の絶縁ゲートバイ
ポーラトランジスタ素子の一実施形態を示すレイアウト
図である。図３は前記絶縁ゲートバイポーラトランジス
タ素子の縁部領域における半導体領域と静電気ダイオー
ドを示すレイアウト図であり、図４は前記絶縁ゲートバ
イポーラトランジスタ素子の静電気ダイオードをさらに
具体的に示すレイアウト図である。一方、図５は図３及
び図４のＶ-Ｖ'線の断面図である。
ッタとの間の静電気防止のためのダイオードを含むＭＯ
Ｓ型半導体素子、例えばトレンチ形態の絶縁ゲートバイ
ポーラトランジスタ素子の一実施形態を示すレイアウト
図である。図３は前記絶縁ゲートバイポーラトランジス
タ素子の縁部領域における半導体領域と静電気ダイオー
ドを示すレイアウト図であり、図４は前記絶縁ゲートバ
イポーラトランジスタ素子の静電気ダイオードをさらに
具体的に示すレイアウト図である。一方、図５は図３及
び図４のＶ-Ｖ'線の断面図である。
【００２１】図３乃至図５を参照すれば、本発明の一実
施形態に係るトレンチ形態の絶縁ゲートバイポーラトラ
ンジスタ素子はセル領域Ｉ及び縁部領域ＩＩを含む。図
面ではセル領域Ｉの最外郭に存在する一つの単位セルの
みが示されたが、前記セル領域Ｉには図示された単位セ
ルと同一構造の単位セルが複数個存在する。前記セル領
域Ｉと縁部領域ＩＩは半導体領域３００に形成される。
この半導体領域３００はコレクタ領域として用いられる
p+型半導体基板３０２と、この半導体基板３０２上に形
成されたn+型バッファ層３０４と、このバッファ層３０
４上に形成されたn-型ドリフト領域３０６で構成され
る。しかし、本発明はＭＯＳ電界効果トランジスタに適
用することもあるが、この場合前記半導体領域はドレイ
ン領域として用いられるn+型半導体基板と、この半導体
基板上に形成されたn-型ドリフト領域とで構成される。
施形態に係るトレンチ形態の絶縁ゲートバイポーラトラ
ンジスタ素子はセル領域Ｉ及び縁部領域ＩＩを含む。図
面ではセル領域Ｉの最外郭に存在する一つの単位セルの
みが示されたが、前記セル領域Ｉには図示された単位セ
ルと同一構造の単位セルが複数個存在する。前記セル領
域Ｉと縁部領域ＩＩは半導体領域３００に形成される。
この半導体領域３００はコレクタ領域として用いられる
p+型半導体基板３０２と、この半導体基板３０２上に形
成されたn+型バッファ層３０４と、このバッファ層３０
４上に形成されたn-型ドリフト領域３０６で構成され
る。しかし、本発明はＭＯＳ電界効果トランジスタに適
用することもあるが、この場合前記半導体領域はドレイ
ン領域として用いられるn+型半導体基板と、この半導体
基板上に形成されたn-型ドリフト領域とで構成される。
【００２２】このような絶縁ゲートバイポーラトランジ
スタのセル領域Ｉの構造は次の通りである。まず、セル
領域Ｉ内に形成される複数個の単位セルのうち各単位セ
ルは同一のトレンチゲート構造を有する。即ち、各単位
セルは前記ドリフト領域３０６上にp-型ウェル領域３１
０が形成される。そして、トレンチＴはウェル領域３１
０を貫通してドリフト領域３０６の一定の深さまで形成
される。トレンチＴの表面上にはゲート絶縁膜３２０が
形成され、ゲート導電膜３３０がトレンチＴを完全に充
填しながらゲート絶縁膜３２０上に形成される。最外郭
トレンチＴの最外郭側壁にはp+型ウェル領域３４０が形
成される。n+型エミッタ領域３５０は前記ウェル領域３
１０で該ウェル領域３１０の表面と前記トレンチＴの上
部側壁に同時に接するように形成され、このエミッタ領
域３５０はエミッタ電極Eとしての第１金属膜３６０に
電気的に連結される。前記第１金属膜３６０とゲート導
電膜３３０は絶縁膜３７０により電気的に絶縁される。
前記ゲート導電膜３３０は所定のコンタクト(図示せず)
を通じてゲート電極Gとしての第２金属膜３８０と電気
的に連結される。一方、半導体基板３０２はコレクタ電
極Cとしての第３金属膜３９０と電気的に連結されるよ
うに形成される。
スタのセル領域Ｉの構造は次の通りである。まず、セル
領域Ｉ内に形成される複数個の単位セルのうち各単位セ
ルは同一のトレンチゲート構造を有する。即ち、各単位
セルは前記ドリフト領域３０６上にp-型ウェル領域３１
０が形成される。そして、トレンチＴはウェル領域３１
０を貫通してドリフト領域３０６の一定の深さまで形成
される。トレンチＴの表面上にはゲート絶縁膜３２０が
形成され、ゲート導電膜３３０がトレンチＴを完全に充
填しながらゲート絶縁膜３２０上に形成される。最外郭
トレンチＴの最外郭側壁にはp+型ウェル領域３４０が形
成される。n+型エミッタ領域３５０は前記ウェル領域３
１０で該ウェル領域３１０の表面と前記トレンチＴの上
部側壁に同時に接するように形成され、このエミッタ領
域３５０はエミッタ電極Eとしての第１金属膜３６０に
電気的に連結される。前記第１金属膜３６０とゲート導
電膜３３０は絶縁膜３７０により電気的に絶縁される。
前記ゲート導電膜３３０は所定のコンタクト(図示せず)
を通じてゲート電極Gとしての第２金属膜３８０と電気
的に連結される。一方、半導体基板３０２はコレクタ電
極Cとしての第３金属膜３９０と電気的に連結されるよ
うに形成される。
【００２３】次いで、絶縁ゲートバイポーラトランジス
タ素子の縁部領域ＩＩの構造を説明する。ドリフト領域
３０６の上部表面上には相互離隔された複数個のフィー
ルド絶縁膜４００が形成される。このフィールド絶縁膜
４００は略１００００Å以上の厚さを有するように形成
されて漏れ電流量を大きく減少させる。このフィールド
絶縁膜４００の間の前記ドリフト領域３０６の上面には
相互離隔された第１、第２及び第３p+型ガードリング４
１１、４１２、４１３が形成される。即ち、第１、第２
及び第３p+型ガードリング４１１、４１２、４１３の一
部表面はフィールド絶縁膜４００の間で露出される。第
１p+型ガードリング４１１はエミッタ電極としての第１
金属膜３６０と連結されていないフローティング状態に
あり、第２p+型ガードリング４１２は第１金属膜３６０
と連結された状態にある。第１p+型ガードリング４１１
と最外郭トレンチＴと隣接したp+型ウェル領域３４０と
の間隔Ｘ１は第１p+型ガードリング４１１と第２p+型ガ
ードリング４１２との間隔Ｘ２及び第２p+型ガードリン
グ４１２と第３p+型ガードリング４１３との間隔Ｘ３と
同一にしてフィールド酸化膜４００上に静電気ダイオー
ド４２０を位置させることによって、発生する定格内部
電圧の変化を最小化させうる。
タ素子の縁部領域ＩＩの構造を説明する。ドリフト領域
３０６の上部表面上には相互離隔された複数個のフィー
ルド絶縁膜４００が形成される。このフィールド絶縁膜
４００は略１００００Å以上の厚さを有するように形成
されて漏れ電流量を大きく減少させる。このフィールド
絶縁膜４００の間の前記ドリフト領域３０６の上面には
相互離隔された第１、第２及び第３p+型ガードリング４
１１、４１２、４１３が形成される。即ち、第１、第２
及び第３p+型ガードリング４１１、４１２、４１３の一
部表面はフィールド絶縁膜４００の間で露出される。第
１p+型ガードリング４１１はエミッタ電極としての第１
金属膜３６０と連結されていないフローティング状態に
あり、第２p+型ガードリング４１２は第１金属膜３６０
と連結された状態にある。第１p+型ガードリング４１１
と最外郭トレンチＴと隣接したp+型ウェル領域３４０と
の間隔Ｘ１は第１p+型ガードリング４１１と第２p+型ガ
ードリング４１２との間隔Ｘ２及び第２p+型ガードリン
グ４１２と第３p+型ガードリング４１３との間隔Ｘ３と
同一にしてフィールド酸化膜４００上に静電気ダイオー
ド４２０を位置させることによって、発生する定格内部
電圧の変化を最小化させうる。
【００２４】静電気ダイオード４２０は第１p+型ガード
リング４１１と重畳されるフィールド絶縁膜４００の一
部表面上と第１p+型ガードリング４１１の露出表面上に
形成される。もちろん、静電気ダイオード４２０と第１
p+型ガードリング４１１は絶縁膜４３０により相互絶縁
される。静電気ダイオード４２０は、図４に示されたよ
うに、n型ポリシリコン膜４２１とp型ポリシリコン膜４
２２が交互に配置された構造を有する。そして、両端部
にはn型ポリシリコン膜４２１が位置するように形成さ
れる。この両端部のn型ポリシリコン膜４２１のうち１
つはエミッタコンタクト３６０'を通じてエミッタ電極
としての第１金属膜３６０と連結され、残り１つはゲー
トコンタクト３８０'を通じてゲート電極としての第２
金属膜３８０と各々接触される。一方、部材番号４４０
及び４５０は各々フローティング導電膜及びフローティ
ング電極を示す。
リング４１１と重畳されるフィールド絶縁膜４００の一
部表面上と第１p+型ガードリング４１１の露出表面上に
形成される。もちろん、静電気ダイオード４２０と第１
p+型ガードリング４１１は絶縁膜４３０により相互絶縁
される。静電気ダイオード４２０は、図４に示されたよ
うに、n型ポリシリコン膜４２１とp型ポリシリコン膜４
２２が交互に配置された構造を有する。そして、両端部
にはn型ポリシリコン膜４２１が位置するように形成さ
れる。この両端部のn型ポリシリコン膜４２１のうち１
つはエミッタコンタクト３６０'を通じてエミッタ電極
としての第１金属膜３６０と連結され、残り１つはゲー
トコンタクト３８０'を通じてゲート電極としての第２
金属膜３８０と各々接触される。一方、部材番号４４０
及び４５０は各々フローティング導電膜及びフローティ
ング電極を示す。
【００２５】このような構造の絶縁ゲートバイポーラト
ランジスタにおいて、前記静電気ダイオード４２０はタ
ーミネーション(termination)用途で形成される縁部領
域ＩＩにおけるフィールド絶縁膜４００上に形成され
る。そして、静電気ダイオード４２０の下部に位置した
第１p+型ガードリング４１１はエミッタ電極としての第
１金属膜３６０からフローティング状態に存在し、かつ
前記第１金属膜３６０と重畳しにくく配置される。従っ
て、ゲートGに順方向電圧を印加してエミッタEを接地さ
せても、第１p+型ガードリング４１１の表面上にホール
が集中せず、これによって静電気ダイオード４２０を構
成するp型ポリシリコン膜の下部表面近くにおける反転
層の形成が抑制される。そして、このように静電気ダイ
オード４２０を構成するp型ポリシリコン膜内に反転層
の形成が抑制されることによって静電気ダイオード４２
０の下部界面に沿って流れる漏れ電流が発生されない。
ランジスタにおいて、前記静電気ダイオード４２０はタ
ーミネーション(termination)用途で形成される縁部領
域ＩＩにおけるフィールド絶縁膜４００上に形成され
る。そして、静電気ダイオード４２０の下部に位置した
第１p+型ガードリング４１１はエミッタ電極としての第
１金属膜３６０からフローティング状態に存在し、かつ
前記第１金属膜３６０と重畳しにくく配置される。従っ
て、ゲートGに順方向電圧を印加してエミッタEを接地さ
せても、第１p+型ガードリング４１１の表面上にホール
が集中せず、これによって静電気ダイオード４２０を構
成するp型ポリシリコン膜の下部表面近くにおける反転
層の形成が抑制される。そして、このように静電気ダイ
オード４２０を構成するp型ポリシリコン膜内に反転層
の形成が抑制されることによって静電気ダイオード４２
０の下部界面に沿って流れる漏れ電流が発生されない。
【００２６】図６は本発明の他の実施形態に係る絶縁ゲ
ートバイポーラトランジスタ素子を示す断面図であっ
て、図３及び図４のＶ-Ｖ'線の断面図である。図６にお
いて図５と同一の部材番号は同一の領域または同一の層
を示すので、その説明は省略する。
ートバイポーラトランジスタ素子を示す断面図であっ
て、図３及び図４のＶ-Ｖ'線の断面図である。図６にお
いて図５と同一の部材番号は同一の領域または同一の層
を示すので、その説明は省略する。
【００２７】図６を参照すれば、静電気ダイオード５２
０は図５に示された静電気ダイオード４２０と同一の位
置に配置される。また、本実施形態に係る絶縁ゲートバ
イポーラトランジスタ素子の静電気ダイオード５２０も
n型ポリシリコン膜とp型ポリシリコン膜とが交互に配置
されるように形成される。しかし、前記p型ポリシリコ
ン膜の下部領域には真性の半導体領域５３０が配置され
る。このp型ポリシリコン膜の下部に位置した真性の半
導体領域５３０では注入された不純物がほとんど存在し
ないので、この部分における反転層の形成を防止するの
にはさらに大きな効果を発揮する。
０は図５に示された静電気ダイオード４２０と同一の位
置に配置される。また、本実施形態に係る絶縁ゲートバ
イポーラトランジスタ素子の静電気ダイオード５２０も
n型ポリシリコン膜とp型ポリシリコン膜とが交互に配置
されるように形成される。しかし、前記p型ポリシリコ
ン膜の下部領域には真性の半導体領域５３０が配置され
る。このp型ポリシリコン膜の下部に位置した真性の半
導体領域５３０では注入された不純物がほとんど存在し
ないので、この部分における反転層の形成を防止するの
にはさらに大きな効果を発揮する。
【００２８】以下、このような本発明に係るゲートとエ
ミッタとの間の静電気防止のためのダイオードを含むＭ
ＯＳ型半導体素子を製造する方法の一実施形態を図５に
基づいて説明する。
ミッタとの間の静電気防止のためのダイオードを含むＭ
ＯＳ型半導体素子を製造する方法の一実施形態を図５に
基づいて説明する。
【００２９】まず、p+型半導体基板３０２上にn+型バッ
ファ層３０４を形成し、その上にn-型ドリフト領域３０
６をエピタキシャル成長法を用いて形成する。次いで、
通常のフィールド絶縁膜工程を行ってセル領域Ｉと縁部
領域ＩＩを限定する。次いで、イオン注入バッファ層と
して薄い酸化膜(図示せず)を形成した後、セル領域Ｉの
全面にp-型不純物イオン注入を行う。このp-型不純物イ
オン注入はセル領域Ｉ内のp-型ウェル領域３１０の形成
のためのものである。次いで、セル領域Ｉ及び縁部領域
ＩＩに所定のイオン注入マスク膜パターンを使用してp+
型不純物イオンを注入する。このp+型不純物イオン注入
はセル領域Ｉ内のp+型ウェル領域３４０の形成及び縁部
領域ＩＩ内の第１、第２及び第３p+型ガードリング４１
１、４１２、４１３の形成のためのものである。
ファ層３０４を形成し、その上にn-型ドリフト領域３０
６をエピタキシャル成長法を用いて形成する。次いで、
通常のフィールド絶縁膜工程を行ってセル領域Ｉと縁部
領域ＩＩを限定する。次いで、イオン注入バッファ層と
して薄い酸化膜(図示せず)を形成した後、セル領域Ｉの
全面にp-型不純物イオン注入を行う。このp-型不純物イ
オン注入はセル領域Ｉ内のp-型ウェル領域３１０の形成
のためのものである。次いで、セル領域Ｉ及び縁部領域
ＩＩに所定のイオン注入マスク膜パターンを使用してp+
型不純物イオンを注入する。このp+型不純物イオン注入
はセル領域Ｉ内のp+型ウェル領域３４０の形成及び縁部
領域ＩＩ内の第１、第２及び第３p+型ガードリング４１
１、４１２、４１３の形成のためのものである。
【００３０】前記不純物イオンを注入した後、拡散工程
を行ってｐ−型ウェル領域３１０、p+型ウェル領域３４
０及びp+型ガードリング４１１、４１２、４１３を形成
する。次いで、通常のトレンチ形成工程を用いてセル領
域ＩにトレンチＴを形成し、形成されたトレンチＴの内
面にゲート絶縁膜３２０を形成する。このゲート絶縁膜
３２０の形成前に犠牲酸化工程を行ってトレンチ形成に
より発生した損傷を除去しうる。前記ゲート絶縁膜３２
０の形成後にはゲート導電膜３３０の形成のために全面
にドーピングされたポリシリコン膜を形成する。そし
て、前記ポリシリコン膜の一部を食刻してトレンチＴ内
部のゲート導電膜３３０を形成する。
を行ってｐ−型ウェル領域３１０、p+型ウェル領域３４
０及びp+型ガードリング４１１、４１２、４１３を形成
する。次いで、通常のトレンチ形成工程を用いてセル領
域ＩにトレンチＴを形成し、形成されたトレンチＴの内
面にゲート絶縁膜３２０を形成する。このゲート絶縁膜
３２０の形成前に犠牲酸化工程を行ってトレンチ形成に
より発生した損傷を除去しうる。前記ゲート絶縁膜３２
０の形成後にはゲート導電膜３３０の形成のために全面
にドーピングされたポリシリコン膜を形成する。そし
て、前記ポリシリコン膜の一部を食刻してトレンチＴ内
部のゲート導電膜３３０を形成する。
【００３１】次いで、絶縁膜３７０を形成し、静電気ダ
イオード４２０の形成のために全面にドーピングされて
いないポリシリコン膜を形成する。引き続き、通常の写
真食刻工程を行って前記ポリシリコン膜を隣接した２つ
のフィールド絶縁膜４００上及びその間に形成させる。
そして、n+型不純物イオン及びp+型不純物イオンを注入
した後、ドライブイン拡散工程を行ってエミッタ領域３
５０及び静電気ダイオード４２０のn型ポリシリコン膜
及びp型ポリシリコン膜を形成する。次いで、電極形成
のための金属層を形成した後、通常の写真食刻工程でゲ
ート電極、エミッタ電極及びコレクタ電極を形成する。
イオード４２０の形成のために全面にドーピングされて
いないポリシリコン膜を形成する。引き続き、通常の写
真食刻工程を行って前記ポリシリコン膜を隣接した２つ
のフィールド絶縁膜４００上及びその間に形成させる。
そして、n+型不純物イオン及びp+型不純物イオンを注入
した後、ドライブイン拡散工程を行ってエミッタ領域３
５０及び静電気ダイオード４２０のn型ポリシリコン膜
及びp型ポリシリコン膜を形成する。次いで、電極形成
のための金属層を形成した後、通常の写真食刻工程でゲ
ート電極、エミッタ電極及びコレクタ電極を形成する。
【００３２】一方、図６の静電気ダイオード５２０の真
性の半導体領域５３０を形成するにはn型不純物イオン
の拡散速度がp型不純物イオンの拡散速度より速い特徴
を用いて適切なドーズ量、エネルギ及び温度を設定して
不純物イオンを注入すべきである。
性の半導体領域５３０を形成するにはn型不純物イオン
の拡散速度がp型不純物イオンの拡散速度より速い特徴
を用いて適切なドーズ量、エネルギ及び温度を設定して
不純物イオンを注入すべきである。
【００３３】
【発明の効果】以上のように、本発明に係るゲートとエ
ミッタ間の静電気防止のためのダイオードを含むＭＯＳ
型半導体素子は、静電気ダイオードが厚いフィールド絶
縁膜上に形成され、かつ静電気ダイオードの下部のガー
ドリングがエミッタ電極から連結されていないフローテ
ィング状態なので静電気ダイオードを通じて流れる漏れ
電流の発生を抑制しうる。また、マスクを追加せずに簡
単な工程で形成できる。
ミッタ間の静電気防止のためのダイオードを含むＭＯＳ
型半導体素子は、静電気ダイオードが厚いフィールド絶
縁膜上に形成され、かつ静電気ダイオードの下部のガー
ドリングがエミッタ電極から連結されていないフローテ
ィング状態なので静電気ダイオードを通じて流れる漏れ
電流の発生を抑制しうる。また、マスクを追加せずに簡
単な工程で形成できる。
【図１】従来のゲートとエミッタとの間の静電気防止の
ためのダイオードを含むＭＯＳ型半導体素子を示す断面
図である。
ためのダイオードを含むＭＯＳ型半導体素子を示す断面
図である。
【図２】従来のゲートとエミッタとの間の静電気防止の
ためのダイオードを含むＭＯＳ型半導体素子の他の例を
示す断面図である。
ためのダイオードを含むＭＯＳ型半導体素子の他の例を
示す断面図である。
【図３】本発明に係るゲートとエミッタとの間の静電気
防止のためのダイオードを含むＭＯＳ型半導体素子の半
導体領域を示すレイアウト図である。
防止のためのダイオードを含むＭＯＳ型半導体素子の半
導体領域を示すレイアウト図である。
【図４】本発明に係るゲートとエミッタとの間の静電気
防止のためのダイオードを含むＭＯＳ型半導体素子の静
電気ダイオードを示すレイアウト図である。
防止のためのダイオードを含むＭＯＳ型半導体素子の静
電気ダイオードを示すレイアウト図である。
【図５】本発明に係るゲートとエミッタとの間の静電気
防止のためのダイオードを含むＭＯＳ型半導体素子の一
例を示す図３及び図４のＶ-Ｖ'線の断面図である。
防止のためのダイオードを含むＭＯＳ型半導体素子の一
例を示す図３及び図４のＶ-Ｖ'線の断面図である。
【図６】本発明に係るゲートとエミッタとの間の静電気
防止のためのダイオードを含むＭＯＳ型半導体素子の他
の例を示す図３及び図４のＶ-Ｖ'線の断面図である。
防止のためのダイオードを含むＭＯＳ型半導体素子の他
の例を示す図３及び図４のＶ-Ｖ'線の断面図である。
３００ 半導体領域 Ｉ セル領域 ＩＩ 縁部領域 ３６０ 第１金属膜（エミッタ電極） ３８０ 第２金属膜（ゲート電極） ４００ フィールド絶縁膜 ４１１，４１２，４１３ 第１、第２及び第３p+型ガー
ドリング ４２０ 静電気ダイオード
ドリング ４２０ 静電気ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/08 １０２Ｆ 21/8234 27/088 (72)発明者 金 賢 ▲チュル▼ 大韓民国京畿道始興市正旺洞1864番地 住 公アパート108棟703号 Ｆターム(参考） 5F038 BH05 BH09 BH13 EZ13 EZ20 5F048 AA02 AC07 AC10 BD07 BH05 CC06 CC08 CC10
Claims (13)
- 【請求項１】 半導体領域に形成された複数個のセル領
域と縁部領域とを含むゲートとエミッタとの間の静電気
を防止するためのダイオードを含むＭＯＳ型半導体素子
において、 前記縁部領域で相互離隔されて前記半導体領域の表面に
形成され、第１の厚さを有する複数個のフィールド絶縁
膜と、 前記縁部領域で前記セル領域のソース及びゲートと電気
的に連結されるように形成され、前記複数個のフィール
ド絶縁膜のうち隣接する二つのフィールド絶縁膜と該二
つのフィールド絶縁膜との間の半導体領域の表面上に形
成された静電気ダイオードと、 前記縁部領域で前記複数個のフィールド絶縁膜の間の前
記半導体領域の表面に形成され、前記静電気ダイオード
と絶縁されるように形成された複数個のガードリングと
を具備することを特徴とするゲートとエミッタとの間の
静電気防止のためのダイオードを含むＭＯＳ型半導体素
子。 - 【請求項２】 前記半導体領域は、 第１導電型の高濃度半導体基板と、 この半導体基板上に形成された第１導電型のドリフト領
域とを含むことを特徴とする請求項１に記載のゲートと
エミッタとの間の静電気防止のためのダイオードを含む
ＭＯＳ型半導体素子。 - 【請求項３】 前記半導体領域は、 第１導電型の高濃度半導体基板と、 この半導体基板上に形成された第２導電型の高濃度バッ
ファ層と、 このバッファ層上に形成された第２導電型の低濃度ドリ
フト領域とを含むことを特徴とする請求項１に記載のゲ
ートとエミッタとの間の静電気防止のためのダイオード
を含むＭＯＳ型半導体素子。 - 【請求項４】 前記セル領域はトレンチゲート構造を有
することを特徴とする請求項１に記載のゲートとエミッ
タとの間の静電気防止のためのダイオードを含むＭＯＳ
型半導体素子。 - 【請求項５】 前記トレンチゲート構造は、 前記ドリフト領域の表面に形成された第１導電型の低濃
度ウェル領域と、 このウェル領域を貫通しながら前記ドリフト領域の一部
に露出されるよう形成されたトレンチ上に配置されたゲ
ート絶縁膜と、 このゲート絶縁膜上に形成され、前記トレンチを充填す
るように形成されたゲート導電膜と、 前記ウェル領域で前記トレンチの上部側壁と前記ウェル
領域の表面に同時に接する第２導電型の高濃度半導体領
域と、 最外郭トレンチと前記縁部領域との間に形成された第１
導電型の高濃度ウェル領域とを含むことを特徴とする請
求項４に記載のゲートとエミッタとの間の静電気防止の
ためのダイオードを含むＭＯＳ型半導体素子。 - 【請求項６】 前記静電気ダイオードは第１導電型のポ
リシリコン膜と第２導電型のポリシリコン膜とが交互に
形成された構造であることを特徴とする請求項１に記載
のゲートとエミッタとの間の静電気防止のためのダイオ
ードを含むＭＯＳ型半導体素子。 - 【請求項７】 前記静電気ダイオードの両端部には第１
導電型のポリシリコン膜が配置され、この両端部に配置
された第１導電型のポリシリコン膜は各々前記セル領域
のエミッタとゲートとに連結されることを特徴とする請
求項６に記載のゲートとエミッタとの間の静電気防止の
ためのダイオードを含むＭＯＳ型半導体素子。 - 【請求項８】 前記第２導電型のポリシリコン膜の下部
に形成された真性の半導体領域をさらに具備することを
特徴とする請求項６に記載のゲートとエミッタとの間の
静電気防止のためのダイオードを含むＭＯＳ型半導体素
子。 - 【請求項９】 前記複数個のガードリングは、 前記静電気ダイオードと重畳され、前記エミッタとは連
結されていないフローティング状態の第１ガードリング
と、 この第１ガードリングと一定の間隔に離隔され、前記エ
ミッタと連結されるように形成された第２ガードリング
と、 この第２ガードリングと一定の間隔に離隔されるように
形成された第３ガードリングとを含むことを特徴とする
請求項１に記載のゲートとエミッタとの間の静電気防止
のためのダイオードを含むＭＯＳ型半導体素子。 - 【請求項１０】 前記第１及び第２ガードリング間の間
隔は前記第２及び第３ガードリング間の間隔と同一であ
ることを特徴とする請求項９に記載のゲートとエミッタ
との間の静電気防止のためのダイオードを含むＭＯＳ型
半導体素子。 - 【請求項１１】 前記第１ガードリングと前記セル領域
の最外郭ウェル領域との間の距離は前記第２及び第３ガ
ードリング間の間隔と同一であることを特徴とする請求
項９に記載のゲートとエミッタとの間の静電気防止のた
めのダイオードを含むＭＯＳ型半導体素子。 - 【請求項１２】 前記ガードリングにおける不純物の濃
度は高濃度であることを特徴とする請求項１に記載のゲ
ートとエミッタとの間の静電気防止のためのダイオード
を含むＭＯＳ型半導体素子。 - 【請求項１３】 前記フィールド絶縁膜の厚さは少なく
とも１００００Å以上であることを特徴とする請求項１
に記載のゲートとエミッタとの間の静電気防止のための
ダイオードを含むＭＯＳ型半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000P-34805 | 2000-06-23 | ||
| KR1020000034805A KR100331540B1 (ko) | 2000-06-23 | 2000-06-23 | 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026325A true JP2002026325A (ja) | 2002-01-25 |
| JP5021862B2 JP5021862B2 (ja) | 2012-09-12 |
Family
ID=19673464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001031307A Expired - Fee Related JP5021862B2 (ja) | 2000-06-23 | 2001-02-07 | ゲートとエミッタとの間の静電気防止のためのダイオードを含むｍｏｓ型半導体素子 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5021862B2 (ja) |
| KR (1) | KR100331540B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102208367A (zh) * | 2010-03-30 | 2011-10-05 | 三美电机株式会社 | 半导体装置的制造方法 |
| JP2018098476A (ja) * | 2016-03-04 | 2018-06-21 | ローム株式会社 | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102404463B1 (ko) * | 2022-04-26 | 2022-06-07 | (주) 트리노테크놀로지 | 폴디드 채널 영역이 형성된 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669423A (ja) * | 1992-04-09 | 1994-03-11 | Philips Electron Nv | 半導体部品 |
| JPH0888354A (ja) * | 1994-09-20 | 1996-04-02 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| JPH08306937A (ja) * | 1995-04-28 | 1996-11-22 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| JPH0918001A (ja) * | 1995-06-26 | 1997-01-17 | Ricoh Co Ltd | 縦型パワーｍｏｓｆｅｔとその製造方法 |
| JPH0945912A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| JPH09162399A (ja) * | 1995-12-12 | 1997-06-20 | Toshiba Corp | 半導体装置 |
| JP2001217420A (ja) * | 2000-02-01 | 2001-08-10 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202867A (ja) * | 1988-02-08 | 1989-08-15 | Nec Corp | 半導体装置 |
| JPH05218437A (ja) * | 1992-01-27 | 1993-08-27 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタ |
| JPH06342915A (ja) * | 1993-06-01 | 1994-12-13 | Nissan Motor Co Ltd | 保護素子を備えたｍｏｓ形パワー半導体装置およびその製造方法 |
| JP3489602B2 (ja) * | 1995-07-28 | 2004-01-26 | 関西日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100289401B1 (ko) * | 1998-04-30 | 2001-06-01 | 김영환 | 정전방전보호용반도체소자 |
-
2000
- 2000-06-23 KR KR1020000034805A patent/KR100331540B1/ko not_active IP Right Cessation
-
2001
- 2001-02-07 JP JP2001031307A patent/JP5021862B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669423A (ja) * | 1992-04-09 | 1994-03-11 | Philips Electron Nv | 半導体部品 |
| JPH0888354A (ja) * | 1994-09-20 | 1996-04-02 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| JPH08306937A (ja) * | 1995-04-28 | 1996-11-22 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| JPH0918001A (ja) * | 1995-06-26 | 1997-01-17 | Ricoh Co Ltd | 縦型パワーｍｏｓｆｅｔとその製造方法 |
| JPH0945912A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| JPH09162399A (ja) * | 1995-12-12 | 1997-06-20 | Toshiba Corp | 半導体装置 |
| JP2001217420A (ja) * | 2000-02-01 | 2001-08-10 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102208367A (zh) * | 2010-03-30 | 2011-10-05 | 三美电机株式会社 | 半导体装置的制造方法 |
| JP2018098476A (ja) * | 2016-03-04 | 2018-06-21 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100331540B1 (ko) | 2002-04-06 |
| KR20020000984A (ko) | 2002-01-09 |
| JP5021862B2 (ja) | 2012-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4975618B2 (ja) | ショットキー接合を有するデバイス | |
| JP2988871B2 (ja) | トレンチゲートパワーｍｏｓｆｅｔ | |
| US7282386B2 (en) | Schottky device and method of forming | |
| JPH0427712B2 (ja) | ||
| US8119471B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20180261594A1 (en) | Semiconductor device | |
| US10340147B2 (en) | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same | |
| JPH08130308A (ja) | 半導体装置 | |
| US11677019B2 (en) | IGBT device with narrow mesa and manufacture thereof | |
| JP5331497B2 (ja) | 半導体装置およびその製造方法 | |
| JP7090073B2 (ja) | 半導体装置 | |
| JP3354127B2 (ja) | 高電圧素子及びその製造方法 | |
| JP4952042B2 (ja) | 半導体装置 | |
| JP2003203923A (ja) | 半導体装置およびその製造方法 | |
| WO2006082618A1 (ja) | 半導体装置およびその製造方法 | |
| JP2003303962A (ja) | 半導体装置及びその製造方法 | |
| JP5021862B2 (ja) | ゲートとエミッタとの間の静電気防止のためのダイオードを含むｍｏｓ型半導体素子 | |
| JP3904725B2 (ja) | 半導体装置及びその製造方法 | |
| KR100374628B1 (ko) | 고내압 아이솔레이션 영역을 갖는 고전압 반도체소자 | |
| JP3230504B2 (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| TWI566419B (zh) | 半導體裝置 | |
| US12002890B2 (en) | Semiconductor protection device | |
| JPWO2019116481A1 (ja) | ワイドギャップ半導体装置 | |
| US20220376119A1 (en) | Semiconductor protection device | |
| JP2000269520A (ja) | 高耐圧型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110712 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110714 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111012 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120516 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120605 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120615 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |