DE69410251T2 - Integrierte Anordnung mit einer Abgrenzungsstruktur für das elektrische Oberflächenfeld und Herstellungsverfahren - Google Patents

Integrierte Anordnung mit einer Abgrenzungsstruktur für das elektrische Oberflächenfeld und Herstellungsverfahren

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Description

  • Die vorliegende Erfindung betrifft eine integrierte Einrichtung mit einer Abgrenzungsstruktur für das elektrische Oberflächenfeld und ein diesbezügliches Herstelungsverfahren gemäß dem Oberbegriff der Ansprüche 1 und 5.
  • Wie es bekannt ist, zeigen integrierte Einrichtungen häufig elektrische Oberflächenfelder, die durch Ladungen in den Oberflächenschichten der Einrichtung oder durch Oberflächenschichten bewirkt werden, die auf gegebenen Potentiale vorgespannt sind, wobei Oberflächenfeder die Oberflächenschichten unwoder die gesamte Schutzoberflächenschicht der Einrichtung vorspannen.
  • Elektrische Oberflächenfelder sind unerwünscht, weil sie möglicherweise die Polarität gewisser Oberflächenbereiche der Einrichtung umkehren, wodurch sie parasitäre MOS Transistoren bilden und möglicherweise auch einschalten und so die Arbeitsweise der Einrichtung verschlechtem.
  • Diese Möglichkeit wird typischerweise in dem Fall von Hochspannungseinrichtungen (z.B. bis zu 600 V) angetroffen, bei denen die Hochspannungskontaktflächen durch die Passivierungsschicht freigelassen sind, die zwischen der Oberfläche der Einrichtung und der Schutzschicht eingefügt ist. In diesem Fall spannen die Hochspannungsanschlußflächen, die unmittelbar die Schutzschicht berühren, diese auf ihr eigenes hohes Potenual vor und können möglicherweise die Oberflächenschicht des benachbarten Körpers aus Halbleitermaterial umkehren.
  • Um dies klarer darzustellen, ist eine beispielhafte Struktur in Fig. 2 dargestellt, die den Oberflächenabschnitt 1 einer integrierten Hochspannungseinrichtung 2 zeigt, eine Passivierungsschicht 3, die die Oberfläche 4 der Einrichtung 2 überdeckt, und eine Gesamtkunststoffschutzschicht 5. An verschiedenen Stellen ist die Passivierungsschicht 3 durch Kontaktflächen unterbrochen, vor denen Fig. 2 nur eine Hochspannungsanschlußfläche 6 und eine Niederspannungsanschlußfläche 7 zeigt. Bei dem gezeigten Beispiel spannt das elektrische Feld, das durch die Hochspannungsanschlußfläche 6 erzeugt wird, die Schutzschicht 5 vor und erzeugt eine Potentialdifferenz in dem Bereich zwischen den Anschlußflächen 6 und 7; und, wenn die Spannung der Anschlußfläche 6 hoch ist, kann ein Vorspannen der Schutzschicht 5 die Polarität des darunterliegenden Bereiches 8 der Einrichtung umkehren.
  • Gegenwärtig verwendete Techniken zum Ausschließen oder wenigstens Begrenzen von elektrischen Oberflächenfedem umfassen die Bildung von Feldplatten oder Kanasperren, wobei die Strukturen jedoch eine beträchtliche Fläche beanspruchen, wenn sie über die gesamte Oberfläche der Einrichtung gebildet werden.
  • Eine integrierte Einrichtung der im Oberbegriff des Anspruchs 1 angegebenen Art ist in GB-A-1 251 456 geoffenbart, bei der, damit die Leistung der Einrichtung nicht aufgrund einer lonenwanderung zwischen dem Kunststoffmaterial und einer Passivierungsschicht zufällig gemacht wird, Metallabschirmungen in der Passivierungsschicht über den PN Sperrschichten gebildet sind, wobei die Metallabschirmung mit einem Abschnitt des Halbleiterkörpers verbunden ist, der die PN Sperrschicht bildet, so daß sie auf dem gleichen Potential wie der Halbleiterkörperabschnitt ist.
  • EP-A-0 567694 beschreibt eine integrierte Halbleitereinrichtung, die durch einen Stapel aus Halbleiterschaltungsblöcken gebildet ist, die einander überlagert sind und vertikale Abschirmungsausgestaltungen zum Abschirmen von Rauschen umfaßt, z.B. Takt- oder Schaltrauschen.
  • Es ist eine Zielsetzung der vorliegenden Erfindung, eine integrierte Einrichtung mit einer Struktur zu schaffen, die elektrische Felder in der Schutzschicht ohne Rückgriff auf Strukturen, wie Feldplatten oder Kanalsperren, begrenzen kann.
  • Gemäß der vorliegenden Erfindung wird eine integrierte Einrichtung mit einer das elektrische Oberflächenfeld begrenzenden Struktur geschaffen, wie sie in Anspruch 1 beansprucht wird, und ein Verfahren zur Herstellung einer solchen Einrichtung, wie es im Anspruch 9 beansprucht wird.
  • In der Praxis wird gemäß der vorliegenden Erfindung die Schutzschicht, die die Einrichtung umschließt, auf eine niedere Spannung vorgespannt, so daß das elektrische Feld in der Schutzschicht in den aktiven Bereichen, die in dem Halbleitermaterial eingeschlossen sind, einen Wert von null aufweist.
  • Eine bevorzugte, nichtbeschränkende Ausführungsform der vorliegenden Erfindung wird in beispielhafter Weise unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
  • Fig.1 einen Querschnitt eines Abschnitts des Halbleitermaterials zeigt, das die integrierte Einrichtung mit einer begrenzenden Struktur gemäß der vorliegenden Erfindung einschließt;
  • Fig. 2 einen Querschnitt einer bekannten, integrierten Einrichtung zeigt.
  • Von der integrierten Einrichtung 10 in Fig. 1 sind nur die Teile gezeigt, die für die vorliegende Erfindung wesentlich sind. Insbesondere umfaßt die Einrichtung 10 ein Substrat 11, in diesem Fall vom P Typ, und eine epitaktische Schicht 12, in diesem Fall vom N Typ. Die epitaktische Schicht 12 weist tiefe Bereiche 13 auf, in diesem Fall vom P Typ, die Sperrschichtisolierbereiche bilden, und seiuiche aktive Bereiche 14 (nur einer ist gezeigt), in denen die Einrichtungskomponenten gebildet werden, z.B. bipolare oder MOS Transistoren, Dioden, usw., wie es durch die elektrischen Symbole gezeigt ist.
  • Eine Passivierungsschicht 18 überdeckt die gesamte obere Oberfläche 19 der epitaktischen Schicht 12 mit Ausnahme der Öffnungen 20, 21, 22 bei entsprechenden Metallbereichen 23, 24, 25. Genauer gesagt bildet der Metalbereich 23 eine Hochspannungsanschlußfläche (z.B. 600 V) und verbindet (über nichtgezeigte Metalleitungen) die Hochspannungsbereiche der Einrichtung 10 mit Anschlußdrähten (nicht gezeigt) zur Verbindung mit Stiften (nicht gezeigt) an der Einrichtung; der Metallbereich 25 bildeten eine Niederspannungsanschlußfläche und verbindet (über nichtgezeigte Metalleitungen) Niederspannungsbereiche der Einrichtung 10 mit entsprechenden Kontaktdrähten; und der Metalbereich 24- nahe bei der Hochspannungsanschlußfläche 23 und jedenfalls zwischen der Anschlußfläche 23 und den aktiven Bereichen 14 angeordnet, in denen die Komponenten der Einrichtung 10 gebildet sind, - ist mit dem Substrat 11 über einen tiefen Bereich 28 verbunden, in diesem Fall vom P Typ gebildet, wobei die sogenannte "oben-unten" Technik verwendet wird, d.h., indem Dotierungsmittel auf dem Substrat 11 im voraus angeordnet werden, bevor die epitaktische Schicht 12 aufwächst, um den Bodenbereich zu bilden, und indem Dotiermitteln abwärts in die gewachsene epitaktische Schicht 12 diffundieren, um den oberen Bereich zu bilden.
  • Die Einrichtung ist mit einer Schutzschicht 30 aus Kunststoff oder Kunstharz über ihre gesamte Oberfläche abgedichtet.
  • In der Praxis wird bei der Struktur der Fig. 1 die Passivierungsschicht 18 nahe der Hochspannungsanschlußfläche 23 geöffnet, und an der Öffnung 21 wird eine Metalleitung oder ein Bereich 24 bereitgestellt, der über den tiefen Bereich 28 mit Masse (Substrat 11) verankert ist. Somit wird der Potentialgradient in der Schutzschicht 30 auf den Bereich zwischen der Hochspannungsanschlußfläche 23 und der Öffnung 21 begrenzt, so daß das elektrische Feld in der Schutzschicht 30 zwischen den Öffnungen 21 und 22 null ist und daran gehindert wird, die Polarität in den aktiven Bereichen (wie 14) zwischen den Masseverankerungsöffnungen und den Niederspannungsanschlußflächen umzukehren und so die Arbeitsweise der integrierten Komponenten in den aktiven Bereichen zu verschlechtem.
  • Mit anderen Worten bilden der Metallbereich 24 und der tiefe Bereich 28 ein Element 32 zum Verankem der Kunstharzschicht 30 an Masse.
  • Die Spannungsverankerungsstruktur 32 ist vorzugsweise so gebildet, daß sie die Hochspannungsoberflächenbereiche umgibt, die die Schutzschicht 30 berühren, und sie so elektrisch von den Niederspannungsbereichen trennt.
  • Es soll darauf hingewiesen werden, daß der Ausdruck "Niederspannung" hier irgendein Potential (in bezug auf das minimale Potential der Einrichtung, normalerweise das des Substrats) unterhalb des Werts bedeuten soll, bei dem das Halbleitermaterial eine Polaritätsumkehr erfährt. (Dieser Wert ändert sich, wie es dem Durchschnittsfachmann auf dem Gebiet bekannt ist, gemäß dem Verfahren und den Eigenschaften des Materials, und entspricht bei Verwendung der von dem Anmelder verwendeten Technik z.B. im wesentlichen Spannungen unterhalb von 20 V). Im Gegensatz soll der Ausdruck "Hochspannung" ein Potential mit einem solchen Wert bezeichnen, der eine Polaritätsumkehr des Halbleitermaterials bewirkt.
  • Des weiteren ist die Verankerungsstruktur 32 vorteilhafterweise nicht unmittelbar mit irgendeinem aktiven Bereich 14 der Einrichtung verbunden. Der Ausdruck "direkte Verbindung" soll hier irgendeinen Weg bedeuten, auf den sich Feuchtigkeit bewegen kann, und deshalb irgendwelche elektrischen Pfade durch die epitaktische Schicht und das Substrat hindurch ausschließen.
  • Die Verankerung der Struktur 32 verschlechtert in keiner Weise die elektrischen Eigenschaften der Einrichtung. In dem Fall, daß Feuchtigkeit durch die Öffnung in der Passivierungsschicht 18 eindringt und so den darunterliegenden Metallbereich korrodiert, ist der Metallbereich 24 nicht mit den aktiven Bereichen verbunden, wie es angegeben ist, und deshalb verschlechtert irgendeine Korrosion des Metallbereiches 24 die Arbeitsweise der Einrichtung nicht, verringert einfach die Feldbegrenzungswirkung der Verankerungsstruktur. Im Gegensatz können in dem Fall, daß die Einrichtung angemessen gegenüber Feuchtigkeit geschützt ist, die durch die Öffnung 21 eindringt, z.B. durch die besseren Eigenschaften der äußeren Schutzschicht, direkte, elektrische Verbindungen, (über Metalleitungen, die sich über die Oberfläche 19 fortsetzen) mit Komponenten der Einrichtungen hergestellt werden.
  • Die Struktur gemäß der vorliegenden Erfindung wird, wie folgt, hergestellt. Zuerst wird ein tiefer Bereich/tiefe Bereiche 28 zur Verankerung des Substrats unter Verwendung von bspw. der oben-unten Technik, die oben beschrieben worden ist, aufgewachsen, und vorzugsweise gleichzeitig mit der Bildung anderer tiefer Bereiche, wie der Isolierbereichen 13. Die Komponenten werden dann in der epitiaktischen Schicht 12 gemäß der Struktur und den Eigenschaften der Einrichtung 10 gebildet, und eine oder mehrere Metalleitungen 24 (oder sogar geeignet geformte Bereiche) werden nahe den Hochspannungsanschlußflächen 23 abgeschieden und geformt. Dieser Schritt kann auch gleichzeitig mit der Bildung der Metallkontaktbereiche und der Anschlußflächen 23, 25 der Einrichtung ausgeführt werden (oder der unteren Metallebene, wenn die Einrichtung eine Anzahl Metallebenen umfaßt). An dieser Stelle wird die Passivierungsschicht 18 abgeschieden und geätzt, um Öffnungen 21 bei den Metalleitungen oder Bereichen 24 zu bilden, wobei der Schritt auch gleichzeitig mit der Bildung von Öffnungen 20, 22 an den Anschlußflächen 23, 25 ausgeführt werden kann. Darauffolgen dann die üblichen Endbearbeitungsschritte, die Schneiden des Chips, Verbinden in dem Anschlußrahmen; Löten der Anschlußdrähte und Formen des Kunststoffabdichtungsgehäuses 30 einschließen. Bei dieser Stufe dringt das Kunstharz nach innerhalb der Passivierungsöffnungen ein, die die Öffnung/Öffnungen 21 einschließen, um das Potential des Kunstharzabschnitts nahe dem Metallbereich 24 mit Masse zu verankern. Somit schließt die Herstellung der Abgrenzungsstruktur des elektrischen Feldes gemaß der vorliegenden Erfindung keine zusätzlichen Kosten sondern nur eine Änderung der verschiedenen Herstellungsmasken ein.
  • Selbstverständlich können Änderungen bei der Einrichtung und dem Herstellungsverfahren, wie sie hier beschrieben und dargestellt worden sind, vorgenommen werden, ohne jedoch von dem Bereich der beigefügten Ansprüche abzuweichen. Insbesondere kann die integrierte Einrichtung von irgendeiner Art sein, die unter Verwendung irgendeiner Technik gebildet ist; und der tiefe Bereich 28 kann in irgendeiner geeigneten Weise zum elektrischen Verbinden des Metallverankerungsbereiches 24 mit dem Substrat oder irgendeinem anderen Bereich der Einrichtung gebildet werden, der sich tatsächlich auf einer niederen Spannung unter jeder Bedingung befindet; der Ausdruck "niedere Spannung" soll, wie es bereits angegeben worden ist, Potentiale bedeuten, die keine Polaritätsumkehr des Halbleitermaterlals ergeben.

Claims (9)

1.Eine integrierte Einrichtung (10) mit einer Abgrenzungsstruktur für das elektrische Oberflächenfeld, die einen Halbleitermaterialkörper (11,12) umfaßt, der ein Substrat (11) aus einem ersten Leitfähigkeitstyp und eine epitaktische Schicht (12) aus einem zweiten, entgegengesetzten Leitfähigkeitstyp einschließt, wobei der genannte Halbleitermaterialkörper eine Oberfläche (19) aufweist, die mit einer Passivierungsschicht (18) überdeckt ist, die unter einer Kunststoffmaterialschicht (30) liegt;
gekennzeichnet durch einen tiefen Kontaktbereich (28), der den genannten ersten Leitfähigkeitstyp, der sich in dem genannten Halbleitermaterialkörper (11, 12) von der genannten Oberfläche (19) zu dem genannten Substrat (11) erstreckt, und eine leitende Materialausbildung (24) aufweist, die auf dem genannten tiefen Kontaktbereich in einer Öffnung (21) der genannten Passivierungsschicht (18) gebildet ist, die mit Kunststoffmaterial gefüllt ist, wobei die genannte leitende Materialausbildung (24) und der tiefe Kontaktbereich (28) eine elektrisch verankemde Einrichtung (32) bildet, die die genannte Kunststoffmaterialschicht (30) mit dem genannten Substrat (11) verankert.
2. Eine Einrichtung, wie in Anspruch 1 beansprucht, die Hochspannungsausbildungen (23) umfaßt, die auf eine Hochspannung vorgespannt werden sollen und die genannte Kunststoffmaterialschicht (30) berühren, dadurch gekennzeichnet, daß sich die genannten Verankerungseinrichtungen (32) nahe der genannten Hochspannungsausbildungen befindet.
3. Eine Einrichtung, wie in Anspruch 1 oder 2 beansprucht, wobei der genannte Halbleitermaterialkörper (11,12) aktive Bereiche (14) umfaßt, die elektronische Komponenten integrieren, dadurch gekennzeichnet, daß die genannten elektrischen Verankerungseinrichtungen (32) nicht mit den genannten elektronischen Komponenten in den genannten aktiven Bereichen (14) durch Wege verbunden sind, auf denen sich Feuchtigkeit wandem kann.
4. Eine Einrichtung, wie in irgendeinem der vorhergehenden Ansprüche beansprucht, dadurch gekennzeichnet, daß die genannte leitende Materialausbildung eine Metalleitung (24) umfaßt.
5. Ein Verfahren zur Herstellung einer integrierten Einrichtung (10) mit einer Abgrenzungsstruktur (32) für das elektrische Oberflächenfeld, das die Schritte umfaßt: Bilden eines Halbleitermaterialkörpers (11,12), der ein Substrat (11) aus einem ersten Leitfähigkeitstyp und eine epitaktische Schicht (12) aus einem zweiten, entgegengesetzten Leitfähigkeitstyp einschließt, Bilden einer Passivierungsschicht (18) auf der Oberfläche (19) des genannten Halbleitermaterialkörpers, und Bilden einer Kunststoffmaterialschicht (30) über der Passivierungsschicht gekennzeichnet durch die Schritte:
Bilden eines tiefen Kontaktbereiches (28) in dem genannten Halbleitermaterialkörper (11,12), der den genannten ersten Leitfähigkeitstyp aufweist und sich von der genannten Oberfläche (19) zu dem genannten Substrat (11) erstreckt; und
Bilden einer leitenden Materialausbildung (24) auf dem genannten tiefen Kontaktbereichen (28) in einer Öffnung (21) der genannten Passivierungsschicht (18); und
Füllen der genannten Öffnung (21) mit Kunststoffmaterial.
6. Ein Verfahren wie in Anspruch 5 beansprucht, dadurch gekennzeichnet, daß es den Schritt umfaßt, Hochspannungsausbildungen (23) die auf eine Hochspannung vorgespannt werden sollen, zu bilden, die die genannte Kunststoffmaterialschicht (30) berühren, und daß die genannten Verankerungseinrichtungen (32) nahe den genannten Hochspannungsausbildungen gebildet sind.
7. Ein Verfahren wie in Anspruch 5 oder 6 beansprucht, dadurch gekennzeichnet, daß es den Schritt umfaßt, wenigstens eine Durchgangsöffnung (21) in der genannten Passivierungsschicht (18) zu bilden, die genannte leitende Materialausbildung (24) auf der genannten Oberfläche (19) des genannten Körpers aus Halbleitermaterial (11,12) bei der genannten wenigstens einen Öffnung (21) zu bilden, und die genannte wenigstens eine Durchgangsöffnung mit dem genannten Kunststoffmaterial zu füllen.
8. Ein Verfahren, wie in irgendeinem der Ansprüche 5 bis 7 beansprucht, dadurch gekennzeichnet, daß die Bildung des leitenden Materials eine Metalleitung (24) umfaßt.
9. Ein Verfahren, wie in irgendeinem der vorhergehenden Ansprüche 5 bis 8 beansprucht, dadurch gekennzeichnet, daß es die Schritte umfaßt:
gleichzeitiges Bilden tiefer Grenzschichtisolierbereiche (13) und des genannten tiefen Kontaktbereiches (28) in der genannten epitaktischen Schicht (12), der sich zwischen der genannten Oberfläche (19) und dem genannten Substrat (11) erstreckt;
Bilden elektronischer Komponenten in der genannten epitaktischen Schicht (12); gleichzeitiges Bilden von Metallbereichen und Anschlußflächen (23, 25) zum elektrischen Verbinden der genannten elektronischen Komponenten auf der genannten Oberfläche (19) und der genannten leitenden Materialausbildung (24) auf dem genannten tiefen Kontaktbereich (28) und ihn elektrisch berührend; Bilden der genannten Passivierungsschicht (18), die die genannte Oberfläche (19) überdeckt;
gleichzeitiges Bilden von Öffnungen (20, 22), die die genannten Anschlußflächen (23, 25) freilegen, und einer Öffnung (21), die die genannte leitende Materialausbildung (24) freilegt, in der genannten Passivierungsschicht. Bilden äußerer Verbindungsemente für die genannten Anschlußflächen (23. 25), und
Bilden der genannten Kunststoffmaterialschicht (30), um die genannte eine Öffnung (21)
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2341272B (en) * 1998-09-03 2003-08-20 Ericsson Telefon Ab L M High voltage shield
US7087977B2 (en) 2002-09-27 2006-08-08 Renesas Technology Corp. Semiconductor device including multiple wiring layers and circuits operating in different frequency bands

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1251456A (de) * 1969-06-12 1971-10-27
US4400711A (en) * 1981-03-31 1983-08-23 Rca Corporation Integrated circuit protection device
JPS60141428A (ja) * 1983-12-27 1985-07-26 Anretsuto:Kk ル−ツロ−タ専用加工方法
JPS60142533A (ja) * 1983-12-29 1985-07-27 Nec Corp 半導体集積回路
EP0160941A3 (de) * 1984-05-07 1987-03-25 General Electric Company Hochspannungsverbindungssystem für eine integrierte Halbleiterschaltung
US4825278A (en) * 1985-10-17 1989-04-25 American Telephone And Telegraph Company At&T Bell Laboratories Radiation hardened semiconductor devices
IT1253682B (it) * 1991-09-12 1995-08-22 Sgs Thomson Microelectronics Struttura di protezione dalle scariche elettrostatiche
US5196920A (en) * 1992-04-21 1993-03-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks
JPH06204236A (ja) * 1992-12-28 1994-07-22 Canon Inc 半導体装置、半導体製造装置、集積回路、半導体装置の製造方法および半導体製造方法

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Publication number Publication date
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DE69410251D1 (de) 1998-06-18
EP0689248A1 (de) 1995-12-27

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