KR20010074942A - 고 전압 차폐 - Google Patents
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Abstract
집적 회로는 제 2 영역(15)(예를 들어, 저 전압)으로 부터 제 1 영역(14)(예를 들어, 고 전압 영역)을 차폐하기 위한 보호 링을 포함한다. 상기 보호 링은 집적 회로(1)의 패시베이션 층(13)을 경유하여 부분적으로 노출되는 전도 보호 링(6)(예를 들어, 금속)을 포함한다. 반도체 보호 링(8)(예를 들어, 실리콘)은 반도체 보호 링(8)의 각각의 측면에 위치한 2개 이상의 트렌치 링(16)에 의해 반도체의 제 1 및 제 2 영역과 절연된다. 다수의 전도 소자(금속 접속 평판(18) 및 바이어(19)를 포함)는 이격된 간격을 두고 전도 보호 링(6)과 반도체 보호 링(8)을 접속시킨다. 상기 전도 보호 링(6), 반도체 보호 링(8) 및 전도 소자는 모두 접지 소스에 접속된다. 고 에너지 입자가 제 1 영역에서 부터 제 2 영역 쪽으로 이동한다면, 상기 입자는 노출된 금속에 이끌려, 그 입자의 전하는 접지된다.
Description
집적 회로가 고 전압으로 동작할 때, 집적 회로는 집적 회로 표면에 드리프트(drift)하는 고 에너지 입자를 포함할 수 있다. 이러한 입자는 동일한 집적 회로상의 소정의 회로 유형, 특히 저 전압 CMOS 회로에 불리한 영향을 미친다.
감지 가능한 회로를 차폐하는 통상적인 방법은 감지 가능한 영역 부근에 금속 또는 실리콘 보호 링을 놓는 것이다. 그러나, 보호 링이 절연 패시베이션(passivation) 꼭대기 층 아래에 있기 때문에, 이러한 방법으로 고 에너지 입자가 실리콘 표면에 드리프트하는 것을 항상 방지할 수 있는 것은 아니다.
본 발명의 목적은 고 에너지 입자를 차폐하는 개선된 방법을 제공하여, 고 에너지 입자가 감지 가능한 회로를 교란시키지 못하게 하는 것이다.
본 발명은 집적 회로(integrated circuit)에 관한 것으로서, 특히 집적 회로의 감지 가능한 영역에 해로운 영향을 줄 수 있는 집적 회로의 또 다른 부분으로 부터 집적 회로의 감지 가능한 부분을 보호하기 위한 보호 링(guard ring)을 포함하는 회로에 관한 것이다. 특히, 본 발명은 동일한 집적 회로 상에서 고 전압 영역으로 부터 감지 가능한 저 전압 영역을 보호하기 위한 고 전압(HV) 보호 링에 관한 것이다.
본 발명의 더 양호하게 이해하고, 효과적으로 수행할 수 있는 방법을 예로써 명확하게 제시하기 위하여, 도면을 첨부한다.
도 1은 본 발명의 바람직한 실시예에 따른 집적 회로를 도시한다.
도 2는 본 발명의 바람직한 실시예에 따른 보호 링의 더욱 상세한 도면을 도시한다.
도 3은 본 발명의 바람직한 실시예에 따른 보호 링의 횡단면도를 도시한다.
도 4는 본 발명의 바람직한 실시예에 따른 보호 링을 도시하는 평면도를 도시한다.
본 발명에 따라서, 집적 회로의 제 2 영역에서 집적 회로의 제 1 영역을 차폐하기 위한 보호 링이 제공되고, 상기 집적 회로는 하나 이상의 산화 절연 층(oxide isolation layer), 반도체 층 및 패시베이션 층을 포함하고, 상기 보호 링은 전도 보호 링; 반도체 보호링 및, 공간이 분리되 여기 저기에 전도 보호 링과 반도체 보호 링을 접속시키기 위한 다수의 전도 엘리먼트를 포함하는데, 상기 전도 보호 링은 집적 회로의 패시베이션 층을 경유하여 부분적으로 드러나고, 상기 반도체 보호 링은 반도체 보호 링의 각각의 측면에 위치한 2개 이상의 트렌치 링(trench ring)으로 반도체 층의 남아 있는 반도체로 부터 분리되고, 전도 보호 링, 반도체 보호 링 및 전도 엘리먼트는 모두 접지 소스에 접속된다.
본 발명의 또 다른 양태에 따라서, 집적 회로의 제 2 영역에서 집적 회로의 제 1 영역을 보호하기 위한 집적 회로가 제공되고, 상기 집적 회로는 하나 이상의 산화 분리 층, 반도체 층 및 패시베이션 층을 포함하고, 상기 보호 링은 전도 보호 링; 반도체 보호링 및, 공간이 분리되 여기 저기에 전도 보호 링과 반도체 보호 링을 접속시키기 위한 다수의 전도 엘리먼트를 포함하는데, 상기 전도 보호 링은 집적 회로의 패시베이션 층을 경유하여 부분적으로 드러나고, 상기 반도체 보호 링은 반도체 보호 링의 각각의 측면에 위치한 2개 이상의 트렌치 링으로 반도체 층의 남아 있는 반도체로 부터 분리되고, 전도 보호 링, 반도체 보호 링 및 전도 엘리먼트는 모두 접지 소스에 접속된다.
본 발명의 또 다른 양태에 따라서, 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 보호하기 위한 방법이 제공되고, 상기 집적 회로는 하나 이상의 산화 절연 층, 반도체 층 및, 패시베이션 층을 포함하고, 상기 방법은 집적 회로의 제 1 영역 주위의 보호 링을 제공하기 위한 단계를 포함하고, 상기 보호 링은 반도체 보호 링 및, 전도 보호 링을 포함하여 이를 접지시키고, 상기 반도체 보호 링은 집적 회로 제 2 영역의 남아있는 반도체로 부터 집적 회로 제 1 영역의 반도체 층을 절연시키기 위한 것이고, 상기 전도 보호 링은 제 2 영역에서 나오는 해로운 작용을 없애기 위한 것이다.
도 1은 감지 가능한 저 전압 영역(2) 및 고 전압 영역(3)을 포함하는 집적 회로(1)를 도시한다. 상기 감지 가능한 저 전압 영역(2)은 저 전압 영역(2)을 에워싸는 보호 링(4)에 의해 고 전압 영역(3)으로 부터 보호된다.
바람직하게, 상기 보호 링(4)은 저 전압 영역(2)에 있는 어떤 본드 패드(5)(이러한 것은 집적 회로를 인쇄 회로 기판에 부착시키기 위하여 사용되는 패드이다)를 에워싼다.
도 2는 본 발명의 바람직한 실시예에 따른 고 전압 보호 링의 일부를 좀 더 상세하게 도시한다. 보호 링은 집적 회로(1) 패시베이션 층의 개방부(7)를 경유하여 노출되는 부분인 금속 보호 링(6)을 포함한다. 금속 보호 링(6) 아래에 절연 실리콘 링이 제공되어 실리콘 보호 링(8)을 형성한다. 실리콘 보호 링은 2개의 트렌치 링(9a 및 9b)에 의해 남아있는 실리콘(즉, 고 전압 및 저 전압 실리콘)과 절연되고, 바람직하게도 상기 2개의 트렌치 링은 실리콘 보호 링(8)이 금속 보호 링(6) 보다 넓게 되도록 배치된다. 금속 보호 링(6)과 실리콘 보호 링(8)은 전도 소자(10)(도면에 하나만 도시됨)에 의해서 이격된 간격을 두고 전기적으로 접속된다. 또한, 전도 소자(10)는 낮은 임피던스 전압 소스 또는 접지 장치에 접속되는데, 이는 금속 보호 링(6) 및 실리콘 보호 링(8)도 낮은 임피던스 전압 소스 또는 접지 장치에 접속된다는 것을 의미한다. 이러한 접속부는 금속 접속부(도시되지 않은)를 경유하여 본드 패드(도시되지 않은)에 형성되어, 상기 패드는 인쇄 회로 기판의 접지 장치 또는 낮은 임피던스 전압 소스에 접속된다.
또 다른 트렌치(11)(절연체 집적 회로의 실리콘에서 일반적으로 발견되는) 및 선으로 그어진 금속(12)은 집적 회로(1)의 주변에 위치한다. 그러나, 이러한 특징이 본 발명에 반드시 필요한 것은 아니다.
도 3은 보호 링의 통상적인 세로 방향에 수직인 횡단면도이고, 본 발명의 바람직한 실시예에 따른 구조를 더욱 상세하게 도시한다. 전술된 바와 같이, 도 3은 집적 회로(1)의 패시베이션 층(13)의 간격을 통하여 집적 회로의 표면에 노출되는 금속 보호 링(6)을 포함한다. 금속 보호 링(6) 아래에 실리콘 보호 링(8)이 있다. 이것은 실리콘 산화 트렌치(16)에 의해 각각 고 전압 및 저 전압 실리콘 영역(14 및 15)과 절연된다. 각각의 실리콘 산화 층(16)은 층(21)(통상적으로 실리콘 유리로 만들어져 표면을 평면화 하고 서로 다른 금속 층을 절연시키는데 사용됨) 밑에서 부터, 아래 방향으로 산화 절연 층(17)까지 확장된다. 다시 말해서, 트렌치는 에피택시얼 층(Epitaxial Layer) 또는 실리콘의 꼭대기에서 부터, 아래 방향으로 산화 절연 층(17) 까지 확장되고, 산화 절연 층(17) 아래는 집적 회로(1)의 기판(20)이다. 절연 실리콘의 이러한 영역은 실리콘 보호 링(8)을 형성한다.
금속 보호 링(6) 및 실리콘 보호 링(8)은 이격된 간격을 두고 전기적으로 접속된다. 각각의 접속부는 금속 접속 평판(18)을 포함하여 실리콘 보호 링(8)과 접촉된다. 금속 접속 평판(18)은 바이어(via)(19)에 의해 금속 보호 링(6)에 접속된다. 보호 링은 각각 금속 접속 평판(18) 및 바이어(19)로 된 다수의 접속부를 포함하고, 바람직하게도 이러한 접속부는 금속 보호 링 및 실리콘 보호 링(6 및 8)의 세로 방향으로 약 100㎛ 의 간격을 두고 이격된다. 공동으로 접속되는 금속 보호 링(6) 및 실리콘 보호 링(8)도 낮은 임피던스 전압 소스 또는 접지 장치에도 접속된다.
집적 회로(1)의 한 영역(3)에 존재하는 고 전압은 고 에너지 입자를 장치의 표면으로 이동시킬 수 있다. 보호 링이 존재하는 것은, 이러한 입자가 집적 회로의저 전압 영역 쪽으로 이동한다면, 패시베이션 층(13)을 경유하여 노출되는 금속 영역에 이러한 입자가 접촉된다는 것을 의미한다. 상기 입자는 이러한 방식으로 이끌려져, 입자의 전하가 접지 장치에 접속된다. 이러한 방식으로, 입자가 저 전압 영역으로 이동하는 것이 방지되어, 상기 입자가 문제를 없애거나 MOS 장치의 성능에 영향을 줄 수 있다. 또한, 절연 실리콘 보호 링(8)이 고 전압 및 저 전압 영역을 절연시킬 수 있다.
도 4는 차폐의 평면도이고, 실리콘 보호 링 및 발탁된(preferred) 크기를 더욱 상세하게 도시한다. 바람직하게, 금속 보호 링(6)의 폭은 약 8㎛ 이고, 약 3㎛ 는 패시베이션 층(13)을 경유하여 노출된다. 산화 트렌치(16)는, 바람직하게도 실리콘 보호 링이 금속 보호 링 보다 약 4㎛ 넓게 되도록 형성된다.
EPI 접촉부(22)(바람직하게 약 1.2㎛ ×약 1.2㎛)는 실리콘 보호 링(8)(에피택시얼 층)과 금속 접속 평판(18)(바람직하게 약 3.6㎛ ×약 7.2㎛) 사이에 접속된다. 바이어(19)(바람직하게 약 1.6㎛ ×약 1.6㎛)는 금속 접속 평판(18)과 금속 보호링(6) 사이에 접속된다. 금속 접속 평판(18) 아래는 소스-드레인(SD) n + 확산 영역(24)(바람직하게 약 2.8㎛ ×약 2.8㎛)이어서, 낮은 임피던스 접속부가 실리콘 보호 링(8)(에피택시얼 층)과 접속될 수 있고, 수월하게 도프(dope)(n-)된다. 결론적으로 말해서, 실리콘 보호 링(8)은 EPI 접촉부(22)에 의해 금속 접속 평판(18)에 접속된다. 금속 접속 평판(18)은 바이어(19)에 의해 금속 보호 링(6)에 접속된다. 금속 보호 링(6)은 금속 접속부(도시되지 않음)에 의해 본드 패드(도시되지 않음)에 접속되어 낮은 임피던스 전압 소스 또는 접지 장치에 접속된다.
도면에 도시된 바람직한 실시예에서 "링"의 모양으로 차폐되었더라도, 집적 회로의 감지 가능한 영역을 에워싸는 또 다른 모양으로도 차폐될 수 있다.
전술된 차폐 구조는 SOI(절연체 상의 실리콘) 처리과정에서 절연된 트렌치를 필요로 한다.
결국, 보호 링이 "실리콘" 및 "금속" 보호 링으로 형성되는 것으로 기술되었더라도, 이러한 것은 실리콘 보호 링 대신 대체 반도체 재료 및, 금속 보호 링 대신 폴리실리콘(polysilicon)과 같은 대체 도체처럼 동등한 다른 대용품으로 대체될 수 있다.
Claims (27)
- 반도체 층 및 패시베이션 층을 포함하는 집적 회로의 제 2 영역에서 부터 상기 집적 회로의 제 1 영역을 차폐하기 위한 보호 링에 있어서,상기 집적 회로의 패시베이션 층을 경유하여 부분적으로 노출되는 전도 보호 링;반도체 보호 링의 각각에 측면에 하나씩 위치한 2개 이상의 트렌치 링에 의해 반도체 층의 남아있는 반도체로 부터 분리되는 반도체 보호 링; 및,이격되어 떨어진 간격에서 전도 보호 링과 반도체 보호 링을 전기적으로 접속시키기 위한 다수의 전도 소자(전도 보호 링, 반도체 보호 링 및 전도 소자는 모두 접지 소스에 접속됨)를 포함하는 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 차폐하기 위한 보호 링.
- 제 1 항에 있어서,상기 집적 회로의 제 1 영역은 저 전압 회로를 포함하고, 상기 제 2 영역은 고 전압 회로를 포함하는 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 차폐하기 위한 보호 링.
- 제 1 항 또는 제 2 항에 있어서,상기 전도 보호 링은 폭이 약 8㎛ 이고, 약 3㎛ 는 상기 패시베이션 층을 경유하여 노출되는 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 차폐하기 위한 보호 링.
- 전술된 항 중 어느 한 항에 있어서,상기 반도체 보호 링은 폭이 약 12㎛ 인 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 차폐하기 위한 보호 링.
- 전술된 항 중 어느 한 항에 있어서,상기 반도체 보호 링을 분리하는 트렌치는 폭이 약 1㎛ 인 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 차폐하기 위한 보호 링.
- 전술된 항 중 어느 한 항에 있어서,상기 전도 소자는 약 100㎛ 간격으로 이격되는 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 차폐하기 위한 보호 링.
- 전술된 항 중 어느 한 항에 있어서,상기 반도체는 실리콘인 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 차폐하기 위한 보호 링.
- 전술된 항 중 어느 한 항에 있어서,상기 전도 보호 링은 금속인 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 차폐하기 위한 보호 링.
- 전술된 보호 링은 대체적으로 도 1 내지 도 4의 도면으로 도시된 것을 특징으로 하는 보호 링.
- 하나 이상의 산화 분리 층, 반도체 층 및 패시베이션 층을 포함하는 집적 회로의 제 2 영역으로 부터 상기 집적 회로의 제 1 영역을 보호하기 위한 보호 링을 포함하는 집적 회로에 있어서,상기 집적 회로의 패시베이션 츠을 경유하여 부분적으로 노출되는 전도 보호 링;상기 반도체 보호 링의 각각의 측면에 위치한 2 개 이상의 트렌치 링에 의해 반도체 층의 남아있는 반도체로 부터 분리되는 반도체 보호 링; 및,이격되어 떨어진 간격에서 전도 보호 링과 반도체 보호 링을 전기적으로 접속시키기 위한 다수의 전도 소자(전도 보호 링, 반도체 보호 링 및 전도 소자는 모두 접지 소스에 접속됨)를 포함하는 것을 특징으로 하는 보호 링을 포함하는 집적 회로.
- 제 10 항에 있어서,상기 집적 회로의 제 1 영역은 저 전압 회로를 포함하고, 상기 제 2 영역은 고 전압 회로를 포함하는 것을 특징으로 하는 보호 링을 포함하는 집적 회로.
- 제 10 항 또는 제 11 항에 있어서,상기 전도 보호 링은 폭이 약 8㎛ 이고, 약 3㎛ 는 상기 패시베이션 층을 경유하여 노출되는 것을 특징으로 하는 보호 링을 포함하는 집적 회로.
- 제 10 항 내지 제 12 항에 있어서,상기 반도체 보호 링은 폭이 약 12㎛ 인 것을 특징으로 하는 보호 링을 포함하는 집적 회로.
- 제 10 항 내지 제 13 항에 있어서,상기 반도체 보호 링을 분리하는 트렌치는 폭이 약 1㎛ 인 것을 특징으로 하는 보호 링을 포함하는 집적 회로.
- 제 10 항 내지 제 14 항에 있어서,상기 전도 소자는 약 100㎛ 간격으로 이격되는 것을 특징으로 하는 보호 링을 포함하는 집적 회로.
- 제 10 항 내지 제 15 항에 있어서,상기 반도체는 실리콘인 것을 특징으로 하는 보호 링을 포함하는 집적 회로.
- 제 10 항 내지 제 16 항에 있어서,상기 전도 보호 링은 금속인 것을 특징으로 하는 보호 링을 포함하는 집적 회로.
- 전술된 보호 링은 대체적으로 도 1 내지 도 4의 도면으로 도시된 것을 특징으로 하는 보호 링을 포함하는 집적 회로.
- 집적 회로의 제 2 영역에서 부터 상기 집적 회로의 제 1 영역을 보호하기 위한 방법으로서, 상기 집적 회로는 하나 이상의 산화 분리 층, 반도체 층 및 패시베이션 층을 포함하고, 상기 집적 회로의 제 1 영역 부근의 보호 링을 제공하기 위한 단계를 포함하는 상기 집적 회로의 제 2 영역에서 부터 상기 집적 회로의 제 1 영역을 보호하기 위한 방법에 있어서, 상기 보호 링은상기 집적 회로의 제 2 영역에 남아있는 반도체로 부터 상기 집적 회로의 제 1 영역의 반도체 층을 분리하기 위한 반도체 보호 링; 및,상기 제 2 영역에서 부터 나오는 해로운 영향을 초래하고, 이것을 접지 장치에 전도시키기 위한 전도 보호 링을 포함하는 것을 특징으로 하는 상기 집적 회로의 제 2 영역에서 부터 상기 집적 회로의 제 1 영역을 보호하기 위한 방법.
- 제 19 항에 있어서,상기 집적 회로의 제 1 영역은 저 전압 회로를 포함하고, 상기 제 2 영역은 고 전압 회로를 포함하는 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 보호하기 위한 방법.
- 제 19 항 또는 제 20 항에 있어서,상기 전도 보호 링은 폭이 약 8㎛ 이고, 약 3㎛ 는 상기 패시베이션 층을 경유하여 노출되는 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 보호하기 위한 방법.
- 제 19 항 내지 제 21 항에 있어서,상기 반도체 보호 링은 폭이 약 12㎛ 인 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 보호하기 위한 방법.
- 제 19 항 내지 제22 항에 있어서,상기 반도체 보호 링을 분리하는 트렌치는 폭이 약 1㎛ 인 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 보호하기 위한 방법.
- 제 19 항 내제 제 23 항에 있어서,상기 전도 소자는 약 100㎛ 간격으로 이격되는 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 보호하기 위한 방법.
- 제 19 항 내지 제 24 항에 있어서,상기 반도체는 실리콘인 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 보호하기 위한 방법.
- 제 19 항 내지 제 25 항에 있어서,상기 전도 보호 링은 금속인 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 보호하기 위한 방법.
- 전술된 보호 링은 대체적으로 도 1 내지 도 4의 도면으로 도시된 것을 특징으로 하는 집적 회로의 제 2 영역에서 부터 집적 회로의 제 1 영역을 보호하기 위한 방법.
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