KR100306858B1 - 반도체장치및그제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

서지로부터 전자 회로를 보호하는 반도체 장치 및 그 제조 방법을 얻는다.
p형의 반도체 기판(13)과, 전자 회로가 형성된 SOI 층(111)을 둘러싸고, 반도체 기판(13) 상에 형성된 절연체(14)와, 배선(113)을 통해 SOI 층(111)에 도통하는 본딩 패드(121)와, 본딩 패드(121) 및 반도체 기판(13)이 노출되어 있는 바닥부를 구비한 구멍(122) 및 본딩 패드(121)를 포함하는 본딩 영역(12)을 구비하고, 본딩 영역(12)에 본딩 와이어(3)가 본딩되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 전자 회로가 설치된 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 전자 회로의 전기적인 보호에 관한 것이다.
종래의 반도체 장치에서는, 정전기에 기인하는 서지가 고전압 혹은 대전류로 내부에 설치된 전자 회로로 전파하는 경우가 있다.
따라서, 서지에 의해 내부에 설치된 전자 회로가 파괴된다고 하는 문제점이 있다. 특히, SOI(Silicon On Insulator) 구조를 구비한 반도체 장치에서는, 서지에 의해 내부에 설치된 전자 회로가 파괴되기 쉽다. 도 33에 SOI 구조를 구비한 반도체 장치의 단면의 예를 나타낸다. 도 33에서, 13은 SOI 기판 중의 p형 기판 영역(이하, 단순히 반도체 기판이라고 함), 111은 SOI층, 14는 매립 산화막, 112는 SOI 층(111) 상에 형성된 전자 회로를 구성하는 MOS 트랜지스터이고, 게이트 G, 소스 S, 드레인 D를 나타내고 있다. 매립 산화막(14)은, 열전도성이 매우 나쁘고, 예를 들면 SiO2인 경우, 단결정 Si와 비교하여 열도전율은 100분의 1정도이다. 따라서, 소스 S와 드레인 D 사이에 서지가 전파되면, 소스 S와 드레인 D가 고온이 되어, 파괴되기 쉽다.
본 발명은, 이 문제점을 해결하기 위해 이루어진 것으로, 내부에 설치된 전자 회로를 서지로부터 보호할 수 있는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
본 발명의 청구항 1에 따른 과제 해결 수단은, 반도체 기판과, 상기 반도체 기판에 설치된 전자 회로와, 상기 전자 회로로 도통하는 단자와, 상기 단자, 상기 반도체 기판의 표면 중 상기 단자에 인접하여 노출되는 영역의 양방에 공통하여 본딩되는 금속의 접속재를 구비하고, 상기 반도체 기판의 표면을 한쪽 전극으로 하는 다이오드가, 상기 접속재와 상기 반도체 기판 사이에 형성된다.
본 발명의 청구항 2에 따른 과제 해결 수단은, 반도체 기판, 상기 반도체 기판 상에 형성된 절연막, 상기 절연막 상에 형성되고, 전자 회로가 형성된 반도체층을 포함하는 반도체 칩과, 상기 반도체층을 전기적으로 보호하기 위한 보호 기판과, 외부 단자와, 상기 반도체 칩과 상기 보호 기판을 전기적으로 접속하는 제1 접속재와, 상기 보호 기판과 상기 외부 단자를 전기적으로 접속하는 제2 접속재를 구비한다.
본 발명의 청구항 3에 따른 과제 해결 수단은, (a) 반도체 기판, 상기 반도체 기판 상에 형성된 절연막, 상기 절연막 상에 형성되고, 전자 회로가 형성된 반도체층, 상기 전자 회로에 도통하는 단자, 및 외부 단자를 준비하는 단계과, (b) 상기 절연막에 구멍을 뚫어 상기 반도체 기판을 노출시키는 단계과, (c) 상기 외부 단자에 대해 금속의 접속재의 일단을 접속하는 단계과, (d) 노출된 상기 반도체 기판 및 상기 단자에 대해 상기 접속재의 타단을 본딩하는 단계를 구비한다.
도 1은 본 발명의 실시예 1에서의 반도체 장치를 도시하는 개념도.
도 2는 본 발명의 실시예 1에서의 반도체 장치를 도시하는 단면도.
도 3은 본 발명의 실시예 1에서의 반도체 장치의 등가 회로도.
도 4는 본 발명의 실시예 1에서의 반도체 장치의 등가 회로도.
도 5는 본 발명의 실시예 2에서의 반도체 장치를 도시하는 단면도.
도 6은 본 발명의 실시예 3에서의 반도체 장치를 도시하는 단면도.
도 7은 본 발명의 실시예 3에서의 반도체 장치를 도시하는 단면도.
도 8은 본 발명의 실시예 3에서의 반도체 장치를 도시하는 단면도.
도 9는 본 발명의 실시예 3에서의 반도체 장치를 도시하는 단면도.
도 10은 본 발명의 실시예 3에서의 반도체 장치를 도시하는 단면도.
도 11은 본 발명의 실시예 4에서의 반도체 장치를 도시하는 단면도.
도 12는 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 13은 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 14는 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 15는 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 16은 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 17은 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 18은 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 19는 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 20은 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 21은 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 22는 본 발명의 실시예 5에서의 반도체 장치를 도시하는 단면도.
도 23은 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 24는 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 25는 본 발명의 실시예 6에서의 반도체 장치를 도시하는 개념도.
도 26은 본 발명의 실시예 6에서의 반도체 장치를 도시하는 개념도.
도 27은 본 발명의 실시예 6에서의 반도체 장치를 도시하는 개념도.
도 28은 본 발명의 실시예 6에서의 반도체 장치를 도시하는 단면도.
도 29는 본 발명의 실시예 7에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 30은 본 발명의 실시예 7에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 31은 본 발명의 실시예 7에서의 반도체 장치의 제조 방법을 나타내는 단면도.
도 32는 본 발명의 실시예 7에서의 반도체 장치를 도시하는 단면도.
도 33은 SOI 구조를 도시하는 단면도.
도 34는 본 발명을 SOI 구조이외의 반도체 기판에 적용한 경우를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 칩
2 : 외부 단자
3 : 본딩 와이어(접속재)
4 : 몰드 수지
6 : 보호 회로
7 : 반도체 기판(보호 기판)
10 : 웨이퍼
11 : 전자 회로
12 : 본딩 패드
13 : 반도체 기판(보호 기판)
14 : 절연막
15 : 유리 코트막
16 : 폴리이미드막
21, 22, 23 : 본딩 영역
31 : 본딩 와이어(제1 접속재)
32 : 본딩 와이어(제2 접속재)
33 : 범프(제1 접속재)
111 : SOI층(반도체층)
112 : MOS 트랜지스터
113 : 배선
121 : 본딩 패드
122 : 구멍
123 : 불순물 영역
124 : 도전재
1220 : 다이오드
실시예 1
도 1은 본 발명의 실시예 1에서의 반도체 장치의 구성을 도시하는 개념도이다. 도 1에서, 1은 SOI 구조를 구비하는 반도체 칩, 11은 반도체 칩(1)에 설치된 SOI 층이 있는 영역(이하, SOI 영역이라고 함)이고, 이 SOI 영역(11) 상에 전자 회로가 형성되어 있다. 12는 반도체 칩(1)에 설치되어 본딩 와이어(3)가 접속되는 영역(이하, 본딩 영역이라고 함), 2는 본딩 와이어(3)를 통해 본딩 영역(12)과 접속되는 외부 단자, 4는 몰드 수지이다.
이어서, 본딩 영역(12)을 도 2를 이용하여 설명한다. 도 2는 본 발명의 실시예 1에서의 반도체 장치를 도시하는 단면도로서, 도 1의 본딩 영역(12)에 따른 부분을 나타낸다. 도 2에서, 13은 반도체 기판, 14는 매립 산화막과 층간 절연막등으로 이루어지는 절연체, 15는 유리 코트막, 16은 폴리이미드막, 112는 전자 회로를 대표적으로 도시하기 위한 MOS 트랜지스터, 121은 본딩 패드, 122는 본딩 영역(12)에 인접하여 설치된, 반도체 기판(13)에 달하는 구멍, 113은 전자 회로의 배선이다.
본딩 와이어(3)는 본딩 패드(121)와 반도체 기판(13)에 공통으로 하여 접촉하고 있다. 실제로는 구멍(122)의 깊이는 얕기 때문에, 예를 들면 서모소닉 본딩(thermosonic bonding)법을 이용하면, 본딩 와이어(3)를 본딩 패드(121)와 반도체 기판(13)에 공통으로 접촉시키는 것이 가능하다.
도 3에 해당 부분의 등가 회로를 도시한다. 11a가 SOI 영역(11) 상에 형성된 전자 회로를 도시한다. 본딩 와이어(3)와 반도체 기판(13)과의 접합은 쇼트키 접합이기 때문에, 반도체 기판(13)이 애노드, 본딩 와이어(3)가 캐소드가 되는 다이오드(1220)가 형성된다. 또, 쇼트키 접합을 형성하는 본딩 와이어(3)의 재질은, 금, 알루미늄 등의 금속이면 된다. 본딩 와이어(3)를 전파하는 신호는 반도체 기판(13)으로 흐르지 않는다. 그러나, 본딩 와이어(3)를 서지가 전파되면 다이오드(1220)가 항복하여 반도체 기판(13)과 도통한다. 또, 도 4에 도시된 바와 같이, 전자 회로(11a)와 본딩 패드(121) 사이의 SOI 영역(11)이외의 SOI 기판 상에 전자 회로(11a)를 서지로부터 보호하기 위한 보호 회로(6)를 설치해도 된다.
실시예 1에 따르면, 본딩 와이어(3)를 전파하는 서지를 효과적으로 반도체 기판(13)으로 방출하기 때문에, 전자 회로를 서지로부터 보호할 수 있다.
실시예 2
이어서 실시예 2에 대해 설명한다. 도 5는 본 발명의 실시예 2에서의 반도체 장치를 도시하는 단면도로서, 도 1의 본딩 영역(12)에 따른 부분을 도시한다. 도 5에서, 123은 n형의 불순물이 구멍(122)의 바닥에 주입된 불순물 영역, 기타는 실시예 1와 동일하다.
실시예 2에서는, 불순물 영역(123)이 캐소드, p형의 반도체 기판(13)이 애노드가 되는 PN 접합형의 다이오드가 형성된다.
실시예 2에 따르면, 불순물 영역(123) 및 반도체 기판(13)으로 이루어지는 다이오드는, 실시예 1에서 설명한 다이오드와 비교하여, 저항이 작기 때문에, 서지가 반도체 기판(13)으로 방출되기 쉬워진다.
실시예 3
예를 들면 도 5에서 구멍(122)이 깊을수록, 본딩 와이어(3)는 불순물 영역(123)에 접촉하는 것이 곤란해진다. 그래서, 실시예 3에서는 도 6에 도시된 바와 같이 절연체(14) 및 불순물 영역(123)에 걸쳐 형성되는 Al, Cu, TiN 또는 W 등의 도전재(124)를 구비한다.
또한, 도전재(124)는 적어도 구멍(122)의 바닥 및 절연체(14)의 측벽에 형성되어 있으면 되고, 예를 들면 도 7 ∼ 도 10에 도시된 것이라도 된다.
도 9 및 도 10에서는, 금속의 스퍼터, 레지스트의 형성 및 금속의 불필요 부분의 에칭에 의해 얻을 수 있는 도전재(124)을 도시하고, 도 6 ∼ 도 8에서는, FIB 장치를 이용하여 얻을 수 있는 도전재(124)를 도시한다. FIB 장치를 이용하는 경우에는, 상술된 스퍼터등에 의한 경우와 비교하여, 본딩 영역(12)의 수가 적을수록 작업 처리량이 좋아지고, 국소적으로 도전재(124)를 형성할 수 있다.
실시예 3에 따르면, 본딩 와이어(3)는 구멍(122)이 깊어도 도전재(124)에 접촉하기 때문에, 다이오드와의 전기적 접속이 확실해진다.
실시예 4
실시예 4에서는, 도 11에 도시된 바와 같이 구멍(122)은 본딩 패드(121)의 중앙에 존재한다. 본딩 패드(121) 위에서 바라보면, 구멍(122)은 본딩 패드(121)에 둘러싸여 있다.
실시예 4에 따르면, 구멍(122)이 본딩 패드(121)의 중앙에 존재함으로써, 본딩 와이어(3)가 본딩 패드(121)의 외부 모서리에 겨냥하여 본딩되었다고 해도, 본딩 와이어(3)가 구멍(122)의 바닥에 접촉하기 쉽다. 또한, 구멍(122)은 본딩 와이어(3)로 피복되기 쉽고, 절연체(14)가 노출하지 않기 때문에, 절연체(14)가 수분을 흡수하는 것을 억제할 수 있다.
실시예 5
실시예 5에서는, 본 발명의 반도체 장치의 제조 방법에 대해 설명한다. 우선, 도 12에 도시된 구조를 구비한 웨이퍼(10)를 주지의 기술을 이용하여 얻는다. 웨이퍼(10)는, SOI 기판을 유리 코트막(15) 및 폴리이미드막(16)으로 피복한 것이고, SOI 영역(11) 상에는 전자 회로가 형성되어 있다. 그 밖의 부호에 대해서는 상술된 부호에 대응하고 있다.
또한, 도면에서 (a)는 본딩 영역(12) 중 전원용 Vdd 또는 신호용의 본딩 영역(12)에 대한 부분을 도시하고, (b)는 그라운드용 Vss에 대한 부분을 도시한다.
이어서, 도 12에 도시된 구조에 대해, 폴리이미드막(16)을 패터닝하고, 본딩 패드(121) 상측에 본딩 영역(12)을 설치한다(도 13).
이어서, 도 13에 도시된 구조에 대해, 폴리이미드막(16)을 마스크로 하여 유리 코트막(15)을 에칭함으로써, 본딩 영역(12) 내의 유리 코트막(15)을 제거하고, 본딩 패드(121) 및 절연체(14)를 노출시킨다(도 14).
다음에, 도 14에 도시된 구조에 대해, 폴리이미드막(16) 및 본딩 패드(121)를 마스크로서 절연체(14)를 에칭함에 따라, 절연체(14)에 구멍(122)을 뚫어 반도체 기판(13)에 달하는 구멍(122)을 설치한다(도 15).
다음에, (a)의 본딩 영역(12) 이외를 피복하는 레지스트(51)를 형성하고, n형 불순물의 주입을 행함에 따라, (a)의 구멍(122)의 바닥에 n형의 불순물 영역(123)을 설치한다(도 16).
다음에, 레지스트(51)를 제거한 후, (b)의 본딩 영역(12) 이외를 피복하는 레지스트(52)를 형성하고, p형 불순물의 주입을 행함에 따라, (b)의 구멍(122)의 바닥에 p형의 불순물 영역(123)을 설치한다(도 17).
다음에, 레지스트(52)를 제거함에 따라, 도 18에 도시된 구조를 얻는다. 이것을 칩형으로 절단함에 따라 반도체 칩(1)을 형성한다. 이 반도체 칩(1)과 외부 단자(2)를 준비한다(도 19).
다음에, 본딩 영역(12) 및 외부 단자(2)를 본딩 와이어(3)로 본딩한다(도 20 및 도 21). 여기서, 외부 단자(2)에 본딩 와이어(3)를 본딩한 후, 반도체 칩(1)의 본딩 영역(12)에 본딩 와이어(3)를 본딩한다.
이상과 같이, 외부 단자(2), 반도체 칩을 이 순으로 전기적으로 접속하기 때문에, 본딩할 때에 생긴 서지를 외부 단자(2)로 흐르게 하는 상태에서 본딩 와이어(3)가 본딩 영역(12)으로 본딩된다. 따라서, 전자 회로를 서지로부터 보호할 수 있다. 또한, 본딩 와이어(3)는, 본딩 영역(12)으로 본딩됨과 동시에, p형의 반도체 기판(13)이 애노드, n형의 불순물 영역(123)이 캐소드가 되는 다이오드에 접속된다. 따라서 본딩할 때 생긴 서지는 본딩 와이어(3)로부터 전자 회로로 흐르지 않고, 이 다이오드를 통해 반도체 기판(13)으로 흐르기 때문에, 전자 회로를 서지로부터 보호할 수 있다. 이들 전자 회로의 보호는, 반도체 칩(1)이 보호 회로를 구비하지 않는 경우에 유효하다.
이어서, 외부 단자(2), 본딩 와이어(3), 반도체 칩(1)을 몰드 수지(4)에 의해 피복하고, 외부 단자(2)를 프레이밍(framing)하여, 반도체 장치가 완성된다(도 22).
또, 레지스트(51, 52)의 형성 및 제거, 불순물 영역(123)을 형성하기 위한 이온 주입을 생략하면, 실시예 1에서의 반도체 장치를 얻을 수 있다.
또한, 실시예 4에서 설명한 도전재(124)를 형성하는 공정을 도 19에 도시한 반도체 칩(1)과 외부 단자(2)를 준비하기 전까지 추가해도 된다. 가령, 도 18에 도시된 구조를 얻은 직후에 FIB 장치를 이용하여 도전재(124)를 형성하면 된다 (도 24).
또한, (b)의 본딩 영역(12)에 대해서도 구멍(122)을 설치함에 따라, 본딩 와이어(3)가 반도체 기판(13)에 접촉하기 때문에, 반도체 기판(13)에 그라운드의 전위가 부여된다. (b)의 구멍(122)의 바닥에 반도체 기판(13)에 p형 불순물을 주입해 둠에 따라, 본딩 와이어(3)와 반도체 기판(13) 사이의 저항이 작아진다.
또, 그라운드 Vss 미만의 신호가 부여되는 반도체 장치에 대해서는, 신호가 반도체 기판(13)으로부터 유출하지 않도록 하기 때문에, 도 23에 도시된 바와 같이 본딩 영역(12)에 구멍(122)을 설치하지 않는다.
실시예 5에 따르면, 본딩할 때에 생긴 서지는, 본딩 와이어(3)로부터 전자 회로로 흐르려고 해도, 반도체 기판(13)으로 방출되기 때문에, 전자 회로를 서지로부터 보호할 수 있다. 또한, 외부 단자(2), 반도체 칩(1)을 이 순으로 전기적으로 접속하기 때문에, 서지를 외부 단자(2)로 흐르게 하는 상태에서 본딩 와이어(3)가본딩 영역(12)에 본딩된다. 이에 따라서도, 전자 회로를 서지로부터 보호할 수 있다.
실시예 6
보호 회로(6)도, 상술된 전자 회로와 동일하고, SOI 구조 상에 설치되면, 서지에 대해 파괴되기 쉽다. 그래서, 실시예 6에서는 보호 회로(6)에 대해서는 다른 기판에 설치한다.
도 25는 본 발명의 실시예 6에서의 반도체 장치를 도시하는 평면도이다. 도 25에서, 23은 반도체 칩(1)에 설치된 본딩 영역, 7은 반도체 기판, 21 및 22는 반도체 기판(7) 상에 형성된 본딩 영역, 31은 본딩 영역(22, 23)에 본딩된 본딩 와이어, 32는 외부 단자(2) 및 본딩 영역(21)에 본딩된 본딩 와이어, 그 밖의 부호는 상술된 부호에 대응하고 있다. 보호 회로(6)는 반도체 기판(7) 상에 형성되고, 본딩 영역(21, 22)에 접속되어 있다.
보호 회로(6)에는, 전원 Vdd용의 외부 단자(2) 및 그라운드 Vss용의 외부 단자(2)로부터 배선(도시하지 않음)을 통해, 전원 Vdd 및 그라운드 Vss가 공급된다.
본딩 영역(21, 22, 23)은, 모두 도 23에 도시된 본딩 영역(12)이라도, 혹은 적어도 하나가 실시예 1 ∼ 4 중 어느 한 본딩 영역(12)이라도 된다.
또한, 본딩 영역(21, 22, 23) 중 적어도 하나에 실시예 1∼ 4 중 어느 한 본딩 영역을 적용하면, 본딩에 의해 형성되는 다이오드가 전자 회로를 서지로부터 보호하기 때문에, 반도체 기판(7) 상의 보호 회로(6)를 생략해도 된다.
도 25 외에, 도 26 ∼ 도 28에 도시된 것이라도 좋다. 도 25에서는, 반도체기판(7)은 4개이지만, 도 26에서는 반도체 기판(7)은 하나이고, 반도체 칩(1)은 반도체 기판(7) 상에 탑재되어 있다. 도 27에서는, 플립 칩 방식을 적용한다. 도 28에 도 27의 단면을 도시한다. 도 28에서, 311은 금, 알루미늄, 땜납등의 범프이고, 본딩 영역(23)과 본딩 영역(22)을 전기적으로 접속한다. 플립 칩 방식에 따라, 한번에 다수의 본딩 영역(23)과 본딩 영역(22)을 전기적으로 접속할 수 있기 때문에 작업 처리량이 향상한다.
실시예 6에 따르면, 서지가 반도체 기판(7)으로 유입되기 때문에, 반도체 칩(1) 상의 전자 회로를 서지로부터 보호할 수 있다,
실시예 7
실시예 7에서는, 실시예 6에서의 반도체 장치의 제조 방법에 대해 설명하겠다. 우선, 반도체 칩(1), 반도체 기판(7) 및 외부 단자(2)를 준비한다(도 29).
다음에, 외부 단자(2)에 본딩 와이어(32)를 본딩하고, 이어서 본딩 영역(21)에 본딩 와이어(32)를 본딩한다(도 30). 다음에, 본딩 영역(22)에 본딩 와이어(31)를 본딩하고, 이어서 본딩 영역(23)에 본딩 와이어(31)를 본딩한다(도 31). 이와 같이, 외부 단자(2), 반도체 기판(7), 반도체 칩(1)을 이 순으로 전기적으로 접속하기 때문에, 본딩 와이어(31)를 본딩 영역(23)으로 본딩할 때에는, 본딩 와이어(31)는 반도체 기판(7) 및 외부 단자(2)에 전기적으로 접속되어 있기 때문에, 본딩할 때에 생긴 서지로부터 전자 회로를 보호할 수 있다.
이어서, 외부 단자(2), 본딩 와이어(31), 본딩 와이어(32), 반도체 칩(1), 반도체 기판(7)을 몰드 수지(4)에 의해 피복하고, 외부 단자(2)를 프레이밍하고,반도체 장치가 완성된다(도 32).
실시예 7에 따르면, 외부 단자(2), 반도체 기판(7), 반도체 칩을 이 순으로 전기적으로 접속하기 때문에, 본딩할 때에 생긴 서지로부터 전자 회로를 보호할 수 있다.
변형예
이상과 같이, 전자 회로가 SOI 구조에 설치된 경우를 이용하여 설명했지만, SOI 구조가 아닌 반도체 기판 상에 전자 회로가 설치되어도 된다. 예를 들면, 도 34를 도시한 바와 같이, 반도체 기판(13) 상에 전자 회로를 구성하는 MOS 트랜지스터(112)를 형성한 것에 적용해도 된다.
본 발명 청구항 1에 따르면, 접속재로부터 본딩 패드로 서지가 전파해 온 경우, 서지는 다이오드를 통해 반도체 기판으로 전파한다. 따라서, 전자 회로를 서지로부터 보호할 수 있다.
또한, 접속재와 반도체 기판의 표면 사이에 쇼트키형의 다이오드가 형성되므로, 간이하게 청구항 1에 기재된 발명의 효과를 얻을 수 있다.
또한, 상기 반도체 기판의 표면에 PN 접합형의 다이오드가 형성되므로, 쇼트키형의 다이오드와 비교하여 항복시의 저항이 작기 때문에, 서지가 반도체 기판으로 흐르기 쉬워진다.
또한, 접속재는 본딩 패드에 접촉해도 절연막이 두꺼울수록, 반도체 기판이 노출되는 영역에 접촉하는 것이 곤란해지지만, 도전재를 설치함에 따라 반도체 기판과 도통할 수 있다.
또한, 영역이 단자의 중앙에 존재함에 따라, 접속재가 단자의 외부 모서리에 겨냥하여 본딩되었다고 해도, 접속재가 영역에 접촉되기 쉽다.
본 발명 청구항 2에 따르면, 전자 회로가 형성되어 있는 반도체층이 절연막에 의해 반도체 기판과 절연되어 있는 반도체 장치에서는, 서지가 외부 단자로부터 반도체층으로 전파해 오면, 서지가 반도체층으로부터 흘러나오는 경로가 거의 없기 때문에, 전자 회로가 서지에 의해 파괴되기 쉽다. 그래서, 외부 단자와 반도체 칩 사이에 보호 기판을 전기적으로 개재시켜, 외부 단자로부터 반도체 칩으로 서지가 전파하는 것을 방지함에 따라, 전자 회로를 서지로부터 보호할 수 있다.
본 발명 청구항 3에 따르면, 일반적으로 절연막 상에 형성된 전자 회로는 서지를 놓치기 어렵지만, 단계(c)에 의해 접속재는 외부 단자에 접속되어 있으므로, 단계(d)에서 본딩할 때에 서지가 생겨도, 이것은 외부 단자로 유출하기 때문에, 전자 회로를 서지로부터 보호할 수 있다.
또한, 접속재로부터 전자 회로로 서지가 흐르려고 해도, 반도체 기판의 표면에서 형성된 PN 접합형의 다이오드를 통해 유출되기 때문에, 전자 회로를 서지로부터 보호할 수 있다.
또한, 접속재의 타단이 구멍의 측벽으로밖에 달하지 않고, 구멍의 바닥에 있는 반도체 기판에까지 달하지 않도록 본딩되어도, 청구항 8의 효과를 얻을 수 있다. 또한, SOI 구조에 형성된 전자 회로를 효과적으로 서지로부터 보호할 수 있다.

Claims (3)

  1. 반도체 기판,
    상기 반도체 기판상에 상기 반도체 기판으로부터 절연 분리되어 설치된 전자 회로,
    상기 전자 회로에 도통하는 단자,
    상기 단자, 상기 반도체 기판의 표면 중 상기 단자에 인접하여 노출되는 영역의 양쪽에 공통되어 본딩되는 금속의 접속재
    를 포함하고,
    상기 반도체 기판의 표면을 한쪽 전극으로 하는 다이오드가, 상기 접속재와 상기 반도체 기판과의 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판,
    상기 반도체 기판 상에 형성된 절연막, 및
    상기 절연막 상에 형성되고, 전자 회로가 형성된 반도체층
    을 포함하는 반도체 칩,
    상기 반도체 층을 전기적으로 보호하기 위한 보호 기판,
    외부 단자,
    상기 반도체 칩과 상기 보호 기판을 전기적으로 접속하는 제1 접속재, 및
    상기 보호 기판과 상기 외부 단자를 전기적으로 접속하는 제2 접속재
    를 포함하는 것을 특징으로 하는 반도체 장치.
  3. (a) 반도체 기판,
    상기 반도체 기판 상에 형성된 절연막,
    상기 절연막 상에 형성되고, 전자 회로가 형성된 반도체층,
    상기 전자 회로에 도통하는 단자, 및
    외부 단자
    를 준비하는 단계,
    (b) 상기 절연막에 구멍을 뚫어 상기 반도체 기판을 노출시키는 단계,
    (c) 상기 외부 단자에 대해 금속의 접속재의 일단을 접속하는 단계, 및
    (d) 노출된 상기 반도체 기판 및 상기 단자에 대해 상기 접속재의 타단을 본딩하는 단계
    를 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
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