DE102007016257A1 - Verfahren zur Herstellung eines elektrischen Trägerscheibenkontaktes mit vorderseitigem Anschluss - Google Patents
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Abstract
Es wird ein Verfahren zur einfachen Herstellung einer vorderseitigen Bondinsel zum elektrischen Anschluss der Trägerscheibe bei Bauelementen der SOI-Technologie beschrieben. Die Bondinsel wird am Ende des CMOS-Prozesses ausgebildet. Es werden Kosten eingespart und es wird eine höhere Variabilität der elektrischen Anschlussmöglichkeiten erreicht.
Description
- Die Erfindung bezieht sich auf Bauelemente der SOI-Technologie (Semiconductor On Insulator) unter Einsatz dicker Schichten auf der Silizium-Trägerscheibe, wobei die Schichtdicken in der Größenordnung von einigen µm liegen und es darauf ankommt, die Silizium-Trägerscheibe elektrisch zu kontaktieren.
- Die elektrische Kontaktierung der Trägerscheibe von der Vorderseite der SOI-Scheibe ist von der Dünnschicht-SOI-Technologie her bekannt (z. B.
US 5 314 841 ;WO 01/99180 DE OL 2004/068 574 - Bei Dickschicht-SOI-Technologien, bei denen die Schichtdicke allein schon mehrere µm beträgt, kann die Verfahrensweise der Dünnschicht-SOI-Technologie nicht angewendet werden, da diese eine unzureichende Planarisierung verursachen würde, die zum Ausschuss führt. Eine Lösung für die Dickschicht-SOI-Technologie ist aus der
US 5 479 048 bekannt, welche jedoch einen erheblichen Aufwand beinhaltet. Sie beruht auf der Herstellung von speziellen Kontaktgräben, ähnlich den Islationsgräben (Trenches), die neben den Isolationsgräben erzeugt werden. Diese Gräben werden mit leitfähigem Material verfüllt und müssen danach planarisiert werden. Der aufwändige Grabenprozess muss also zweimal durchgeführt werden. Die Ausbeute wird dadurch negativ beeinflusst. - Die einfache Variante der Kontaktierung der Rückseite der Trägerscheibe mittels eines Leitklebers ist ebenfalls aufwändig und teuer und lässt keinen Spielraum für das Anlegen unterschiedlicher Potenziale, z. B. auch bei Vorhandensein mehrerer Trägerscheibenkontakte auf einem Bauelementechip oder bei Einbeziehung bestimmter Trägerscheibenbereiche eines Chip zur Ausbildung von zusätzlichen Bauelementestrukturen.
- Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren nach dem Oberbegriff des Anspruchs 1 so zu gestalten, dass die Technologie zur Herstellung von Trägerscheibenkontakten vereinfacht wird, wodurch Kosten eingespart werden, die Ausbeute steigt und sich die Zuverlässigkeit verbessert sowie differenzierte Anwendungen, z. B. für unterschiedliche elektrische Potenziale von Rückseitenanschlüssen ermöglicht werden.
- Gelöst wird die Aufgabe mit den im Anspruch 1 angegebenen Merkmalen.
- Der Gegenstand des Anspruchs 1 weist die Vorteile auf, dass auf aufwändige Verfüllungs- und Planarisierungsschritte innerhalb des technologischen Verfahrensschrittablaufs verzichtet werden kann, wodurch Kosten eingespart werden, Ausbeute und Zuverlässigkeit der Bauelemente steigen und eine größere Variabilität des Einsatzes der Bauelemente gegeben ist.
- Vorteilhafte Ausgestaltungen des Gegenstandes des Anspruchs 1 sind in den Unteransprüchen angegeben.
- Ohne besonderen Mehraufwand können mehrere Trägerscheibenkontakte auf einem Chip hergestellt werden, wodurch auch mehrere Trägerscheibenkontaktierungen gleichen Potenzials an unterschiedlichen Stellen der Schaltung erfolgen können und/oder auch mit unterschiedlichen Potenzialen, wenn z. B. die Trägerscheibe zur Herstellung von so genannten vergrabenen Bauelementestrukturen mit einbezogen wird.
- Das in der
1 angegebene Ausführungsbeispiel verdeutlicht die Einfachheit einer erfindungsgemäß hergestellten Trägerscheibenkontaktierstelle auf dem Chip und bedarf keiner weiteren Erläuterung. -
- 1
- Metallisierungsstapel
- 2
- Aktives Silizium
- 3
- Vergrabene Oxidschicht (BOX)
- 4
- Trägerscheibe
- 5
- Metallschicht der Trägerscheibenkontaktierstelle (Bondinsel)
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- - US 5314841 [0002]
- - WO 01/99180 [0002]
- - DE 2004/068574 [0002]
- - US 5479048 [0003]
Claims (7)
- Verfahren zur Herstellung eines elektrischen Trägerscheibenkontaktes mit vorderseitigem Anschluss für CMOS-Bauelemente der SOI-Technologie unter Einsatz dicker Schichten in der Größenordnung von einigen µm auf der Silizium-Trägerscheibe, wobei am Ende des CMOS-Prozesses die Trägerscheibe durch Ätzung einer Einsenkung in der Größe einer Bondinsel, die durch den gesamten Stapel aus Zwischenisolatoren, aktivem Silizium und vergrabenem Oxid reicht, freigelegt wird, wonach in diesem Gebiet die Bondinsel mittels einer Metallisierungsebene mit nachfolgender Strukturierung ausgebildet wird, mittels dieser später im Montageprozess durch Drahtbonden eine elektrische Verbindung zu anderen Bondinseln des Bauelementes hergestellt wird.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass im Montageprozess durch Drahtbonden eine elektrische Verbindung mit dem Gehäuse hergestellt wird.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass im Montageprozess durch Drahtbonden eine elektrische Verbindung mit dem Gehäuse und mit einer externen Schaltung auf einer Leiterplatte hergestellt wird.
- Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass mehrere Trägerscheibenkontakte auf einem Chip hergestellt werden.
- Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Trägerscheibenkontaktstellen im elektrisch nicht aktiven Gebiet der Schaltung liegen.
- Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Trägerscheibenkontaktstellen sowohl im elektrisch nicht aktiven als auch im elektrisch aktiven Gebiet der Schaltung liegen.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Trägerscheibenkontaktstellen gleichzeitig die elektrische Isolation zweier im Trägerscheibenkontaktgebiet angrenzenden Bereiche unterschiedlicher Potenziale einer Schaltung realisieren.
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---|---|---|---|---|
US5314841A (en) | 1993-04-30 | 1994-05-24 | International Business Machines Corporation | Method of forming a frontside contact to the silicon substrate of a SOI wafer |
US5479048A (en) | 1994-02-04 | 1995-12-26 | Analog Devices, Inc. | Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level |
US6133625A (en) * | 1998-03-13 | 2000-10-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
WO2001099180A2 (en) | 2000-06-16 | 2001-12-27 | Advanced Micro Devices, Inc. | Novel frontside contact to substrate of soi device |
WO2004068574A1 (de) | 2003-01-30 | 2004-08-12 | X-Fab Semiconductor Foundries Ag | Soi kontaktstruktur(en) und zugehöriges herstellungsverfahren |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1514595A (en) * | 1975-03-03 | 1978-06-14 | Hughes Aircraft Co | Package for hermetically sealing electronic circuits |
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2007
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2008
- 2008-04-04 WO PCT/EP2008/054123 patent/WO2008122624A2/de active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5314841A (en) | 1993-04-30 | 1994-05-24 | International Business Machines Corporation | Method of forming a frontside contact to the silicon substrate of a SOI wafer |
US5479048A (en) | 1994-02-04 | 1995-12-26 | Analog Devices, Inc. | Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level |
US6133625A (en) * | 1998-03-13 | 2000-10-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
WO2001099180A2 (en) | 2000-06-16 | 2001-12-27 | Advanced Micro Devices, Inc. | Novel frontside contact to substrate of soi device |
WO2004068574A1 (de) | 2003-01-30 | 2004-08-12 | X-Fab Semiconductor Foundries Ag | Soi kontaktstruktur(en) und zugehöriges herstellungsverfahren |
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WO2008122624A2 (de) | 2008-10-16 |
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