WO2008122624A2 - Verfahren zur herstellung eines elektrischen trägerscheibenkontakts für einen vorderseitigen anschluss - Google Patents

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Definitions

  • the invention relates to components of the SOI technology (Semiconductor On Insulator) using thick layers on the silicon carrier disk, wherein the layer thicknesses are on the order of a few microns and it is important to electrically contact the silicon carrier disk.
  • SOI semiconductor On Insulator
  • the electrical contacting of the carrier wafer from the front of the SOI wafer is known from thin film SOI technology, e.g. US-A 5,314,841 or WO-A-01/99180 or WO 2004/068574 (XFab).
  • thin film SOI technology e.g. US-A 5,314,841 or WO-A-01/99180 or WO 2004/068574 (XFab).
  • XFab WO-A-01/99180
  • the buried oxide layer is penetrated from the front and exposed the carrier disk.
  • the contacting can then take place by means of the steps present in the process.
  • the planarization is sufficient because of the thin layers and requires no special measures.
  • Carrier disk areas of a chip for the formation of additional component structures are provided.
  • the invention has for its object to simplify the technology for the production of carrier disk contacts and to improve the reliability of the resulting components.
  • an electrical connection can be made by wire bonding to the housing in the assembly process, ie after all the process steps that are performed on the not yet separated disks, such as the application of a passivation, the structuring of the passivation to expose bonding pads on or in the last metallization produce.
  • an electrical connection is made by wire bonding to the package and to an external circuit on a printed circuit board.
  • Chip made This can be accomplished without any extra effort, whereby several carrier disk contacts of equal potential can be made at different points of the circuit and / or with different potentials, e.g. the carrier disk for the production of so-called buried component structures is included.
  • the carrier disk contact points lie in the electrically non-active region of the circuit. In other embodiments, the carrier disk contact points are located both in the electrically non-active and in the electrically active region of the circuit. Thus, great flexibility can be created in designing the circuits without increasing the complexity of the manufacturing process.
  • the depressions of the carrier disc contact points simultaneously serve as the electrical insulation of two adjacent to the depression circuit areas in the active silicon layer, which may also be at different potentials.
  • FIG. 1 clarifies the simplicity of a manufactured carrier-disk contacting point (contact region) on a chip and-by itself-needs no further explanation. Nevertheless, such should be given.
  • FIG. 1 schematically shows a cross-section of a CMOS device in an early manufacturing stage, in which a buried insulating layer and an active silicon layer formed thereon are arranged on the carrier material.
  • the vertical ends are to be understood as "breaklines", cf. FIG. 5.
  • FIG. 2 schematically shows the CMOS device in an advanced manufacturing stage in which after the fabrication of CMOS devices (not shown), multiple metallization levels are formed over the active silicon layer. In between, insulation layers are provided.
  • FIG. 3 schematically shows the CMOS arrangement according to FIG.
  • Figure 4 is a schematic representation of the CMOS device having one or more (not shown but corresponding to the one shown) bonding pads applied to a substrate.
  • Figure 5 shows schematically the CMOS arrangement in a further advanced manufacturing phase during assembly; this after a singulation of the carrier material, with a bonding wire 7 for contacting the metal layer of the first bonding pad 5 in the recess.
  • Figure 6 shows schematically the CMOS assembly in a more advanced manufacturing stage during assembly at another location of the SOI disk; this after a singulation of the carrier material, with the same bonding wire 7 for contacting the second metal layer 5 'of the bonding pad 6' in the second recess.
  • the invention and examples of this invention relate to an efficient process and device manufactured therefrom, also referred to as a CMOS device, in which a relatively thick silicon active layer is provided for fabricating corresponding high reverse voltage CMOS devices.
  • a "relatively thick" active silicon layer is to be understood as a layer in which the thickness d2 is one ⁇ m, but in most cases at least two ⁇ m and more (a few ⁇ m).
  • the layer thickness d3 of the buried oxide layer is typically significantly less than the thickness d2 of the active silicon layer.
  • a contacting of the carrier material is efficiently made possible by structuring the metallization levels used together with the active silicon layer and the buried insulating layer so that a depression with lateral dimensions results a contacting by means of a
  • the structuring of the depression can advantageously be carried out before the application of passivation layers, wherein a subsequent deposition process for producing a metal layer provides the actual contact surface for the wire bonding process to be carried out later.
  • Passivation materials may be applied and patterned appropriately so that the bond pad or pads on the substrate and bond pad in the metallization planes are opened and then contacted after singulation of the substrate.
  • FIG. 1 shows an SOI arrangement 4a as a CMOS arrangement 100, which is a carrier material
  • the thickness of the active silicon layer 2 is preferably at least 2 ⁇ m or even significantly more, in particular 3 ⁇ m to 5 ⁇ m, depending on the required blocking voltages, preferably greater than the thickness of the buried insulating layer 3, which is usually several 100 nm. The latter can also be stronger, thicker than the thick silicon layer, so above 1, 5 ⁇ m or even at 3 ⁇ m.
  • the arrangement 100 is shown in a manufacturing stage, in which in the active layer 2 corresponding CMOS components, for example.
  • CMOS components for example.
  • P-channel transistors, n-channel transistors, capacitors, and the like are formed with a suitable design.
  • CMOS devices are not provided to enable the formation of a depression in a subsequent process.
  • FIG. 2 schematically shows the CMOS arrangement 100 in an advanced manufacturing phase, in which a plurality of metallization levels are formed, which together are designated as metal layer layer stack 1 with insulation layers 1 a.
  • the plurality of metallization levels include metal lines and metal areas, and an insulating layer disposed therebetween, respectively, so that electrical connections of the CMOS devices formed in the active layer 2 can be achieved in a manner corresponding to the circuit configuration.
  • an intermediate insulating material 1 a is provided, which is schematically as typical
  • Layer structure is shown, and extend through the corresponding (not shown) contact bushings, which establish the electrical connection between the individual stacked (and flat against each other isolated) metallization levels.
  • the space required for the depression to be structured later is suitably taken into account so that no interconnects are interrupted.
  • the multiple metallization levels can be made based on well-established process techniques.
  • FIG. 3 shows the CMOS arrangement 100 with a recess 6a, which is designed, for example, in the form of a trench or in the form of another suitable recess, wherein the lateral dimensions of the recess 6a are selected such that in one subsequent manufacturing phase contacting by a bonding wire 7 by means of conventional bonding technologies is possible.
  • the dip 6a is disposed in the CMOS device 100 such that it is disposed outside of an active circuit region of CMOS devices in the active layer 2.
  • the depression 6a is arranged in a region in which no CMOS components are provided in the active layer 2 adjacent to the depression 6a.
  • a plurality of CMOS components are typically provided, which define by their position and arrangement a lateral extent, within which all to
  • the recess 6a is disposed within an active circuit. At least on one of the two sides shown in FIG. 3, CMOS components are provided within the layer 2 adjacent to the recess 6a (not shown).
  • multiple cavities and thus bonding pads may be provided within a single chip area, which may then be disposed both within and outside of active circuitry in the active layer 2.
  • Structuring mask with appropriately sized and arranged openings can be made at desired positions.
  • the CMOS device 100 of FIG. 3 can be produced by applying a suitable etching mask after the application of the plurality of metallization levels 1 to produce the recess 6a by means of known etching methods, for example plasma-assisted etching methods.
  • FIG. 4 shows the CMOS arrangement 100 with a metal layer 5, which is applied to a contact region 6 of the carrier material 4.
  • the metal layer 5 may be provided in the form of any but at least suitable material that is compatible with the materials of the CMOS device 100 and the other processes.
  • the metal layer 5 can be made of aluminum, resulting in a high degree of compatibility with conventional CMOS processes. But it can also be used other metals, such as nickel.
  • the metal layer 5 is deposited by, for example, sputtering, CVD (chemical vapor deposition), or the like, followed by a patterning process to remove layer 5 material from undesirable sites.
  • side walls of the recess 6a may be coated with metal, which is removed on the side walls if necessary.
  • the individual chip areas are then separated during the assembly phase and the exposed "bond windows" can be contacted with bonding wires 7 in the desired manner.
  • FIG. 5 shows the CMOS arrangement 100 according to the process sequence described above, wherein a bonding wire 7 is electrically connected to the metal layer 5 and thus to the contact region 6.
  • the bonding wire 7 may be brought into contact with the metal layer 5 on the basis of well-established bonding methods, so that substrate contact with the substrate 4 may be made on the basis of well-established process techniques, the number and position of the contact regions 6 after fabrication several metallization levels based on lithographic
  • the recess 6a which after the bonding process is filled with a suitable filler material prior to insertion into a housing, may also be used as an efficient isolation structure, with corresponding CMOS circuits provided on respective adjacent regions in the active layer 2 may also be at different potential, wherein the bonding process adapted lateral dimensions of the recess 6a give a sufficient insulation resistance.
  • FIG. 6 shows an adjacent contact region 6 ', which is connected to the bonding wire 7. This bonding pad 5 'is mounted on the same carrier disk 4.

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Abstract

Vorgeschlagen wird ein Verfahren zur Herstellung eines elektrischen Trägerscheibenkontaktes mit vorderseitigem Anschluss für CMOS-Bauelemente der SOI-Technologie unter Einsatz dicker Schichten (2) in der Größenordnung von einigen μm auf der Silizium-Trägerscheibe (4). Am Ende des CMOS-Prozesses wird die Trägerscheibe durch Ätzung einer Einsenkung (6a) in der Größe einer Bondinsel freigelegt, welche Ätzung durch den gesamten Stapel aus Zwischenisolatorschichten, aktiver Siliziumschicht (2) und vergrabenem Oxid (3) reicht. In diesem Gebiet wird die Bondinsel mittels einer Metallisierungsebene mit nachfolgender Strukturierung ausgebildet. Von dieser Ebene wird später im Montageprozess durch Drahtbonden (7) eine elektrische Verbindung zu anderen Bondinseln des Bauelementes hergestellt. Durch das Verfahren gelingt es Kosten einzusparen und die Ausbeute zu steigern. Die entstehenden Bauelemente besitzen eine erhöhte Zuverlässigkeit und können für differenziertere Anwendungen gestaltet werden, z.B. auf unterschiedliche elektrische Potenziale von Substratkontakten für SOI-Bauelemente ausgelegt werden.

Description

Verfahren zur Herstellung eines elektrischen Traegerscheibenkontakts fuer einen vorderseitigen Anschluss
Die Erfindung bezieht sich auf Bauelemente der SOI-Technologie (Semiconductor On Insulator) unter Einsatz dicker Schichten auf der Silizium-Trägerscheibe, wobei die Schichtdicken in der Größenordnung von einigen μm liegen und es darauf ankommt, die Silizium-Trägerscheibe elektrisch zu kontaktieren.
Die elektrische Kontaktierung der Trägerscheibe von der Vorderseite der SOI-Scheibe ist von der Dünnschicht-SOI-Technologie her bekannt, z.B. US-A 5,314,841 oder WO-A 01/99180 oder WO 2004/068574 (XFab). Bei dünnen Schichten kann die Herstellung des Rückseitenkontaktes gut in den CMOS-Prozess integriert werden.
Durch einen zusätzlichen Ätzschritt wird die vergrabene Oxidschicht von der Vorderseite aus durchdrungen und die Trägerscheibe freigelegt. Die Kontaktierung kann dann mittels der im Prozess vorhandenen Schritte erfolgen. Die Planarisierung ist wegen der dünnen Schichten ausreichend und bedarf keiner besonderen Maßnahmen.
Bei Dickschicht SOI-Technologien, bei denen die Schichtdicke allein schon mehrere μm beträgt, kann die Verfahrensweise der Dünnschicht SOI-Technologie nicht angewendet werden, da diese eine unzureichende Planarisierung verursachen würde, die zum Ausschuss führt. Eine Lösung für die Dickschicht SOI-Technologie ist aus der US-A 5,479,048 bekannt, welche jedoch einen erheblichen Aufwand beinhaltet. Sie beruht auf der Herstellung von speziellen Kontaktgräben, ähnlich den Islationsgräben (Trenches), die neben den Isolationsgräben erzeugt werden. Diese Gräben werden mit leitfähigem Material verfüllt und müssen danach planarisiert werden. Der aufwand ige Grabenprozess muss also zweimal durchgeführt werden. Die Ausbeute wird dadurch negativ beeinflusst.
Die einfache Variante der Kontaktierung der Rückseite der Trägerscheibe mittels eines Leitklebers ist ebenfalls aufwändig und teuer und lässt keinen Spielraum für das Anlegen unterschiedlicher Potenziale, z.B. auch bei Vorhandensein mehrerer Trägerscheibenkontakte auf einem Bauelementechip oder bei Einbeziehung bestimmter
Trägerscheibenbereiche eines Chip zur Ausbildung von zusätzlichen Bauelementestrukturen. Der Erfindung liegt die Aufgabe zugrunde, die Technologie zur Herstellung von Trägerscheibenkontakten zu vereinfachen und die Zuverlässigkeit der entstehenden Bauelemente zu verbessern.
Gelöst wird die Aufgabe mit den im Anspruch 1 , 8, 15 oder 22 angegebenen
Merkmalen.
Durch das Verfahren (Ansprüche 1 , 15 oder 22) gelingt es Kosten einzusparen und die Ausbeute zu steigern. Die entstehenden Bauelemente (Anspruch 8) besitzen eine erhöhte Zuverlässigkeit und können für differenziertere Anwendungen gestaltet werden, z.B. für oder auf unterschiedliche (elektrische) Potenziale von Substratkontakten für SOI-Bauelemente ausgelegt werden.
Insbesondere werden durch die erfindungsgemäßen Verfahren die Vorteile erreicht, dass auf aufwändige Verfüllungs- und Planarisierungsschritte innerhalb des technologischen Verfahrensschrittablaufs verzichtet werden kann, wodurch Kosten eingespart werden, Ausbeute und Zuverlässigkeit der Bauelemente sich steigen lassen und eine größere Variabilität des Einsatzes der Bauelemente gegeben ist.
Insbesondere lässt sich im Montageprozess, also nach allen Prozessschritten, die an den noch nicht vereinzelten Scheiben durchgeführt werden, wie das Aufbringen einer Passivierung, das Strukturieren der Passivierung zur Freilegung von Bondinseln auf oder in der letzten Metallisierungsebene, eine elektrische Verbindung durch Drahtbonden mit dem Gehäuse herstellen.
In anderen Ausführungsformen wird im Montageprozess eine elektrische Verbindung durch Drahtbonden mit dem Gehäuse und mit einer externen Schaltung auf einer Leiterplatte hergestellt.
In weiteren Ausführungsformen werden mehrere Trägerscheibenkontakte auf einem
Chip hergestellt. Dies kann ohne besonderen Mehraufwand bewerkstelligt werden, wodurch auch mehrere Trägerscheibenkontaktierungen gleichen Potenzials an unterschiedlichen Stellen der Schaltung erfolgen können und/oder auch mit unterschiedlichen Potenzialen, wenn z.B. die Trägerscheibe zur Herstellung von so genannten vergrabenen Bauelementestrukturen mit einbezogen wird.
In weiteren Ausführungsformen liegen die Trägerscheibenkontaktstellen im elektrisch nicht aktiven Gebiet der Schaltung. In anderen Ausführungsbeispielen liegen die Trägerscheibenkontaktstellen sowohl im elektrisch nicht aktiven als auch im elektrisch aktiven Gebiet der Schaltung. Es kann somit eine große Flexibilität beim Entwerfen der Schaltungen entstehen, ohne dass dadurch die Komplexität des Fertigungsprozesses zunimmt.
In einer Ausführungsform dienen die Einsenkungen der Trägerscheibenkontaktstellen gleichzeitig auch als die elektrische Isolation zweier an die Einsenkung angrenzender Schaltungsbereiche in der aktiven Siliziumschicht, die auch auf unterschiedlichen Potenzialen liegen können.
Die Erfindung wird anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnung erläutert und ergänzt. Das in der Figur 1 angegebene Ausführungsbeispiel verdeutlicht die Einfachheit einer hergestellten Trägerscheibenkontaktierstelle (Kontaktgebiets) auf einem Chip und bedarf - an sich - keiner weiteren Erläuterung. Gleichwohl soll eine solche gegeben werden.
Figur 1 zeigt schematisch einen Querschnitt einer CMOS-Anordnung in einer frühen Fertigungsphase, in der eine vergrabene Isolationsschicht und eine darauf ausgebildete aktive Siliziumschicht auf dem Trägermaterial angeordnet sind. Die vertikalen Enden sind als "Bruchkanten" zu verstehen, vgl. Figur 5.
Figur 2 zeigt schematisch die CMOS-Anordnung in einer fortgeschrittenen Fertigungsphase, in der nach der Herstellung von CMOS- Bauelementen (nicht gezeigt) mehrere Metallisierungsebenen über der aktiven Siliziumschicht ausgebildet sind. Dazwischen sind Isolationslagen vorgesehen.
Figur 3 zeigt schematisch die CMOS-Anordnung nach einem
Strukturierungsprozess zum Bilden einer Einsenkung, die sich durch die mehreren Metallisierungsebenen, die aktive Siliziumschicht und die vergrabene Isolationsschicht bis zu einem Kontaktgebiet auf dem Trägermaterial erstreckt.
Figur 4 ist eine schematische Darstellung der CMOS-Anordnung mit einem oder mehreren (nicht dargestellten aber der einen dargestellten entsprechenden) Bondinseln, die auf einem Trägermaterial aufgebracht sind.
Figur 5 zeigt schematisch die CMOS-Anordnung in einer weiter fortgeschrittenen Fertigungsphase während der Montage; dies nach einem Vereinzeln des Trägermaterials, mit einem Bonddraht 7 zur Kontaktierung der Metallschicht der ersten Bondinsel 5 in der Einsenkung.
Figur 6 zeigt schematisch die CMOS-Anordnung in einer weiter fortgeschrittenen Fertigungsphase während der Montage an einer anderen Stelle der SOI Scheibe; dies nach einem Vereinzeln des Trägermaterials, mit demselben Bonddraht 7 zur Kontaktierung der zweiten Metallschicht 5' der Bondinsel 6' in der zweiten Einsenkung. Generell betrifft die Erfindung und die Beispiele dieser Erfindung ein effizientes Verfahren und ein dadurch hergestelltes Bauelement, das auch als eine CMOS- Anordnung bezeichnet wird, in welcher eine relativ dicke aktive Siliziumschicht zur Herstellung von entsprechenden CMOS-Bauelementen mit hoher Sperrspannung vorgesehen ist. Dabei ist eine "relativ dicke" aktive Siliziumschicht als eine Schicht zu verstehen, in der die Dicke d2 ein μm, in den meisten Fällen aber zumindest zwei μm und mehr beträgt (einige μm). Ferner ist die Schichtdicke d3 der vergrabenen Oxydschicht in den hierin betrachteten CMOS-Anordnungen typischerweise deutlich geringer als die Dicke d2 der aktiven Siliziumschicht.
In den Beispielen der Erfindung wird eine Kontaktierung des Trägermaterials (des Materials der Trägerscheibe), effizient ermöglicht, indem nach Fertigstellung der verwendeten Metallisierungsebenen diese zusammen mit der aktiven Siliziumschicht und der vergrabenen Isolationsschicht strukturiert wird, so dass sich eine Einsenkung mit lateralen Abmessungen ergibt, die eine Kontaktierung mittels eines
Drahtbondverfahrens ermöglichen.
Dabei kann die Strukturierung der Einsenkung vorteilhaft vor dem Aufbringen von Passivierungsschichten vorgenommen werden, wobei ein anschließender Abscheideprozess zum Erzeugen einer Metallschicht die eigentliche Kontaktfläche für den später auszuführenden Drahtbondprozess bereit stellt.
Nach erfolgter Abscheidung der Metallschicht und deren Strukturierung, die gegebenenfalls auch zur Erzeugung weiterer Bondinseln in dem Metallebenenstapel führen kann, wird die weitere Bearbeitung ohne wesentliche Änderungen zu konventionellen Prozessen fortgesetzt. Es können Passivierungsmaterialien aufgebracht und geeignet strukturiert werden, so dass die Bondinsel oder die Bondinseln auf dem Trägermaterial sowie Bondinsel in den Metallisierungsebenen geöffnet werden und dann nach dem Vereinzeln des Trägermaterials kontaktiert werden können.
Mit Bezug zu den Figuren 1 bis 5 werden nunmehr weitere anschauliche Ausführungsbeispiele beschrieben.
Figur 1 zeigt eine SOI-Anordnung 4a als CMOS-Anordnung 100, die ein Trägermaterial
4, eine darauf ausgebildete vergrabenen Isolationsschicht 3 und eine aktive Siliziumschicht 2 aufweist. Wie zuvor erläutert, ist die Dicke der aktiven Siliziumsschicht 2 bevorzugt zumindest 2 μm oder auch deutlich mehr, insbesondere 3μm bis 5 μm, abhängig von den erforderlichen Sperrspannungen, bevorzugt größer als die Dicke der vergrabenen Isolationsschicht 3, die in der Regel einige 100 nm beträgt. Letztere kann auch stärker werden, dicker als die dicke Siliziumschicht, so oberhalb von 1 ,5μm oder gar bei 3μm.
Die Anordnung 100 ist in einem Fertigungsstadium dargestellt, in welchem in der aktiven Schicht 2 entsprechende CMOS-Bauelemente, bspw. p-Kanaltransistoren, n-Kanaltransistoren, Kondensatoren, und dergleichen mit geeigneter Gestaltung ausgebildet sind.
Zur besseren Veranschaulichung von Aspekten sind die entsprechenden CMOS-
Bauelemente nicht gezeigt, aber gleichwohl vorhanden. Des Weiteren gibt es in der aktiven Schicht 2 einen Bereich, in welchem CMOS-Bauelemente nicht vorgesehen sind, um das Ausbilden einer Einsenkung in einem nachfolgenden Prozess zu ermöglichen.
Figur 2 zeigt schematisch die CMOS-Anordnung 100 in einer fortgeschrittenen Fertigungsphase, in der mehrere Metallisierungsebenen ausgebildet sind, die gemeinsam als Metallebenenschichtstapel 1 mit Isolationsschichten 1 a bezeichnet sind.
Die mehreren Metallisierungsebenen beinhalten Metallleitungen und Metallgebiete, sowie eine jeweils zwischen zwei davon angeordnete Isolationsschicht, so dass elektrische Verbindungen der in der aktiven Schicht 2 ausgebildeten CMOS- Bauelemente in einer der Schaltungskonfiguration entsprechenden Weise erreicht werden können. Zwischen den einzelnen Metallisierungsebenen ist ein Zwischenisolationsmaterial 1 a vorgesehen, das schematisch als typische
Schichtstruktur gezeigt ist, und durch das sich entsprechende (nicht gezeigte) Kontaktdurchführungen erstrecken, welche die elektrische Verbindung zwischen den einzelnen gestapelten (und flächig gegeneinander isolierten) Metallisierungsebenen herstellen.
Bei der Herstellung der mehreren Metallisierungsebenen wird der für die später zu strukturierende Einsenkung benötigte Platz geeignet berücksichtigt, so dass keine Leitbahnen unterbrochen werden. Die mehreren Metallisierungsebenen können auf der Grundlage gut etablierter Prozessverfahren hergestellt werden.
Figur 3 zeigt die CMOS-Anordnung 100 mit einer Einsenkung 6a, die beispielsweise in Form eines Grabens oder in Form einer sonstigen geeigneten Vertiefung ausgebildet ist, wobei die lateralen Abmessungen der Einsenkung 6a so gewählt sind, dass in einer späteren Fertigungsphase eine Kontaktierung durch einen Bonddraht 7 mittels üblicher Bond-Technologien möglich ist.
In einer anschaulichen Ausführungsform ist die Absenkung 6a so in der CMOS- Anordnung 100 angeordnet, dass diese außerhalb eines aktiven Schaltungsbereichs von CMOS-Bauelementen in der aktiven Schicht 2 angeordnet ist. Die Einsenkung 6a ist in einem Bereich angeordnet, in welchem benachbart zu der Einsenkung 6a keine CMOS-Bauelemente in der aktiven Schicht 2 vorgesehen sind. In der aktiven Schicht 2 sind typischerweise eine Vielzahl von CMOS-Bauelementen vorgesehen, die durch ihre Lage und Anordnung eine laterale Erstreckung definieren, innerhalb derer alle zur
Schaltung gehörenden CMOS-Bauelemente angeordnet sind. Somit ist in diesem Falle die Einsenkung 6a außerhalb dieser lateralen Erstreckung angeordnet.
In anderen Ausführungsformen ist die Einsenkung 6a innerhalb einer aktiven Schaltung angeordnet. Zumindest auf einer der beiden in der Figur 3 gezeigten Seiten sind innerhalb der Schicht 2 angrenzend zur Einsenkung 6a CMOS-Bauelemente vorgesehen (nicht dargestellt).
In anderen anschaulichen Ausführungsformen können mehrere Einsenkungen und damit Bondinseln innerhalb eines einzelnen Chipbereichs vorgesehen sein, die dann sowohl innerhalb als auch außerhalb von aktiven Schaltungen in der aktiven Schicht 2 angeordnet sein können.
Zur Vereinfachung der Darstellung ist nur eine einzelne Einsenkung 6a gezeigt, wobei jedoch zu bemerken ist, dass derartige Einsenkungen durch Vorsehen einer
Strukturierungsmaske mit entsprechend dimensionierten und angeordneten Öffnungen an gewünschten Positionen hergestellt werden können.
Die CMOS-Anordnung 100 der Fig. 3 kann hergestellt werden, indem nach dem Aufbringen der mehreren Metallisierungsebenen 1 eine geeignete Ätzmaske aufgebracht wird, um die Einsenkung 6a mittels bekannter Ätzverfahren herzustellen, bspw. mit Plasma gestützten Ätzverfahren.
Figur 4 zeigt die CMOS-Anordnung 100 mit einer Metallschicht 5, die auf einem Kontaktgebiet 6 des Trägermaterials 4 aufgebracht ist. Die Metallschicht 5 kann in Form eines beliebigen, aber zumindest geeigneten Materials vorgesehen werden, welches mit den Materialien der CMOS-Anordnung 100 und den weiteren Prozessen verträglich ist. Beispielsweise kann die Metallschicht 5 aus Aluminium gestaltet werden, so dass sich ein hohes Maß an Kompatibilität mit konventionellen CMOS-Prozessen ergibt. Es können aber auch andere Metalle verwendet werden, z.B. Nickel.
Die Metallschicht 5 wird durch bspw. Sputtern, CVD (chemische Dampfabscheidung) oder dergleichen Verfahren abgeschieden, woraufhin sich ein Strukturierungsprozess anschließen kann, um Material der Schicht 5 von unerwünschten Stellen zu entfernen.
Es sei darauf hingewiesen, dass gegebenenfalls auch Seitenwände der Einsenkung 6a mit Metall beschichtet sein können, wobei dieses an den Seitenwänden bei Bedarf entfernt wird.
Nach dem Aufbringen der Metallschicht 5 schließen sich weitere Prozesse an, etwa das Aufbringen einer Passivierungsschicht (nicht gezeigt), wofür gut bewährte Materialien verwendet werden können. Daraufhin können weitere Strukturierungsschritte ausgeführt werden, um die eine oder die mehreren Bondinseln bzw. Kontaktgebiete 6 mit den darauf angeordneten Metallschichten 5 freizulegen, wobei auch entsprechende Bondinseln im Metallisierungsstapel 1 freigelegt werden können, die beispielsweise auch während der Abscheidung der Metallschicht 5 und deren Strukturierung erzeugt werden können.
Nach dem Ende der Fertigungsprozesse auf Basis ganzer Trägerscheiben werden die einzelnen Chipbereiche während der Montagephase dann vereinzelt und die freigelegten "Bondfenster" können mit Bonddrähten 7 in gewünschter Weise kontaktiert werden.
Figur 5 zeigt die CMOS-Anordnung 100 nach der zuvor beschriebenen Prozesssequenz, wobei ein Bonddraht 7 mit der Metallschicht 5 und damit mit dem Kontaktgebiet 6 elektrisch verbunden ist.
Der Bonddraht 7 kann auf der Grundlage gut etablierter Bondverfahren mit der Metallschicht 5 in Kontakt gebracht werden, so dass sich ein Substratkontakt zu dem Trägermaterial 4 auf der Grundlage gut bewährter Verfahrenstechniken herstellen lässt, wobei die Anzahl und die Position der Kontaktgebiete 6 nach der Herstellung der mehreren Metallisierungsebenen auf der Grundlage lithographischer
Strukturierungstechniken bestimmt werden kann. Damit lässt sich ein hohes Maß an Flexibilität bei der Gestaltung von SOI-Bauelementen mit "dicken aktiven Siliziumschichten" erreichen. In einer anschaulichen Ausführungsform kann beispielsweise die Einsenkung 6a, die nach dem Bondprozess mit einem geeigneten Füllmatehal vor dem Einbringen in ein Gehäuse gefüllt wird, auch als eine effiziente Isolationsstruktur verwendet werden, wobei auf jeweils angrenzenden Bereichen in der aktiven Schicht 2 entsprechende CMOS-Schaltungen vorgesehen sein können, die gegebenenfalls auch auf unterschiedlichem Potential liegen, wobei die dem Bondprozess angepassten lateralen Abmessungen der Einsenkung 6a eine ausreichende Isolationsfestigkeit verleihen.
Figur 6 zeigt ein benachbartes Kontaktgebiet 6', das mit dem Bonddraht 7 verbunden wird. Diese Bondinsel 5' ist auf derselben Trägerscheibe 4 angebracht.
Bezugszeichen (Auszug)
(gleiche Bezeichnungen für gleiche Elemente in unterschiedlichen Figuren)
1 Metallisierungsstapel 1 a Zwischenisolationsschicht
2 Dicke aktive Siliziumschicht
3 Vergrabene Oxidschicht (BOX)
4 Trägerscheibe
5 Metallschicht der Trägerscheibenkontaktierstelle
(Bondinsel) 6,6' Kontaktgebiet 6a Einsenkung 7 Bonddraht
100 CMOS-Anordnung

Claims

Ansprüche.
1. Verfahren zur Herstellung eines elektrischen Trägerscheibenkontaktes mit vorderseitigem Anschluss für CMOS-Bauelemente der SOI-Technologie unter
5 Einsatz dicker Schichten (2) in der Größenordnung von zumindest einem, bevorzugt einigen μm auf der Silizium-Trägerscheibe, wobei am Ende des CMOS-Prozesses die Trägerscheibe durch Ätzung einer Einsenkung (6a) in der Größe einer Bondinsel, die durch den gesamten Stapel aus Zwischenisolatoren, aktivem Silizium (2) und vergrabenem Oxid (3) reicht, lo freigelegt wird, wonach in diesem Gebiet die Bondinsel mittels einer Metallisierung(ebene) (5) mit nachfolgender Strukturierung ausgebildet wird, mittels dieser später im Montageprozess durch Drahtbonden (7) eine elektrische Verbindung zu anderen Bondinseln des Bauelementes hergestellt i5 wird .
2. Verfahren nach Anspruch 1 , dadurch gekennzeichnet, dass im Montageprozess durch Drahtbonden eine elektrische Verbindung mit dem Gehäuse hergestellt wird.
20
3. Verfahren nach Anspruch 1 , dadurch gekennzeichnet, dass im Montageprozess durch Drahtbonden eine elektrische Verbindung mit dem Gehäuse und mit einer externen Schaltung auf einer Leiterplatte hergestellt wird.
25 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass mehrere Trägerscheibenkontakte auf einem Chip hergestellt werden.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Trägerscheibenkontaktstellen im elektrisch nicht
30 aktiven Gebiet der Schaltung liegen.
6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Trägerscheibenkontaktstellen sowohl im elektrisch nicht aktiven als auch im elektrisch aktiven Gebiet der Schaltung liegen.
35
7. Verfahren nach Anspruch 1 , dadurch gekennzeichnet, dass die Trägerscheibenkontaktstellen gleichzeitig die elektrische Isolation zweier im Trägerscheibenkontaktgebiet angrenzenden Bereiche unterschiedlicher Potenziale einer Schaltung realisieren.
8. CMOS-Anordnung (100) in einer SOI-Bauweise mit einem Trägermatehai (4), einer auf dem Trägermaterial (4) ausgebildeten, vergrabenen
Isolationsschicht (3), die eine erste Dicke (d3) aufweist,
5 - einer auf der Isolationsschicht (3) ausgebildeten aktiven Siliziumschicht
(2) mit einer zweiten Dicke (d2) von mehreren μm, welche zweite Dicke größer ist als die erste Dicke, wobei in und über der aktiven Siliziumschicht (2) zumindest zwei CMOS-Bauelemente ausgebildet sind, mehreren Metallisierungsebenen (1 ), welche über oder oberhalb der lo aktiven Siliziumschicht (2) angeordnet sind, einer ersten Bondinsel (5), die auf einem Kontaktgebiet (6,6b) des
Trägermaterials (4) ausgebildet ist, einer zweiten Bondinsel (5'), einer Drahtbondvebindung (7) zwischen der ersten Bondinsel (5) und der i5 zweiten Bondinsel (5').
9. CMOS-Anordnung in SOI-Bauweise nach Anspruch 8, wobei die Drahtbondverbindung durch eine Einsenkung geführt ist, die sich durch die mehreren Metallisierungsebenen, die aktive Siliziumschicht und die
20 vergrabenen Schicht bis zu dem Kontaktgebiet erstreckt.
10. CMOS-Anordnung in SOI-Bauweise nach Anspruch 8 oder 9, wobei mehrere Kontaktgebiete auf dem Trägermaterial auf einem Chip hergestellt sind.
25 11. CMOS-Anordnung in SOI-Bauweise nach einem der Ansprüche 7 bis 10, wobei die CMOS-Bauelemente eine laterale Erstreckung eines aktiven Schaltungsbereich definieren und das Kontaktgebiet in dem Trägermaterial außerhalb der lateralen Erstreckung liegt.
30 12. CMOS-Anordnung in SOI-Bauweise nach einem der Ansprüche 7 bis 10, wobei ie CMOS-Bauelemente eine laterale Erstreckung eines aktiven Schaltungsbereich definieren und das Kontaktgebiet innerhalb der lateralen Erstreckung liegt und ein zweites Kontaktgebiet mit einer weiteren Bondinsel außerhalb der lateralen Erstreckung liegt.
35
13. CMOS-Anordnung in SOI-Bauweise nach Anspruch 9, wobei die Einsenkung eine elektrische Isolation zweier an die Einsenkung angrenzenden Bereiche unterschiedlicher Potenziale von Schaltungen, die durch CMOS-Bauelemente realisiert sind, ergibt.
14. CMOS-Anordnung in SOI-Bauweise nach Anspruch 13, wobei die Schaltungen für unterschiedlche Potentiale ausgelegt sind.
5 15. Verfahren zur Herstellung eines elektrischen Trägerscheiben-Kontaktgebiets
(6) auf einer SOI-Trägerscheibe mit dicker aktiver Schicht (2) für einen vorderseitigen Anschluss eines mit einem CMOS-Prozess hergestellten CMOS- Bauelements der SOI-Technologie auf der SOI-Scheibe (4a), welche SOI- Scheibe die dicke aktive Schicht (2) in der Größenordnung von einigen lo Mikrometern aufweist; wobei am Ende des CMOS-Prozesses die SOI-Trägerscheibe zur Bildung einer Einsenkung (6a) in der Größe des Trägerscheiben-Kontaktgebiets (6) zur Ausbildung einer Bondinsel geätzt wird; wobei die geätzte Einsenkung (6a) durch eine gesamte Stapelfolge aus i5 zuvor auf die dicke aktive Schicht (2) aufgebrachten
Metallisierungsebenen (1 ) mit jeweiliger Zwischenisolatorschicht (1 a), der dicken aktiven Siliziumschicht (2) und bis zumindest in eine vergrabene Oxidschicht (3) reicht; wonach durch Aufbringen einer Metallisierung (5) in dem Trägerscheiben- 20 Kontaktgebiet (6) die Bondinsel (5a) gebildet wird, um in einem späteren
Montageprozess elektrische Verbindungen durch Drahtbonden (7) zu anderen Bondinseln des CMOS-Bauelements der SOI-Technologie auf der SOI Scheibe herzustellen.
25 16. Verfahren nach Anspruch 15, wobei im Montageprozess durch das
Drahtbonden eine elektrische Verbindung mit einem Gehäuse (20) hergestellt wird.
17. Verfahren nach Anspruch 16, wobei im Montageprozess durch das
30 Drahtbonden eine elektrische Verbindung mit einer externen Schaltung auf einer Leiterplatte hergestellt wird.
18. Verfahren nach einem der Ansprüche 15, wobei mehrere Trägerscheiben- Kontaktgebiete (6,6') auf einer SOI-Trägerscheibe hergestellt werden.
35
19. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Trägerscheiben-Kontaktgebiete ganz in einem elektrisch nicht aktiven Gebiet der in die aktive Schicht (2) eingebetteten Schaltung liegen.
20. Verfahren nach einem der Ansprüche 15, wobei die Trägerscheibenkontaktgebiete sowohl im elektrisch nicht aktiven als auch im elektrisch aktiven Gebiet liegen.
21 . Verfahren nach Anspruch 15, wobei die Trägerscheiben-Kontaktgebiete gleichzeitig eine elektrische Isolation zweier dem Trägerscheibenkontaktgebiet angrenzender Bereiche für unterschiedliche Potenziale realisieren.
lo
22. Verfahren zur Herstellung eines Kontakts zu einer Trägerscheibe (4) einer
SOI-Anordnung, mit den Schritten
Herstellen von zumindest zwei CMOS-Bauelementen in einer aktiven Siliziumschicht (2), welche über einer vergrabenen Isolationsschicht (3) angeordnet ist und eine Dicke von mehreren μm besitzt, wobei die Dicke der i5 aktiven Siliziumschicht (2) größer ist als eine Dicke der vergrabenen
Isolationsschicht (3);
Herstellen mehrerer Metallisierungsebenen (1 ) über den CMOS-Bauelementen, Bilden einer Einsenkung (6a), die sich durch mehrere Metallisierungsschichten (1 ), die aktive Siliziumschicht (2) und die vergrabene Isolationsschicht (3) bis zu
20 einem Kontaktgebiet (6) der Trägerscheibe (4) erstreckt und eine laterale
Abmessung aufweist, die für einen Kontakt mittels Drahtbonden (7) geeignet ist, Bilden einer Metallschicht (5) auf einer Oberfläche (6b) des Kontaktgebiets (6), Kontaktieren der Metallschicht (5) durch ein Drahtbonden (7) nach einem Vereinzeln der Trägerscheibe (4) der SOI-Anordnung.
25
23. Verfahren nach Anspruch 22, das ferner umfasst: Bilden einer Passivierungsschicht nach dem Bilden der Metallisierungsebenen (1 ).
24. Verfahren nach Anspruch 22 oder 23, das ferner umfasst
30 Bilden einer zweiten Einsenkung, die sich zu einem zweiten Kontaktgebiet der
Trägerscheibe erstreckt, zusammen mit der ersten Einsenkung und Bilden der Metallschicht auf dem ersten Kontaktgebiet und dem zweiten Kontaktgebiet in einem gemeinsamen Prozess.
35 25. Verfahren nach Anspruch 24, das ferner umfasst
Herstellen einer elektrischen Verbindung zu der zweiten Metallschicht auf dem zweiten Kontaktgebiet durch das Drahtbonden.
26. Verfahren nach Anspruch 15, wobei eine nachfolgende Strukturierung der Metallisierung (5) erfolgt.
27. Verfahren nach Anspruch 26, wobei die Strukturierung zumindest randseitig erfolgt und die Wände der Einsenkung (6a) freilegt.
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