KR100596898B1 - 반도체소자의 금속배선 콘택 형성방법 - Google Patents

반도체소자의 금속배선 콘택 형성방법 Download PDF

Info

Publication number
KR100596898B1
KR100596898B1 KR1019990061952A KR19990061952A KR100596898B1 KR 100596898 B1 KR100596898 B1 KR 100596898B1 KR 1019990061952 A KR1019990061952 A KR 1019990061952A KR 19990061952 A KR19990061952 A KR 19990061952A KR 100596898 B1 KR100596898 B1 KR 100596898B1
Authority
KR
South Korea
Prior art keywords
conductive layer
forming
metal wiring
insulating film
wiring contact
Prior art date
Application number
KR1019990061952A
Other languages
English (en)
Other versions
KR20010063848A (ko
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990061952A priority Critical patent/KR100596898B1/ko
Publication of KR20010063848A publication Critical patent/KR20010063848A/ko
Application granted granted Critical
Publication of KR100596898B1 publication Critical patent/KR100596898B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 금속배선 콘택 형성방법에 관한 것으로서, 반도체소자의 고집접화에 의해 접촉면적이 작은 금속배선 콘택과 다결정실리콘층의 접촉면적을 콘택의 개수를 증가시키지 않고 접촉면적을 증가시킬 수 있으므로 높은 전압을 필요로 하는 회로에 높은 전압을 인가하는 경우 발생하는 열손상(thermal damage)에 의해 상기 다결정실리콘층이 녹아서 컷-오프(cut-off)현상이 발생하는 것을 방지하고, 소자의 특성 및 수율을 향상시키며 그에 따른 반도체소자의 고집적화를 유리하게 하는 발명이다.

Description

반도체소자의 금속배선 콘택 형성방법{Manufacturing method for metal line contact of semiconductor device}
도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 반도체소자의 금속배선 콘택 형성방법을 도시한 단면도.
도 2 는 본 발명의 제2실시예에 따른 반도체소자의 금속배선 콘택 형성방법을 도시한 단면도.
도 3 은 본 발명의 제3실시예에 따른 반도체소자의 금속배선 콘택 형성방법을 도시한 단면도.
도 4 는 본 발명의 제4실시예에 따른 반도체소자의 금속배선 콘택 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 간단한 설명 >
10, 20, 30, 40 : 반도체기판 11, 21, 31, 41 : 제1층간절연막
12, 23, 34, 44 : 제2층간절연막 패턴 13, 22, 42 : 제1도전층 패턴
14 : 희생절연막 패턴 15 : 제2도전층
16 : 제3층간절연막 17, 24, 35, 45 : 금속층
32 : 제1도전층 33, 43 : 제2도전층 패턴
본 발명은 반도체소자의 금속배선 콘택 형성방법에 관한 것으로서, 특히 금속배선 콘택과 다결정실리콘층 계면의 접촉영역을 증가시켜 콘택특성을 향상시키는 반도체소자의 금속배선 콘택 형성방법에 관한 것이다.
일반적으로, 소자간이나 소자와 외부회로 사이를 전기적으로 접속시키기 위한 반도체소자의 배선은, 배선을 위한 소정의 콘택홀 및 비아홀을 배선재료로 매립하여 배선층을 형성하고, 후속 공정을 거쳐 이루어지며 낮은 저항을 필요로 하는 곳에는 금속배선을 사용한다.
상기 금속배선은 알루미늄(Al)에 소량의 실리콘이나 구리(Cu)가 포함되거나 실리콘과 구리가 모두 포함되어 비저항이 낮으면서 가공성이 우수한 알루미늄합금을 배선재료로 하여 물리기상증착(physical vapor deposition, 이하 PVD 라함)방법의 스퍼터링으로 상기의 콘택홀 및 비아홀을 매립하는 방법으로 형성된다.
하부전극으로 사용되는 다결정실리콘층은 접합영역이나 비트라인에 연결되어 그라운드 전압(ground voltage) 또는 네가티브 전압(negative voltage)을 바이어스(bias)해주고 상부전극에는 포지티브전압(positive voltage)을 바이어스해주는 것이 일반적이다. 이때, 유전체막의 파괴를 일으켜 두개의 전극 사이에 컨덕팅 채널(conducting channel)을 형성하기 위한 전압은 7V이상이 필요하다.
상기 상부전극에 포지티브 전압을 바이어스해줄때 금속배선 콘택을 이용하여 패드에 연결된 상태로 포지티브전압을 바이어스한다. 이때, 전자의 이동이 정공보 다 빠르므로 상부전극에 양의 전압을 인가해주는 것이다.
높은 전압이 금속배선 콘택과 상부전극 사이에 걸리게 되면 열손상, 저항증가 등에 의해 상기 상부전극이 녹는 컷-오프(cut-off)현상이 발생하게 된다. 즉, 유전체막이 파괴되어야 하는데 상기 상부전극이 먼저 녹아버려 소자를 사용할 수 없게 된다.
상기와 같이 종래기술에 따른 반도체소자의 금속배선 콘택 형성방법은, 반도체소자가 고집적화되어 감에 따라 금속배선 콘택이 하부 도전배선, 예를들어 다결정실리콘층과의 접촉면적이 작기 때문에 고전압이 인가되는 경우 열손상(thermal damage)으로 인해 하부의 도전배선이 녹는 현상이 발생하여 컷-오프현상을 유발시키기 때문에 이를 방지하기 위하여 콘택의 개수를 증가시키거나, 콘택면적을 증가시킬 수 있지만, 소자의 고집적화에 불리하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 금속배선 콘택과 하부 도전배선과의 접촉면적을 증가시켜 고전압이 인가되어도 상기 도전배선이 녹지 않게 함으로써 소자의 특성 및 공정 수율을 향상시키는 반도체소자의 금속배선 콘택 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 금속배선 콘택 형성방법은,
반도체기판 상부에 제1층간절연막을 형성하고, 상기 제1층간절연막 상부에 금속배선 콘택보다 넓은 부분을 보호하는 제1도전층 패턴을 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성한 다음, 전면식각하여 상기 제1도전층 패턴을 노출시키는 공정과,
상기 제1도전층 패턴 상부에 금속배선 콘택으로 예정되는 부분을 보호하는 희생절연막 패턴을 형성하는 공정과,
전체표면 상부에 제2도전층을 형성하고, 제3층간절연막을 형성하여 평탄화시키는 공정과,
금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 사용하여 상기 제3층간절연막, 제2도전층 및 희생절연막 패턴을 식각하여 금속배선 콘택홀을 형성하는 공정과,
전체표면 상부에 상기 금속배선 콘택홀을 통하여 상기 제2도전층과 제1도전층 패턴과 접속되는 금속층을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 금속배선 콘택 형성방법은,
반도체기판 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막 상부에 금속배선 콘택으로 예정되는 부분을 보호하는 희생절연막 패턴을 형성하는 공정과,
전체표면 상부에 도전층을 형성하고, 제2층간절연막을 형성하여 평탄화시키는 공정과,
금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각 마스크로 사용하여 상기 제2층간절연막, 도전층 및 희생절연막 패턴을 식각하여 금속배선 콘택홀을 형성하는 공정과,
전체표면 상부에 상기 금속배선 콘택홀을 통하여 상기 도전층과 접속되는 금속층을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 금속배선 콘택 형성방법은,
반도체기판 상부에 제1층간절연막과 제1도전층을 순차적으로 형성하는 공정과,
상기 제1도전층 상부에 금속배선 콘택으로 예정되는 부분을 보호하는 희생절연막 패턴을 형성하는 공정과,
전체표면 상부에 제2도전층을 형성하고, 제2층간절연막을 형성하여 평탄화시키는 공정과,
금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막, 제2도전층 및 희생절연막 패턴을 식각하여 금속배선 콘택홀을 형성하는 공정과,
전체표면 상부에 상기 금속배선 콘택홀을 통하여 상기 제2도전층과 제1도전층과 접속되는 금속층을 형성하는 공정을 포함하는 것을 제3특징으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 금속배선 콘택 형성방법은,
반도체기판 상부에 제1층간절연막을 형성하고, 상기 제1층간절연막 상부에 금속배선 콘택보다 좁은 부분을 보호하는 제1도전층 패턴을 형성하는 공정과,
상기 제1도전층 패턴 상부에 금속배선 콘택으로 예정되는 부분을 보호하는 희생절연막 패턴을 형성하는 공정과,
전체표면 상부에 제2도전층을 형성하고, 제2층간절연막을 형성하여 평탄화시키는 공정과,
금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막, 제2도전층 및 희생절연막 패턴을 식각하여 상기 제1도전층 패턴을 노출시키는 금속배선 콘택홀을 형성하는 공정과,
전체표면 상부에 상기 금속배선 콘택홀을 통하여 상기 제2도전층과 제1도전층 패턴과 접속되는 금속층을 형성하는 공정을 포함하는 것을 제4특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 설명하기로 한다.
도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 반도체소자의 금속배선 콘택 형성방법을 도시한 단면도이다.
먼저, 반도체기판(10) 상부에 제1층간절연막(11)을 형성한 다음, 상기 제1층간절연막(11) 상부에 제1도전층(도시안됨)을 형성한다.
다음, 상기 제1도전층은 금속배선 콘택보다 넓은 부분을 노출시키는 식각마스크로 상기 제1도전층을 식각하여 제1도전층 패턴(13)을 형성한다. 이때, 상기 제1도전층은 다결정실리콘층으로 형성한다.
그 다음, 전체표면 상부에 제2층간절연막(12)을 형성한 후 전면식각공정으로 상기 제2층간절연막(12)을 제거하여 상기 제1도전층 패턴(13)을 노출시킨다.
다음, 전체표면 상부에 희생절연막(도시안됨)을 2000 ∼ 3000Å 두께로 형성하고, 금속배선콘택으로 예정되는 부분을 보호하는 금속배선 콘택마스크를 식각마스크로 사용하여 상기 희생절연막을 식각하여 상기 제1도전층 패턴(13) 상부에 희생절연막 패턴(14)을 형성한다. (도 1a참조)
그리고, 전체표면 상부에 제2도전층(15)을 형성하되, 다결정실리콘층을 이용하여 형성한다. (도 1b참조)
다음, 상기 제2도전층(15) 상부에 제3층간절연막(16)을 형성하여 평탄화시킨다.
그 다음, 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 사용하여 상기 제3층간절연막(16), 제2도전층(15) 및 희생절연막 패턴(14)을 식각하여 상기 제1도전층 패턴(13)을 노출시키는 금속배선 콘택홀(도시안됨)을 형성한다.
그 후, 전체표면에 금속층(17)을 형성하되, 상기 금속층(17)이 상기 금속배선 콘택홀을 통하여 상기 제2도전층(15) 및 제1도전층 패턴(13)에 접속되게 형성한다. (도 1c참조)
도 2 는 본 발명의 제2실시예에 따른 반도체소자의 금속배선 콘택 형성방법을 도시한 단면도로서, 반도체기판(20) 상부에 제1층간절연막(21)을 형성하고, 금속배선 콘택으로 예정되는 부분을 보호하는 희생절연막 패턴(도시안됨)을 형성한 다음, 제1도전층을 형성한 후 제1실시예에서와 같은 후속공정을 실시하여 금속배선 콘택을 형성한다. 이때, 상기 제1층간절연막(21)을 형성한 다음, 도전층을 형성하 지 않기 때문에 제1실시예보다 금속배선 콘택과 도전층간에 접촉면적이 적다.
도 3 은 본 발명의 제3실시예에 따른 반도체소자의 금속배선 콘택 형성방법을 도시한 단면도로서, 반도체기판(30) 상부에 제1층간절연막(31) 상부에 제1도전층(32)을 형성한 다음 패터닝하지 않고, 제1실시예에서와 같은 후속공정을 실시한다.
도 4 는 본 발명의 제4실시예에 따른 반도체소자의 금속배선 콘택 형성방법을 도시한 단면도로서, 반도체기판(40) 상부에 제1층간절연막(41)을 형성하고, 상기 제1층간절연막(41) 상부에 금속배선 콘택으로 예정되는 부분보다 좁은 부분을 보호하는 제1도전층 패턴(42)을 형성한다.
다음, 금속배선 콘택으로 예정되는 부분을 보호하는 희생절연막 패턴(도시안됨)을 형성한 후, 전체표면 상부에 제2도전층(도시안됨)을 형성하고, 제1실시예에서와 같은 후속공정을 실시한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 금속배선 콘택 형성방법은, 반도체소자의 고집접화에 의해 접촉면적이 작은 금속배선 콘택과 다결정실리콘층의 접촉면적을 콘택의 개수를 증가시키지 않고 접촉면적을 증가시킬 수 있으므로 높은 전압을 필요로 하는 회로에 높은 전압을 인가하는 경우 발생하는 열손상에 의해 상기 다결정실리콘층이 녹아서 컷-오프현상이 발생하는 것을 방지하고, 소자의 특성 및 수율을 향상시키며 그에 따른 반도체소자의 고집적화를 유리하게 하는 이점이 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막 상부에 금속배선 콘택으로 예정되는 부분을 보호하는 희생절연막 패턴을 형성하는 공정과,
    전체표면 상부에 도전층을 형성하고, 제2층간절연막을 형성하여 평탄화시키는 공정과,
    금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막, 도전층 및 희생절연막 패턴을 식각하여 금속배선 콘택홀을 형성하는 공정과,
    전체표면 상부에 상기 금속배선 콘택홀을 통하여 상기 도전층과 접속되는 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 금속배선 콘택 형성방법.
  5. 반도체기판 상부에 제1층간절연막과 제1도전층을 순차적으로 형성하는 공정과,
    상기 제1도전층 상부에 금속배선 콘택으로 예정되는 부분을 보호하는 희생절 연막 패턴을 형성하는 공정과,
    전체표면 상부에 제2도전층을 형성하고, 제2층간절연막을 형성하여 평탄화시키는 공정과,
    금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막, 제2도전층 및 희생절연막 패턴을 식각하여 금속배선 콘택홀을 형성하는 공정과,
    전체표면 상부에 상기 금속배선 콘택홀을 통하여 상기 제2도전층과 제1도전층과 접속되는 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 금속배선 콘택 형성방법.
  6. 반도체기판 상부에 제1층간절연막을 형성하고, 상기 제1층간절연막 상부에 금속배선 콘택보다 좁은 부분을 보호하는 제1도전층 패턴을 형성하는 공정과,
    상기 제1도전층 패턴 상부에 금속배선 콘택으로 예정되는 부분을 보호하는 희생절연막 패턴을 형성하는 공정과,
    전체표면 상부에 제2도전층을 형성하고, 제2층간절연막을 형성하여 평탄화시키는 공정과,
    금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막, 제2도전층 및 희생절연막 패턴을 식각하여 상기 제1도전층 패턴을 노출시키는 금속배선 콘택홀을 형성하는 공정과,
    전체표면 상부에 상기 금속배선 콘택홀을 통하여 상기 제2도전층과 제1도전 층 패턴과 접속되는 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 금속배선 콘택 형성방법.
KR1019990061952A 1999-12-24 1999-12-24 반도체소자의 금속배선 콘택 형성방법 KR100596898B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990061952A KR100596898B1 (ko) 1999-12-24 1999-12-24 반도체소자의 금속배선 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990061952A KR100596898B1 (ko) 1999-12-24 1999-12-24 반도체소자의 금속배선 콘택 형성방법

Publications (2)

Publication Number Publication Date
KR20010063848A KR20010063848A (ko) 2001-07-09
KR100596898B1 true KR100596898B1 (ko) 2006-07-04

Family

ID=19629510

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990061952A KR100596898B1 (ko) 1999-12-24 1999-12-24 반도체소자의 금속배선 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR100596898B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04209525A (ja) * 1990-12-04 1992-07-30 Mitsubishi Electric Corp 多層配線のコンタクト構造
JPH0621233A (ja) * 1992-07-03 1994-01-28 Citizen Watch Co Ltd 半導体装置およびその製造方法
JPH07183378A (ja) * 1993-12-24 1995-07-21 Nec Corp 多層配線構造及びその製造方法
KR960004077B1 (en) * 1992-12-16 1996-03-26 Hyundai Electronics Ind Manufacturing process of semiconductor contact device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04209525A (ja) * 1990-12-04 1992-07-30 Mitsubishi Electric Corp 多層配線のコンタクト構造
JPH0621233A (ja) * 1992-07-03 1994-01-28 Citizen Watch Co Ltd 半導体装置およびその製造方法
KR960004077B1 (en) * 1992-12-16 1996-03-26 Hyundai Electronics Ind Manufacturing process of semiconductor contact device
JPH07183378A (ja) * 1993-12-24 1995-07-21 Nec Corp 多層配線構造及びその製造方法

Also Published As

Publication number Publication date
KR20010063848A (ko) 2001-07-09

Similar Documents

Publication Publication Date Title
US6272736B1 (en) Method for forming a thin-film resistor
US4914055A (en) Semiconductor antifuse structure and method
US6207560B1 (en) Method for manufacturing thin-film resistor
KR900002084B1 (ko) 반도체장치
KR100277377B1 (ko) 콘택트홀/스루홀의형성방법
KR100306858B1 (ko) 반도체장치및그제조방법
KR100596898B1 (ko) 반도체소자의 금속배선 콘택 형성방법
JP3415387B2 (ja) 半導体装置およびその製造方法
KR100250744B1 (ko) 반도체 소자의 폴리사이드층 형성 방법
KR100340906B1 (ko) 반도체 장치의 퓨즈 구조
US6228735B1 (en) Method of fabricating thin-film transistor
EP0583119B1 (en) Programmable contact structure
KR20000013433A (ko) 선택적 금속 실리사이드막 형성방법
KR20030033697A (ko) 반도체소자 및 그 제조방법
KR19990004947A (ko) 반도체 장치의 금속 배선 형성 방법
KR19980053692A (ko) 반도체 소자의 금속 배선 형성방법
KR100257156B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100230032B1 (ko) 다층배선 구조체
KR100403326B1 (ko) 반도체소자의 제조방법
KR0126877B1 (ko) 실리사이드막 형성방법
JPH0587137B2 (ko)
KR20020002702A (ko) 반도체소자의 제조방법
KR100679941B1 (ko) 반도체장치의 콘택 제조방법
KR970007437B1 (ko) 반도체소자의 제조방법
KR930011461B1 (ko) 반도체 집접회로의 서브미크론 전극배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee