KR970007437B1 - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR970007437B1 KR970007437B1 KR1019930015689A KR930015689A KR970007437B1 KR 970007437 B1 KR970007437 B1 KR 970007437B1 KR 1019930015689 A KR1019930015689 A KR 1019930015689A KR 930015689 A KR930015689 A KR 930015689A KR 970007437 B1 KR970007437 B1 KR 970007437B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- tungsten
- layer
- forming
- semiconductor substrate
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
내용없음.
Description
제 1 도는 내지 제 5 도는 본 발명의 실시예에 의해 반도체소자의 금속배선과 금속콘택을 형성한 단면도.
제 1 도는 산화막과 콘택홀에 텅스텐이 성장할 수 있는 전도층을 도포한 것을 도시한 단면도.
제 2 도는 삼층감광막을 도포하고 상부감광막 패턴을 형성한 것을 도시한 단면도.
제 3 도는 하층감광막 패턴을 형성한 것을 도시한 단면도.
제 4 도는 식각후 텡스텐을 선택적으로 증착한 후에 하층감광막패턴을 제거한 것을 도시한 단면도.
제 5 도는 노출된 전도층을 식각하여 금속배선과 금속콘택을 형성한 것을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 산화막
3 : 전도층 4 : 하부감광막
5 : 중간층 6 : 상부감광막패턴
7 : 텅스텐
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 텅스텐을 선택적으로 성장시켜 금속배선과 금속콘택을 용이하게 형성시키는 반도체 소자의 제조방법에 관한 것이다.
반도체 산업의 기술이 발달하고 고집적도를 필요로 하게 됨에 따라 배선간의 간격이 좁아지고 배선의 굵기가 얇아질 수 밖에 없었다.
그래서, 현재 사용하고 있는 알루미늄합금으로 형성된 금속배선은 실리콘층과의 접착성이 나쁘고 오픈, 쇼트 등의 현상이 발생하는 문제가 유발되어, 최근에는 알루미늄합금보다 융점이 높은 내열금속으로서 실리콘층과의 열적안정성이 우수하고 전기 비저항이 5∼10μΩcm로 비교적 낮고 다결정실리콘이나 전도체 물질에서 선택적으로 성장이 가능한 텅스텐을 금속배선의 재료로 대체하고 있다.
여기서, 상기 알루미늄합금은 알루미늄금속 1%, 실리콘 0.5% 및 구리의 금속으로 구성된 것이다.
종래 기술에 따른 텅스텐 패턴 형성방법은 SF6＋Cl2의 가스를 이용한 건식식각으로 형성하였다.
그러나, 이와같이 텅스텐을 패터닝할 경우 텅스텐과 감공막의 식각선택비가 낮아서 단차가 높은 지역의 텅스텐이 감광막의 식각공정시 감광막과 함께 식각되는 경우가 발생되어 반도체소자의 수율을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 텅스텐이 다결정실리콘이나 전도성 물체에서 선택적으로 성장하는 현상을 이용하여 금속배선을 형성함으로써 금속배선의 손상을 방지하여 반도체소자의 수율을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은, 하부절연박이 형성된 반도체기판에 콘택홀을 형성하는 공정과, 상기 반도체기판의 전체표면상부에 전도층을 일정두께로 형성하는 공정과, 상기 전도층 상부에 삼층감광막공정을 이용하여 감광막패턴을 형성하는 공정과, 상기 노출된 전도층 상에 텅스텐을 선택성장시키는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 텅스텐을 마스크로 하여 상기 전도층을 식각하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제 1 도 내지 제 5 도는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
제 1 도는 참조하면, 반도체기판(1) 상부에 산화막(2)을 도포하고, 상기 산화막(2)의 예정된 부분만을 콘택식각하여 상기 반도체기판(1)이 노출된 콘택홀을 형성한다.
그리고, 상기 콘택홀을 포함한 전체표면상부에 전도층(3)을 일정두께 형성한다. 이때, 상기 전도층(3)은 텅스텡이 성장할 수 있는 다결정실리콘이나 Ti, TiN 등으로 형성한다.
제 2 도를 참조하면, 단차가 심한 지역에서 안정된 패턴을 형성하기 위하여 전도층(3)의 상부에 삼층감광막(TLR : Tri-Layer Resister)을 입히고, 특히 상부감광막은 금속배선을 형성하지 않는 부분에만 상부감광막이 남도록 식각하여 패터닝함으로써 상부감광막패턴(6)을 형성한다.
여기서, 상기 삼층감광막은 하부감광막(4)과 중간층(5) 그리고 상부감광막의 적층구조로 형성된 것이다. 이때, 상기 하부감광막(4)은 300∼350℃ 정도의 온도에서 고온 열처리하여 경화시킴으로써 후속공정인 텅스텐의 선택성장공정시 손상되지 않도록 형성한 것이다. 참고로, 상기 선택성장공정은 300℃ 이하의 온도에서 실시한다.
제 3 도를 참조하면, 상기 상부감광막패턴(6)을 마스크로 하여 상기 중간층(5)과 하부감광막(4)을 식각하고 상기 중간층(5)을 제거하여 하부감광막(4) 패턴을 형성한다.
제 4 도를 참조하면, 상기 하부감광막(4)패턴 사이로 노출된 전도체(3) 상부에 선택적으로 텅스텐(7)을 성장시킨다. 이때, 상기 텅스텐(7)은 300℃ 이하의 온도에서 선택성장시켜 형성한다.
그 다음에, 상기 텅스텐(7)과의 식각선택비 차이를 이용하여 상기 하부감광막(4)패턴을 제거한다.
제 5 도를 참조하면, 상기 텅스텐(7)을 마스크로 하여 상기 전도층(3)을 식각함으로써 전도층(3)과 텅스텐(7)의 적층구조로 형성된 금속배선을 형성한다. 이때, 상기 콘택홀을 매립하는 콘택플러그도 동시에 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 삼층감광막을 이용하여 금속배선을 형성하되, 감광막과 텅스텐의 낮은 식각선택비로 인해 텅스텐이 손상되는 현상을 방지하며 콘택플러그를 구비하는 안정된 금속배선을 형성함으로써 반도체소자의 수율을 향상시키고 반도체소자의 특성 및 신뢰성을 향상시키는 효과가 있다.
Claims (3)
- 하부절연막이 형성된 반도체기판에 콘택홀을 형성하는 공정과, 상기 반도체기판의 전체표면상부에 전도층을 일정두께로 형성하는 공정과, 상기 전도층 상부에 삼층감광막공정을 이용하여 감공막패턴을 형성하는 공정과, 상기 노출된 전도층 상에 텅스텐을 선택성장시키는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 텅스텐을 마스크로 하여 상기 전도층을 식각하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 전도층은 텅스텐이 성장할 수 있는 다결정실리콘, Ti층 또는 TiN 층으로 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 하부감광막은 300∼350℃ 정도의 온도에서 열처리하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930015689A KR970007437B1 (ko) | 1993-08-13 | 1993-08-13 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930015689A KR970007437B1 (ko) | 1993-08-13 | 1993-08-13 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950006539A KR950006539A (ko) | 1995-03-21 |
| KR970007437B1 true KR970007437B1 (ko) | 1997-05-08 |
Family
ID=19361203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930015689A KR970007437B1 (ko) | 1993-08-13 | 1993-08-13 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970007437B1 (ko) |
-
1993
- 1993-08-13 KR KR1019930015689A patent/KR970007437B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950006539A (ko) | 1995-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4745089A (en) | Self-aligned barrier metal and oxidation mask method | |
| JPH06181212A (ja) | 半導体装置の製造方法 | |
| KR100220933B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR970007437B1 (ko) | 반도체소자의 제조방법 | |
| KR960000948B1 (ko) | 반도체장치의 제조방법 | |
| KR100203905B1 (ko) | 금속배선 제조방법 | |
| US5200359A (en) | Method of decreasing contact resistance between a lower elevation aluminum layer and a higher elevation electrically conductive layer | |
| KR100445060B1 (ko) | 반도체장치의금속배선형성방법 | |
| JPH069221B2 (ja) | 半導体素子の形成方法 | |
| KR0169759B1 (ko) | 반도체 소자의 텅스텐 플러그 형성 방법 | |
| JP2543192B2 (ja) | 半導体装置およびその製造方法 | |
| KR0137980B1 (ko) | 텅스텐 플러그 제조방법 | |
| KR100324020B1 (ko) | 반도체소자의금속배선형성방법 | |
| JPH0334675B2 (ko) | ||
| KR100252769B1 (ko) | 반도체소자의전도층형성방법 | |
| KR100187675B1 (ko) | 반도체 소자의 베리어 금속층 형성 방법 | |
| KR100222125B1 (ko) | 텅스텐 플러그 형성방법 | |
| KR100246192B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| KR100202657B1 (ko) | 트랜지스터의 제조방법 | |
| JPS5841775B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| KR960002773B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
| KR940016730A (ko) | 반도체 장치의 배선형성방법 | |
| JPH05206133A (ja) | 半導体装置の製造方法 | |
| JPH04303925A (ja) | 半導体装置の製造方法 | |
| JPS6431453A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |