KR100252769B1 - 반도체소자의전도층형성방법 - Google Patents

Abstract

본 발명은 전도층 식각시 웨이퍼의 심한 단차차이에 의해서 발생되는 전도층의 식각잔유물을 제거하거나 또는 발생자체를 방지하기 위한 반도체 소자의 전도층 형성 방법에 관한 것으로, 식각 잔유물에 의한 브리지 현상을 방지하여 소자의 특성 및 수율을 향상시키는 효과가 있다.

Description

[발명의 명칭[

반도체 소자의 전도층 형성 방법

[도면의 간단한 설명]

제1도는 종래기술에 따라 전도층 패턴이 형성된 상태의 단면도.

제2a도 및 제2c도는 본 발명의 다른 실시예에 따른 전도층 형성 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2, 5, 7 : 폴리실리콘

3 : 스페이서 산화막 4, 6, 6', 6" : 층간 절연막

[발명의 상세한 설명]

본 발명은 반도체 소자의 전도층 형성 방법에 관한 것이다.

반도체 소자가 점차 고집적화 되면서 웨이퍼는 소형화 되어가고 웨이퍼 토포로지(topology)상에서의 단차차이는 점점 더욱 심해지고 있다.

이와같이 심해지는 단차에 의해 반도체 소자를 제조 함에 있어서 여러가지 문제점이 발생하게 되는데, 그 중에 하나가 다층 전도층의 적층공정에서 발생하는 전도층 식각 잔류물에 의한 브리지(bridge)현상이 있다.

제1도는 종래기술에 따라 전도층 패턴이 형성된 상태의 단면도로서, 반도체 기판(1) 상에 게이트 전극용 제1폴리실리콘막(2) 패턴 및 스페이서 산화막(3)을 형성하고 웨이퍼 전체 구조 상부에 제1층간 절연막(4)을 형성한 후, 상기 제1층간 절연막(4)상에 소정의 제2폴리실리콘(5) 패턴 및 제2층간 절연막(6)을 차례로 형성한 상태에서 제3폴리실리콘막을 증착한 다음 마스크 및 식각공정으로 제3폴리실리콘을 식각한 상태이다.(제3폴리실리콘 패턴은 도면에 도시되지 않음)

이때, 단차가 급격히 변한 부분에 잔류폴리실리콘(7) 남아 있게 된다.

상기 도면에 도시된 바와같이 게이트인 제1폴리실리콘(2)에 의해 웨이퍼에는 단차가 발생하게 되며, 더욱이 단차가 높은 곳에 제2폴리실리콘(5) 패턴이 수직형태로 형성됨으로써 더욱더 단차는 심해진다.

때문에, 상기 제2폴리실리콘(5) 상부에 형성되는 절연막(6) 자체도 수직한 형태를 갖게되고, 상기 절연막(6)상에 제3폴리실리콘을 증착한 후 마스크 및 식각공정으로 제3폴리실리콘을 식각하게 되면 단차가 급격히 변하는 부분에 식각되어 없어져야 할 잔류폴리실리콘(7)이 잔존하여, 이 잔류폴리실리콘(7)에 의해 제3폴리실리콘 패턴과 패턴 사이를 연결해버리는 브리지 현상을 발생하게 된다.

상기 설명과 같이 종래에는 소정의 전도층 패턴을 형성함에 있어 수직하게 형성되는 하부패턴에 의해 전도층의 식각 잔류물이 발생함으로써 브리지 현상이 발생하여 소자의 특성 및 수율을 저하 시키는 문제점이 있었다.

따라서, 본 발명은 전도층의 식각 잔류물을 제거하여 브리지 현상을 예방함으로써 소자의 전기적 특성 및 수율을 향상시키는 반도체 소자의 전도층 형성 방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 안출된 본 발명은 단차가 심한 웨이퍼 상에 전도층을 형성하는 반도체 소자의 전도층 형성 방법에 있어서, 웨이퍼 상에 절연막을 증착하는 단계, 상기 절연막 상에 전도층물질을 증착하는 단계, 상기 전도층 물질상에 전도층 패턴 마스크를 형성하고 전도층물질을 식각하여 전도층 패턴을 형성하는 단계, 상기 전도층 패턴 마스크를 제거하지 않은 상태에서 전도층 패턴이 형성된 상기 웨이퍼를 습식식각하여 잔류폴리실리콘이 생성된 부위의 절연막을 약화 시키는 단계, 플라즈마 식각하여 잔류폴리실리콘을 식각하여 제거하고 전도층 패턴 마스크를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

또한 본 발명은 단차가 심한 웨이퍼 상에 전도층을 형성하는 반도체 소자의 전도층 형성 방법에 있어서, 웨이퍼 상에 절연막을 절연을 위한 정상적인 두께보다 두껍게 증착하는 단계, 경사가 완만한 절연막을 형성하므로써 웨이퍼의 단차를 낮추기 위하여 상기 절연막을 소정 두께만큼 전면시각(blanket etch)하는 단계, 상기 절연막상에 전도층 물질을 증착하는 단계, 마스크 및 식각 공정으로 전도층 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제2a도 내지 제2c도를 참조하여 본 발명의 실시예를 상세히 설명한다.

먼저, 본 발명의 일실시예는 서두에 설명한 제1도와 같이 단차가 급격히 변하는 부분에 생성되는 잔류폴리실리콘을 제거하는 방법으로, 제3폴리실리콘 식각 공정에 사용하였던 마스크를 제거하지 않은 상태에서 웨이퍼를 산화막 습식식각 용액에 잠깐 담그는 방법으로 잔류폴리실리콘이 생성된 부위의 절연막을 약화 시킨다음 다시 제3폴리실리콘 식각과 마찬가지로 플라즈마 식각하여 잔류폴리실리콘을 식각하여 제거하고 이후에 마스크를 제거하는 공정을 수행하는 것이다.

본 발명의 다른 실시예는 종래기술과 동일하게 공정을 수행하되 층간 절연막을 절연을 위한 정상적인 두께보다 두배정도 두껍게 형성한뒤 상기 층간 절연막을 전면식각(blanket etch)하여 웨이퍼상의 단차를 완만하게 낮추는 것으로, 제2a도 및 제2c도에 본 발명의 다른 실시예에 따른 전도층 형성 공정도가 나타나 있다.

제2a도는 종래기술과 동일하게 제2폴리실리콘(5) 패턴 까지 형성한 상태에서 제2층간 절연막(6')을 정상적인 두께보다 두배정도 두껍게 형성한 상태의 단면도이다.

이어서, 제2b도에 도시된 바와 같이 상기 두꺼운 제2층간 절연막(6')을 소정의 두께만큼 전면식각하여 완만한 경사를 가지는 제2층간 절연막(6")을 형성 함으로써 웨이퍼의 전체적인 단차를 줄인다.

계속해서, 제2c도와 같이 상기 제2층간 절연막(6")상에 제3폴리실리콘을 증착한 후 마스크 및 식각공정으로 제3폴리실리콘을 식각하게 되면 잔류폴리실리콘이 잔존하지 않은 상태에서 제3폴리실리콘 패턴을 형성할 수 있다. (제3폴리실리콘 패턴은 도면에 도시되지 않음)

상기 설명과 같이 이루어지는 본 밤령은 전도층 식각시 웨이퍼의 심한 단차차이에 의해서 발생되는 전도층의 식각잔유물을 제거하거나 또는 발생자체를 방지함으로써 브리지 현상을 방지하여 소자의 특성 및 수율을 향상시키는 효과가 있다.

Claims (2)

1. 단차가 심한 웨이퍼 상에 전도층을 형성하는 반도체 소자의 전도층 형성 방법에 있어서,

   웨이퍼 상에 절연막(6)을 증착하는 단계,

   상기 절연막(6) 상에 전도층물질을 증착하는 단계,

   상기 전도층 물질상에 전도층 패턴 마스크를 형성하고 전도층물질을 식각하여 전도층 패턴을 형성하는 단계,

   상기 전도층 패턴 마스크를 제거하지 않은 상태에서 전도층 패턴이 형성된 상기 웨이퍼를 습식식각하여 잔류폴리실리콘(7)이 생성된 부위의 절연막을 약화 시키는 단계,

   플라즈마 식각하여 잔류폴리실리콘(7)을 식각하여 제거하고 전도층 패턴 마스크를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전도층 형성 방법.
2. 단차가 심한 웨이퍼 상에 전도층을 형성하는 반도체 소자의 전도층 형성 방법에 있어서,

   웨이퍼 상에 절연막(6')을 절연을 위한 정상적인 두께보다 두껍게 증착하는 단계,

   경사가 완만한 절연막(6")을 형성하므로써 웨이퍼의 단차를 낮추기 위하여 상기 절연막(6')을 소정 두께만큼 전면식각(blanket etch)하는 단계,

   상기 절연막(6")상에 전도층 물질을 증착하는 단계,

   마스크 및 식각 공정으로 전도층 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전도층 형성 방법.