KR0148333B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents
반도체 소자의 캐패시터 형성 방법Info
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Landscapes
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자 제조 방법
2. 발명이 해결하려고 하는 기술적 과제
폴리실리콘 스페이서 상부가 오버엣징되어 스페이서의 상부에 얇고 첨예한 링이 생겨 유전층의 브레이크다운 전압이 낮아지고 캐패시터가 불량해진다는 문제점을 해결하고자 함.
3. 발명의 해결방법의 요지
측벽 스페이서를 형성한 후 측벽 스페이서의 상부의 얇고 첨예한 링과 그에 상응하는 유전층을 제거하기 위한 제2식각을 실시하여 오버엣칭으로 인한 소자의 불량화를 방지하는 캐패시터를 형성하고자 함.
4. 발명의 주요한 용도
반도체 소자의 캐패시터를 제조하는데 주로 이용됨.
Description
제1도는 종래의 전하저장 전극을 도시한 단면도.
제2a도 내지 제2d도는 본 발명의 반도체 소자의 캐패시터 형성방법에 따른 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 층간절연막
3 : 제1 폴리실리콘 4 : 산화막
5 : 측벽 스페이서 6 : 유전층
7 : 플래이트 전극용 폴리실리콘
본 발명은 일반적으로 빈도체 소자 제조 방법에 관한 것으로서, 특히 유전층의 전기적 특성을 양호하게 하는 캐패시터(Capacitor)형성 방법에 관한 것이다.
실린더형(Cylinder type)의 캐패시터를 형성하는데 있어서, 폴리실리콘으로 이루어진 전하저장 전극(Storage Node)을 형성하고 전하저장 전극의 유효 표면적을 넓히기 위해 측벽 스페이서(Spacer)를 형성하는데 이때 측벽 스페이서를 형성하기 위한 식각을 실시할 때 통상 표면의 단차(topology)부분에 잔류 폴리실리콘을 제거하기 위해 오버엣칭(overetching)을 실시한다. 그결과, 폴리실리콘 스페이서 상부가 오버엣칭되어 제1도에 도시된 바와 같이 스페이서의 상부에 얇고 첨예한 링이 생겨 유전층의 브레이크다운 전압(Breakdown Voltage)이 낮아지고 캐패시터가 불량해진다는 문제점을 가지고 있었다.
따라서 전술한 바와 같은 문제점을 해결하기 위해 안출된 본 발명은 측벽 스페이서를 형성한 후 측벽 스페이서의 상부의 얇고 첨예한 링과 그에 상응하는 유전층을 제거하기 위해 폴리실리콘과 산화막의 식각비가 1±0.5 안 식각 조건에서 식각을 실시하여 오버엣칭으로 인한 소자의 불량화를 방지하는 캐패시터를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 소자의 캐패시터 형성 방법은, 반도체 기판 상의 층간절연막에 캐패시터 형성을 위한 콘택홀이 형성된 구조상에 전하저장 전극용 제1폴리실리콘을 증착하는 단계와, 산화막을 형성하는 단계와, 전하저장 전극을 정의하기 위한 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 식각 베리어로 이용하여 상기 산화막과 상기 제1폴리실리콘을 식각하는 단계와, 잔류 포토레지스트를 제거하고 측벽 스페이서를 형성하기 위한 제2폴리실리콘을 증착하는 단계와, 상기 제2폴리실리콘을 블랭킷으로 제1식각을 실시하여 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서의 상부 소정의 부분에 제1식각시 과도식각으로 인해 형성된 얇고 첨예한 링과 그에 상응하는 제2폴리실리콘을 제거하기 위한 제2식각을 실시하는 단계 및 유전층을 형성하고 플래이트 전극용 폴리실리콘을 증착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이제 본 발명의 반도체 소자의 캐패시터 형성 방법의 한 실시예에 대하여 첨부도면을 참조하여 상세하게 살펴보게 된다. 제2a도에 도시된 바와 같이 반도체 기판(1)상의 층간 절연막(2)에 캐패시터 형성을 위한 콘택홀(contact hole)이 형성된 구조상에 전하저장 전극용 제1폴리실리콘(3)을 증착하고 산화막(oxide)(4)을 형성한다. 다음으로 제2b도에 도시된 바와 같이 전하저장 전극을 정의하기 위한 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 식각 베리어로 이용하여 상기 산화막(4)과 상기 제1폴리실리콘(3)을 식각한 후 잔류 포토레지스트를 제거한다. 다음으로 제2c도에 도시된 바와 같이 측벽 스페이서를 형성하기 위한 제2폴리실리콘을 증착하고 염소(Cl2)가스를 이용하여 상기 제2폴리실리콘을 블랭킷으로 제1식각을 실시하여 측벽 스페이서(5)를 형성한다. 이때 층간절연막의 표면의 단차(topology)가 있는 부분의 잔류 폴리실리콘을 완전히 제거하기 위해 오버엣칭(overetching)을 실시한다. 다음으로 제2d도에 도시된 바와 같이 오버엣칭을 실시하여 형성된 측벽 스페이서의 상부의 얇고 첨예한 링을 제거하기 위하여 제2폴리실리콘과 산화막의 식각비가 1±0.5인 긱각조건에서 제2식각을 실시하여 상기 측벽스페이서(5)의 상부 소정 부분과 그에 상응하는 상기 제2폴리실리콘을 동시에 제거한다. 한 예로 TCP 식각장비를 사용하는 경우에는 폴리실리콘과 산화막의 식각비가 1인 식각조건에서 식각을 실시한다. 그리고 산화막(oxide)-질화막(nitride)-산화막(oxide)으로 이루어진 유전층(6)을 형성하고 플래이트 전극용 폴리실리콘(7)을 증착한다.
반도체 소자 제조시, 전술한 바와 같은 본 발명에 따라 폴리실리콘의 측벽 스페이서의 상부가 첨예하게 형성되어 유전층의 브레이크다운 전압이 떨어지는 것을 방지하여 보다 양호한 캐패시터를 제조할 수 있다.
Claims (2)
- 반도체 소자의 캐패시터를 형성하는 방법에 있어서, 반도체 기판 상의 층간절연막에 캐패시터 형성을 위한 콘택홀이 형성된 구조상에 전하저장 전극용 제1폴리실리콘을 증착하는 단계와, 산화막을 형성하는 단계와, 전하저장 전극을 정의하기 위한 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 식각 베리어로 이용하여 상기 산화막과 상기 제1폴리실리콘을 식각하는 단계와, 잔류 포토레지스트를 제거하고 측벽 스페이서를 형성하기 위한 제2폴리실리콘을 증착하는 단계와,상기 제2폴리실리콘을 블랭킷으로 제1식각을 실시하여 측벽스페이서를 형성하는 단계와, 상기 측벽 스페이서의 상부 소정의 부분에 제1식각시 과도식각으로 인해 형성된 얇고 첨예한 링과 그에 상응하는 제2폴리실리콘을 제거하기 위한 제2식각을 실시하는 단계와, 유전층을 형성하고 플래이트 전극용 폴리실리콘을 증착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서, 상기 제2식각은 폴리실리콘과 산화막의 식각비가 1±0.5인 식각조건에서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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| KR970013304A (ko) | 1997-03-29 |
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